JPH0817177B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0817177B2 JPH0817177B2 JP62287394A JP28739487A JPH0817177B2 JP H0817177 B2 JPH0817177 B2 JP H0817177B2 JP 62287394 A JP62287394 A JP 62287394A JP 28739487 A JP28739487 A JP 28739487A JP H0817177 B2 JPH0817177 B2 JP H0817177B2
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- JP
- Japan
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- semiconductor substrate
- surface side
- layer
- low resistance
- recess
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、半導体基板を複数個、積み重ね、所望の
部分で接続した三次元デバイス用の半導体基板及びそれ
を用いた三次元デバイスに関する。
部分で接続した三次元デバイス用の半導体基板及びそれ
を用いた三次元デバイスに関する。
従来の半導体基板を複数個、積み重ね、接着した三次
元デバイスとしては、例えば、アイ イー イー イー
コンピュータ（IEEE Computer.1984.Jan.p69.Jan.Grinb
erg著）に記載されているものがある。
元デバイスとしては、例えば、アイ イー イー イー
コンピュータ（IEEE Computer.1984.Jan.p69.Jan.Grinb
erg著）に記載されているものがある。
上記の三次元デバイスにおいて、基板を貫通するオー
ム性配線手段としては、Alドットによる熱移動拡散によ
るｎ型基板中のｐ型Alドーパント拡散を用いて、ｎ型基
板中にp+部分を貫通させている。また基板と基板との相
互接続は接触用金属からなるマイクロブリッヂを二個交
差させて接触させている。
ム性配線手段としては、Alドットによる熱移動拡散によ
るｎ型基板中のｐ型Alドーパント拡散を用いて、ｎ型基
板中にp+部分を貫通させている。また基板と基板との相
互接続は接触用金属からなるマイクロブリッヂを二個交
差させて接触させている。
上記のごとき従来の複数基板による三次元構造におい
ては、貫通部分（feed though）がp+n接合のp+から出来
ており、p+n接合の分離を用いているため、接合による
分布容量やp+部分の上下抵抗値の制御が困難であった。
またマイクロブリッヂ部分も相互に融着していないの
で、二つの基板を結合する機械的構造の安定性において
十分要求を満たしていなかった。また他の部分とのアイ
ソレーションも理想できない、等の種々の問題があっ
た。
ては、貫通部分（feed though）がp+n接合のp+から出来
ており、p+n接合の分離を用いているため、接合による
分布容量やp+部分の上下抵抗値の制御が困難であった。
またマイクロブリッヂ部分も相互に融着していないの
で、二つの基板を結合する機械的構造の安定性において
十分要求を満たしていなかった。また他の部分とのアイ
ソレーションも理想できない、等の種々の問題があっ
た。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、半導体装置において、能動デ
バイスやICが作り込まれる半導体基板の主表面側と裏面
側とを、容易かつ確実にオーム性結合することの出来る
構成を提供することを目的とするものである。
めになされたものであり、半導体装置において、能動デ
バイスやICが作り込まれる半導体基板の主表面側と裏面
側とを、容易かつ確実にオーム性結合することの出来る
構成を提供することを目的とするものである。
上記の目的を達成するため、本発明においては、下記
のように構成している。すなわち、特許請求の範囲第１
項においては、２枚以上の半導体基板が層状に貼り合わ
され、各半導体基板の表面側に形成された回路が上層ま
たは下層の少なくとも一方の半導体基板の表面側に形成
された回路と相互に電気的に接続された三次元デバイス
であって、少なくとも１枚の半導体基板には、裏面側か
ら凹部が形成され、該凹部の底面（裏面側から見た底
面、すなわち凹部のうち主表面側に最も近い部分）に相
当する薄い層の部分とそれ以外の厚い層の部分とが形成
されており、上記薄い層の部分には、その表面と裏面と
を貫通する一つ以上の孔があり、その孔内には周囲を絶
縁された低抵抗オーミック領域（例えばポリSi層）が形
成されており、かつ、上記薄い層の部分の裏面と上記凹
部の内面は上記低抵抗オーミック領域部分を除いて表面
に絶縁層が形成されており、上記低抵抗オーミック領域
の上面側端部には上面側に形成された回路が接続され、
上記凹部底面に露出している下面側端部からは上記凹部
の側面に沿って上記絶縁層の上に上記厚い層の裏面側ま
で配線用低抵抗部材（例えば金属膜配線）が形成され、
上記の配線用低抵抗部材が形成された一つの半導体基板
の下段に他の半導体基板が積層され、上記一つの半導体
基板の上記配線用低抵抗部材と上記他の半導体基板の表
面側に形成された回路とが接続されることにより、上記
一つの半導体基板の表面側に形成された回路と上記他の
半導体基板の表面側に形成された回路とが接続されるよ
うに構成している。
のように構成している。すなわち、特許請求の範囲第１
項においては、２枚以上の半導体基板が層状に貼り合わ
され、各半導体基板の表面側に形成された回路が上層ま
たは下層の少なくとも一方の半導体基板の表面側に形成
された回路と相互に電気的に接続された三次元デバイス
であって、少なくとも１枚の半導体基板には、裏面側か
ら凹部が形成され、該凹部の底面（裏面側から見た底
面、すなわち凹部のうち主表面側に最も近い部分）に相
当する薄い層の部分とそれ以外の厚い層の部分とが形成
されており、上記薄い層の部分には、その表面と裏面と
を貫通する一つ以上の孔があり、その孔内には周囲を絶
縁された低抵抗オーミック領域（例えばポリSi層）が形
成されており、かつ、上記薄い層の部分の裏面と上記凹
部の内面は上記低抵抗オーミック領域部分を除いて表面
に絶縁層が形成されており、上記低抵抗オーミック領域
の上面側端部には上面側に形成された回路が接続され、
上記凹部底面に露出している下面側端部からは上記凹部
の側面に沿って上記絶縁層の上に上記厚い層の裏面側ま
で配線用低抵抗部材（例えば金属膜配線）が形成され、
上記の配線用低抵抗部材が形成された一つの半導体基板
の下段に他の半導体基板が積層され、上記一つの半導体
基板の上記配線用低抵抗部材と上記他の半導体基板の表
面側に形成された回路とが接続されることにより、上記
一つの半導体基板の表面側に形成された回路と上記他の
半導体基板の表面側に形成された回路とが接続されるよ
うに構成している。
また、特許請求の範囲第２項に記載の発明は、半導体
基板として半導体層と絶縁体層とが積層された基板を用
いたものであり、この場合には絶縁体層に形成された凹
部の内面には絶縁層を設ける必要はない。
基板として半導体層と絶縁体層とが積層された基板を用
いたものであり、この場合には絶縁体層に形成された凹
部の内面には絶縁層を設ける必要はない。
上記のように構成したことにより、本発明において
は、半導体基板の主表面側と裏面側とが上記低抵抗オー
ミック領域を介してオーム性結合され、主表面側と裏面
側とで信号の伝送を行うことが可能となるので、半導体
基板を積層した三次元デバイス構造を容易に実現するこ
とが出来る。
は、半導体基板の主表面側と裏面側とが上記低抵抗オー
ミック領域を介してオーム性結合され、主表面側と裏面
側とで信号の伝送を行うことが可能となるので、半導体
基板を積層した三次元デバイス構造を容易に実現するこ
とが出来る。
第１図は、本発明に用いる基板融着型三次元デバイス
用の半導体板の一実施例の断面図を示す。
用の半導体板の一実施例の断面図を示す。
第１図において、ｐ型半導体基板１の主表面にフィー
ルド酸化膜２を通常の方法で形成する。また、主表面の
反対側の裏面には、エッチング等の方法によって凹部22
を形成する。この凹部22の形成方法は、例えばSiの圧力
センサの製作で行なわれているのと同様の方法を利用す
ることが出来る。
ルド酸化膜２を通常の方法で形成する。また、主表面の
反対側の裏面には、エッチング等の方法によって凹部22
を形成する。この凹部22の形成方法は、例えばSiの圧力
センサの製作で行なわれているのと同様の方法を利用す
ることが出来る。
また、凹部22の形成後、凹部22の内面と半導体基板１
の裏面の所望の部分に絶縁膜３を形成する。
の裏面の所望の部分に絶縁膜３を形成する。
また、半導体基板１のうちの凹部が設けられて薄くな
った部分４に、主表面から凹部22の底面に達する低抵抗
オーミック領域６を形成する。なお、凹部22の底面と
は、裏面側から見た底面、すなわち凹部のうち主表面側
に近い部分を意味する。
った部分４に、主表面から凹部22の底面に達する低抵抗
オーミック領域６を形成する。なお、凹部22の底面と
は、裏面側から見た底面、すなわち凹部のうち主表面側
に近い部分を意味する。
この低抵抗オーミック領域６の周囲には、分離用絶縁
膜５が形成され、半導体基板１と低抵抗オーミック領域
６とを電気的に絶縁している。
膜５が形成され、半導体基板１と低抵抗オーミック領域
６とを電気的に絶縁している。
上記の分離用絶縁膜５は、例えば、細い溝掘り工程と
酸化工程とによって形成し、また、低抵抗オーミック領
域６は、例えばポリSiで形成するか、又は単結晶Siに不
純物を高濃度にドープして形成する。なお、製造工程を
工夫すれば、高融点金属Mo,Ta等を用いて低抵抗オーミ
ック領域６を形成することも出来る。
酸化工程とによって形成し、また、低抵抗オーミック領
域６は、例えばポリSiで形成するか、又は単結晶Siに不
純物を高濃度にドープして形成する。なお、製造工程を
工夫すれば、高融点金属Mo,Ta等を用いて低抵抗オーミ
ック領域６を形成することも出来る。
また、低抵抗オーミック領域６の凹部底面側の末端、
すなわち凹部底面側コンタクト部から裏面の所望の部分
にかけて裏面電極7A,7Bを形成する。この裏面電極7A,7B
や7A用のコンタクト孔の形成などは、裏面の表面と底面
との高低差がかなりあるため、特殊な製造方法を必要と
する。この製造方法としては、例えば、レーザ光源など
を用いて平行光束を作る光学系を用い、基板とマスクが
密着に近い状態で、紫外線または遠紫外線露光によるフ
ォトリソグラフィ工程を行なうことによってパターンニ
ングする方法を用いることが出来る。また、現在開発中
の遠紫外線領域の光学系によって平行光束化されたレー
ザ光束とマスクの使用とによって直接光化学反応を励起
用エッチングガス雰囲気中で起こさせることにより、金
属電極を直接エッチングする方法も可能である。
すなわち凹部底面側コンタクト部から裏面の所望の部分
にかけて裏面電極7A,7Bを形成する。この裏面電極7A,7B
や7A用のコンタクト孔の形成などは、裏面の表面と底面
との高低差がかなりあるため、特殊な製造方法を必要と
する。この製造方法としては、例えば、レーザ光源など
を用いて平行光束を作る光学系を用い、基板とマスクが
密着に近い状態で、紫外線または遠紫外線露光によるフ
ォトリソグラフィ工程を行なうことによってパターンニ
ングする方法を用いることが出来る。また、現在開発中
の遠紫外線領域の光学系によって平行光束化されたレー
ザ光束とマスクの使用とによって直接光化学反応を励起
用エッチングガス雰囲気中で起こさせることにより、金
属電極を直接エッチングする方法も可能である。
一方、デバイスが作り込まれる半導体基板１の主表面
側には、例えば、n+ソース８、n+ドレイン９、ゲート用
酸化膜10、Siゲート11を形成する。
側には、例えば、n+ソース８、n+ドレイン９、ゲート用
酸化膜10、Siゲート11を形成する。
また、低抵抗オーミック領域６の主表面側の末端、す
なわち主表面側コンタクト部分と上記のSiゲート11とを
主表面側電極12A,12Bによって結合する。
なわち主表面側コンタクト部分と上記のSiゲート11とを
主表面側電極12A,12Bによって結合する。
上記のごとく、第１図の構成においては、半導体基板
１の主表面側と裏面側とは、周囲から絶縁された低抵抗
オーミック領域６によって電気的に接続されている。そ
のためSiゲート11は、主表面側電極12A,12B及び低抵抗
オーミック領域６を介して裏面電極7A,7Bに接続され、
主表面側の端子の他に、裏面側にも他の部分と絶縁され
た独立の接続端子を有することになる。
１の主表面側と裏面側とは、周囲から絶縁された低抵抗
オーミック領域６によって電気的に接続されている。そ
のためSiゲート11は、主表面側電極12A,12B及び低抵抗
オーミック領域６を介して裏面電極7A,7Bに接続され、
主表面側の端子の他に、裏面側にも他の部分と絶縁され
た独立の接続端子を有することになる。
上記の構成により、裏面にある電極7A、7Bに電圧を印
加することによって基板主表面のＮチャンネルMOSトラ
ンジスタを駆動することが出来る、という従来出来なか
った機能を持たせることが出来る。
加することによって基板主表面のＮチャンネルMOSトラ
ンジスタを駆動することが出来る、という従来出来なか
った機能を持たせることが出来る。
なお、第１図では、Siゲート11に裏面側から接続する
場合を例示したが、その他の部分、例えばソースやドレ
イン等の主表面側電極に接続することも勿論可能であ
る。
場合を例示したが、その他の部分、例えばソースやドレ
イン等の主表面側電極に接続することも勿論可能であ
る。
次に、第２図は本発明の一実施例図であり、本発明の
半導体基板を用いて二つの基板を融着させた三次元デバ
イス構造の断面図を示す。
半導体基板を用いて二つの基板を融着させた三次元デバ
イス構造の断面図を示す。
第２図の装置は、本発明の半導体基板101と通常のCMO
S構造をもつICをその主表面に作り込まれている第２の
半導体基板102とを所望の電極部分で位置合わせした
後、上と下の電極を用いて熱圧着法によって電極部を融
着したものである。
S構造をもつICをその主表面に作り込まれている第２の
半導体基板102とを所望の電極部分で位置合わせした
後、上と下の電極を用いて熱圧着法によって電極部を融
着したものである。
なお、第２図の上部基板となる第１の半導体基板101
は、前記第１図の実施例と一部は類似しており、第１図
の半導体基板１の代わりにSOI基板を用いている点が異
なっている。
は、前記第１図の実施例と一部は類似しており、第１図
の半導体基板１の代わりにSOI基板を用いている点が異
なっている。
第２図において、上部基板101となる半導体基板1Aの
上には絶縁膜14が設けられ、その上に単結晶性Si膜13が
形成され、それらでSOI構造が形成されている。
上には絶縁膜14が設けられ、その上に単結晶性Si膜13が
形成され、それらでSOI構造が形成されている。
その他、フィールド酸化膜２、絶縁膜３、分離用絶縁
膜５、低抵抗オーミック領域６、裏面電極7A,7B、n+ソ
ース８、n+ドレイン９、ゲート用酸化膜10、Siゲート1
1、主表面側電極12A、12B、凹部22等は、第１図と同じ
であるが、第２図においては、更に、半導体基板１のう
ちの凹部が設けられて薄くなった部分４に、３端子以上
の能動デバイスも形成した例を示している。
膜５、低抵抗オーミック領域６、裏面電極7A,7B、n+ソ
ース８、n+ドレイン９、ゲート用酸化膜10、Siゲート1
1、主表面側電極12A、12B、凹部22等は、第１図と同じ
であるが、第２図においては、更に、半導体基板１のう
ちの凹部が設けられて薄くなった部分４に、３端子以上
の能動デバイスも形成した例を示している。
すなわち、この例では、ＮチャネルのMOSトランジス
タを形成した場合を示しており、n+ソース15、n+ドレイ
ン16、Siゲート18、ソース電極19、ドレイン電極20、21
A、21Bが形成されている。なお、ドレイン16は凹部22の
底面に達するまで深く形成されており、基板主表面では
電極20を端子とし、基板裏面では電極21A、21Bを端子と
しており、基板裏面まで引き出されている。
タを形成した場合を示しており、n+ソース15、n+ドレイ
ン16、Siゲート18、ソース電極19、ドレイン電極20、21
A、21Bが形成されている。なお、ドレイン16は凹部22の
底面に達するまで深く形成されており、基板主表面では
電極20を端子とし、基板裏面では電極21A、21Bを端子と
しており、基板裏面まで引き出されている。
また、下部の第２半導体基板102は、通常のCMOSイン
バータ等が作り込まれている半導体基板であり、フィー
ルド酸化膜２′、ｎ型基板27、ｐウェル28、p+ウェルコ
ンタクト29、n+基板コンタクト30、p+ソース31、p+ドレ
イン32、n+ドレイン33、n+ソース34、高濃度シリコンゲ
ート35、36、ゲート酸化膜37、38、配線間絶縁膜39、V
DD電極40、VSS電極41、CMOS出力用電極42、CMOSゲート
入力用電極43A等から構成されている。
バータ等が作り込まれている半導体基板であり、フィー
ルド酸化膜２′、ｎ型基板27、ｐウェル28、p+ウェルコ
ンタクト29、n+基板コンタクト30、p+ソース31、p+ドレ
イン32、n+ドレイン33、n+ソース34、高濃度シリコンゲ
ート35、36、ゲート酸化膜37、38、配線間絶縁膜39、V
DD電極40、VSS電極41、CMOS出力用電極42、CMOSゲート
入力用電極43A等から構成されている。
第２図のごとく、上部の半導体基板と下部の半導体基
板とを所望の電極部で融着させる方法としては、例え
ば、インターナショナル エレクトロン デバイシズ
ミーティングのテクニカル ダイジェスト（Internatio
nal Electron Devices Meeting Technical Digest,19
84,p816,M.Yasumoto他著“Promissing new fabrication
process developed for stacked LST's"）に記載され
ている方法がある。
板とを所望の電極部で融着させる方法としては、例え
ば、インターナショナル エレクトロン デバイシズ
ミーティングのテクニカル ダイジェスト（Internatio
nal Electron Devices Meeting Technical Digest,19
84,p816,M.Yasumoto他著“Promissing new fabrication
process developed for stacked LST's"）に記載され
ている方法がある。
第２図においては、上記文献記載の方法とほぼ同様の
融着方法で積層構造を形成する場合を示す。
融着方法で積層構造を形成する場合を示す。
この方法においては、まず、Al電極の上に二層のAu/T
i層を形成する。次に、上記のAu/Ti層の電極と同一の高
さまでポリイミド層でコートし、プラズマO2でエッチン
グした後、Au/Ti電極を露出させ、平坦化も同時に行
う。このような電極構成を第２図の第１半導体基板101
の裏面と第２半導体基板102の主表面とに作り込んでお
く。次に、上記の二つの基板を所望の位置にアライン
し、熱圧着法で融着する。
i層を形成する。次に、上記のAu/Ti層の電極と同一の高
さまでポリイミド層でコートし、プラズマO2でエッチン
グした後、Au/Ti電極を露出させ、平坦化も同時に行
う。このような電極構成を第２図の第１半導体基板101
の裏面と第２半導体基板102の主表面とに作り込んでお
く。次に、上記の二つの基板を所望の位置にアライン
し、熱圧着法で融着する。
第２図にそって更に説明する。
上部の第１半導体基板101の裏面の電極21Bと下部の第
２半導体基板102のゲート電極43Aとを融着する場合、Al
の電極21Bの上にポリイミド層44とレベルを一致させたA
u合金層46Uを形成し、同様に、第２半導体基板102のゲ
ート電極43A上にもポリイミド層45とレベルを一致させ
たAu合金層46Lを形成する。他の場所でも第１半導体基
板101と第２半導体基板102とを、例えば電極7Bと電極43
Bの部分で融着するときは、Au合金層47Uと47Lを形成し
て熱圧着すれば、複数個所を同時に融着することが出来
る。
２半導体基板102のゲート電極43Aとを融着する場合、Al
の電極21Bの上にポリイミド層44とレベルを一致させたA
u合金層46Uを形成し、同様に、第２半導体基板102のゲ
ート電極43A上にもポリイミド層45とレベルを一致させ
たAu合金層46Lを形成する。他の場所でも第１半導体基
板101と第２半導体基板102とを、例えば電極7Bと電極43
Bの部分で融着するときは、Au合金層47Uと47Lを形成し
て熱圧着すれば、複数個所を同時に融着することが出来
る。
また、ポリイミド層44、45はストレスの緩和と絶縁の
両方で有効に作用する。更に、製造方法を工夫すれば、
凹部22にもポリイミドを埋め込むことが可能である。
両方で有効に作用する。更に、製造方法を工夫すれば、
凹部22にもポリイミドを埋め込むことが可能である。
なお、上記の二つの基板に配置された電極間の融着方
法は一例であって、本発明のデバイス構成がこの融着方
法に限定されるものでないことは明らかである。
法は一例であって、本発明のデバイス構成がこの融着方
法に限定されるものでないことは明らかである。
上記のごとき第２図の構成においては、上層の第１半
導体基板101のＮチャンネルMOSトランジスタのドレイン
出力によって下部基板中のCMOS共通ゲート43Aを駆動す
ることができる。
導体基板101のＮチャンネルMOSトランジスタのドレイン
出力によって下部基板中のCMOS共通ゲート43Aを駆動す
ることができる。
また下部の配線電極43Bは、図中ではどこに接続され
ているか示されていないが、例えば、この電極を下部基
板にある別のCMOSインバータのVout電極に接続した場合
には、下部の配線電極43BのVout出力によって上部基板
の右側のＮチャネルMOSトランジスタのゲート電極11を
駆動することが出来る。
ているか示されていないが、例えば、この電極を下部基
板にある別のCMOSインバータのVout電極に接続した場合
には、下部の配線電極43BのVout出力によって上部基板
の右側のＮチャネルMOSトランジスタのゲート電極11を
駆動することが出来る。
なお、本発明の構成においては、上部と下部の基板の
接着方法や融着方法は特に限定するものではなく、他の
接着方法や融着方法を用いてもよい。
接着方法や融着方法は特に限定するものではなく、他の
接着方法や融着方法を用いてもよい。
本発明の基本的な構成は、第２図の7B−7A−６−12B
−12Aの経路に示すように、低抵抗オーミック領域６に
よる凹部を介した基板主表面と裏面との接続手段にあ
る。しかし、同一の凹部を利用して三端子以上の能動端
子をもつ能動デバイス（第２図の例では、ソース15、ド
レイン16、ゲート18をもつMOSトランジスタ）の１つの
能動端子（第２図中ではドレイン）を介して、基板主表
面と裏面とをスイッチ機構を含ませた形式で連結するこ
とも可能である。
−12Aの経路に示すように、低抵抗オーミック領域６に
よる凹部を介した基板主表面と裏面との接続手段にあ
る。しかし、同一の凹部を利用して三端子以上の能動端
子をもつ能動デバイス（第２図の例では、ソース15、ド
レイン16、ゲート18をもつMOSトランジスタ）の１つの
能動端子（第２図中ではドレイン）を介して、基板主表
面と裏面とをスイッチ機構を含ませた形式で連結するこ
とも可能である。
上記のように本発明の構成に基づく基板主表面と裏面
との結合手段の多様性は、Ｎ枚の半導体基板からなる三
次元デバイスを構成するときに有効に利用することが出
来る。
との結合手段の多様性は、Ｎ枚の半導体基板からなる三
次元デバイスを構成するときに有効に利用することが出
来る。
次に、第３図は、一つの凹部に２つ以上の電極配線を
設けた場合の構成を示す実施例図である。なお、第３図
は前記第１図の構造を上下反転した状態で示したもので
あり、（Ａ）及び（Ｂ）は断面図、（Ｃ）は斜視図を示
す。
設けた場合の構成を示す実施例図である。なお、第３図
は前記第１図の構造を上下反転した状態で示したもので
あり、（Ａ）及び（Ｂ）は断面図、（Ｃ）は斜視図を示
す。
まず、第３図（Ａ）は、半導体基板54に、凹部22がチ
ャネル状に形成されている状態を示す。
ャネル状に形成されている状態を示す。
また、第３図（Ｂ）は、電極が凹部から引き出されて
いる状態を示し、凹部22のある裏面の絶縁膜55、主表面
にある絶縁膜56、低抵抗オーミック領域57を分離するた
めの絶縁膜53、裏面電極のコンタクト部58A、裏面電極
の引き出し部58B、主表面電極のコンタクト部59A、主表
面電極の引き出し部59B等が設けられている。
いる状態を示し、凹部22のある裏面の絶縁膜55、主表面
にある絶縁膜56、低抵抗オーミック領域57を分離するた
めの絶縁膜53、裏面電極のコンタクト部58A、裏面電極
の引き出し部58B、主表面電極のコンタクト部59A、主表
面電極の引き出し部59B等が設けられている。
また、第３図（Ｃ）は、上記のごとき構造が一つの凹
所に２個ある場合を示す。
所に２個ある場合を示す。
この場合には、二つの電極58A−58Bと58A′−58B′と
の場合を示しているが、凹部の中で電気的分離ができて
いれば、電極の数を増加することができる。
の場合を示しているが、凹部の中で電気的分離ができて
いれば、電極の数を増加することができる。
また、第３図においては、低抵抗オーミック領域57を
周囲から分離する手段として、絶縁膜53による分離を用
いたが、周囲の電圧分布を適宜選択して設計すればn+p
接合の逆バイアス分離も利用できないことではない。
周囲から分離する手段として、絶縁膜53による分離を用
いたが、周囲の電圧分布を適宜選択して設計すればn+p
接合の逆バイアス分離も利用できないことではない。
また、前記第２図の実施例で示したように、MOSトラ
ンジスタのドレイン出力のような能動デバイスの端子が
混在していてもかまわない。要点は基板裏面に設けた凹
部の底面のコンタクト端子で相互の端子にかかる電圧が
独自設定できる構成条件、バイアス条件を満たしていれ
ばよいことになる。
ンジスタのドレイン出力のような能動デバイスの端子が
混在していてもかまわない。要点は基板裏面に設けた凹
部の底面のコンタクト端子で相互の端子にかかる電圧が
独自設定できる構成条件、バイアス条件を満たしていれ
ばよいことになる。
次に、第４図は、一つの基板内に複数の凹部があり、
かつその凹部の中に前記に述べたような複数の凹部裏面
端子がある場合の実施例図であり、基板裏面から見た平
面図を示す。
かつその凹部の中に前記に述べたような複数の凹部裏面
端子がある場合の実施例図であり、基板裏面から見た平
面図を示す。
第４図において、各凹部A,B,C,Dには８×２個のコン
タクト端子62設けられている。この構成によれば16ビッ
トの信号の転送を基板主表面と裏面との間で行なうこと
ができる。
タクト端子62設けられている。この構成によれば16ビッ
トの信号の転送を基板主表面と裏面との間で行なうこと
ができる。
また、第４図の例では、16ビットの端子をもつ凹部が
４個ある。このうち、例えば凹部Ａはすべて低抵抗オー
ミック領域による結合であってもよい。また、例えば凹
部Ｂは全てMOSトランジスタのドレイン端子のような能
動デバイスの一端子で構成してもよい。
４個ある。このうち、例えば凹部Ａはすべて低抵抗オー
ミック領域による結合であってもよい。また、例えば凹
部Ｂは全てMOSトランジスタのドレイン端子のような能
動デバイスの一端子で構成してもよい。
また、複数基板で上下の信号のやりとりを考える場
合、第２図の実施例で考えたように上から下へ行く信号
の流れと、下から上へ行く信号の流れがある。したがっ
て、第４図の凹部C,Dを、これらの信号の流れを各々分
担して伝送する凹部としてもよい。
合、第２図の実施例で考えたように上から下へ行く信号
の流れと、下から上へ行く信号の流れがある。したがっ
て、第４図の凹部C,Dを、これらの信号の流れを各々分
担して伝送する凹部としてもよい。
次に、第５図は、第４図のごとき基板71〜74を４枚重
ねた場合を示す。このように複数の基板を積層して用い
る場合は、相互に接する基板の凹部同志が重ならないよ
うに、ずらした位置に設定する。
ねた場合を示す。このように複数の基板を積層して用い
る場合は、相互に接する基板の凹部同志が重ならないよ
うに、ずらした位置に設定する。
第５図のような４層構成でもって第４図のようなエッ
チチャンネルスイッチコネクタの２×８ビットをA,B,C,
Dのように構成すれば、32ビットの下向き信号（上部基
板から下部基板への信号）と32ビットの上向き信号（下
部基板から上部基板への信号）とを同時に並列処理する
ことができ、三次元積層デバイスの特徴を有効に活用す
ることが出来る。
チチャンネルスイッチコネクタの２×８ビットをA,B,C,
Dのように構成すれば、32ビットの下向き信号（上部基
板から下部基板への信号）と32ビットの上向き信号（下
部基板から上部基板への信号）とを同時に並列処理する
ことができ、三次元積層デバイスの特徴を有効に活用す
ることが出来る。
本発明の半導体装置は、上記のごとく複数の基板を融
着させて三次元デバイスを形成する場合に有効である。
着させて三次元デバイスを形成する場合に有効である。
また、これまで述べた実施例においては、半導体基板
としてSi基板及びSOI基板を用いた場合を例示したが、S
i on Glass基板やSOS（Si on Sapphire）基板の場合で
も、Si層の部分を利用して本発明の構成をつくることが
できる。また、Glass基板、Sapphire基板もエッチン
グ、RIEなどによって基板の裏面に孔をあけてSi層まで
凹部をあけることができる。
としてSi基板及びSOI基板を用いた場合を例示したが、S
i on Glass基板やSOS（Si on Sapphire）基板の場合で
も、Si層の部分を利用して本発明の構成をつくることが
できる。また、Glass基板、Sapphire基板もエッチン
グ、RIEなどによって基板の裏面に孔をあけてSi層まで
凹部をあけることができる。
また、SOI（Si−SiO2−Si）基板の場合を第２図に示
したが、更にSi on Si on Si基板のよう、にすでにレー
ザアニールなどの手法でモノリシック３層（場合によっ
てｎ層）三次元デバイスになっているものでも本発明の
構成を適用することができる。
したが、更にSi on Si on Si基板のよう、にすでにレー
ザアニールなどの手法でモノリシック３層（場合によっ
てｎ層）三次元デバイスになっているものでも本発明の
構成を適用することができる。
上記の場合、ｎ層のモノリシック多層次元デバイスで
最下部の基板が厚い場合は、その最下部の基板の裏面を
エッチングして凹部を形成することができるから、本発
明の特徴を備えた半導体基板とみなすことができる。従
って、本発明の記載事項における半導体基板とは上記に
述べたような全ての場合の半導体層を含んだ基板という
ことで広義に定義することができる。
最下部の基板が厚い場合は、その最下部の基板の裏面を
エッチングして凹部を形成することができるから、本発
明の特徴を備えた半導体基板とみなすことができる。従
って、本発明の記載事項における半導体基板とは上記に
述べたような全ての場合の半導体層を含んだ基板という
ことで広義に定義することができる。
以上説明してきたように、この発明によれば、基板の
主表面側から裏面に達する低抵抗オーミック領域を設
け、それを介して主表面と裏面とで信号の伝達を行うこ
とが出来るように構成したことにより、下記のごとき種
々の効果が得られる。
主表面側から裏面に達する低抵抗オーミック領域を設
け、それを介して主表面と裏面とで信号の伝達を行うこ
とが出来るように構成したことにより、下記のごとき種
々の効果が得られる。
（１）従来困難であった基板裏面と基板主表面との信号
の伝送を可能にした。この信号の伝送は単純で基本的な
低抵抗オーミック領域による配線の結合の他に、同一の
凹部を利用してMOSトランジスタのドレインのような能
動デバイスの能動端子による信号の伝送、制御、スイッ
チ機能と共用することも出来る。
の伝送を可能にした。この信号の伝送は単純で基本的な
低抵抗オーミック領域による配線の結合の他に、同一の
凹部を利用してMOSトランジスタのドレインのような能
動デバイスの能動端子による信号の伝送、制御、スイッ
チ機能と共用することも出来る。
（２）従来の高集積化平面型ICの問題点、すなわち、
チップサイズが大きくなり、配線長がチップ内で長くな
り、信号の遅延が起こる。セル配置や配線のレイアウ
トの制約が多い、歩留まりが低い、などを改善するこ
とが出来る。
チップサイズが大きくなり、配線長がチップ内で長くな
り、信号の遅延が起こる。セル配置や配線のレイアウ
トの制約が多い、歩留まりが低い、などを改善するこ
とが出来る。
なお、現行のLSI配線に用いられている金属配線にお
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第２図の実施例に示した凹部22の底部のコンタクト
21Aからウェハ裏面のコンタクト21Bへ至る配線は、距離
的に考えると平面ICの場合より長くなるという問題があ
る。この問題を解決するには、基板の厚さを出来るだけ
薄くすることや配線材料をより一層低抵抗化することが
考えられる。
いては、配線抵抗を持つことはまぬがれない。例えば、
前記第２図の実施例に示した凹部22の底部のコンタクト
21Aからウェハ裏面のコンタクト21Bへ至る配線は、距離
的に考えると平面ICの場合より長くなるという問題があ
る。この問題を解決するには、基板の厚さを出来るだけ
薄くすることや配線材料をより一層低抵抗化することが
考えられる。
また、上記のような比較的長い配線の問題を大幅に解
決する手段として、超電導材料の薄膜を数ミクロンの幅
で配線として配置することが考えられる。超電導材料薄
膜を用いた配線としては、例えば、ジョセフソン接合超
電導IC（又はJ,J,超電導コンピュータ・システム）にお
ける超電導グランドプレーンの上に絶縁膜を被せ、その
上に幅数ミクロンの超電導薄膜の配線をレイアウトした
超電導ストリップ線路の利用が知られている。
決する手段として、超電導材料の薄膜を数ミクロンの幅
で配線として配置することが考えられる。超電導材料薄
膜を用いた配線としては、例えば、ジョセフソン接合超
電導IC（又はJ,J,超電導コンピュータ・システム）にお
ける超電導グランドプレーンの上に絶縁膜を被せ、その
上に幅数ミクロンの超電導薄膜の配線をレイアウトした
超電導ストリップ線路の利用が知られている。
超電導体の完全反磁性特性は、これを接地面グランド
プレーン（GP）として利用すると、線路電流による磁界
の横方向広がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
損と誘導体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい。また、誘電体損もGPとストリ
ップ線路間の絶縁膜のtanδ等を小さくするとかなり小
さくなる。したがって、L,Cによる遅延はあるにして
も、信号の減衰はインピーダンスの整合がとれていれば
かなり小さくすることが出来る。
プレーン（GP）として利用すると、線路電流による磁界
の横方向広がりを小さく抑え、高密度配線にした場合で
も隣接線路間のクロストークを低減する役目をする。ま
た、超電導ストリップ線路の信号減衰定数は、表面抵抗
損と誘導体損で表される。そして常伝導線路に比べると
表面抵抗は極めて小さい。また、誘電体損もGPとストリ
ップ線路間の絶縁膜のtanδ等を小さくするとかなり小
さくなる。したがって、L,Cによる遅延はあるにして
も、信号の減衰はインピーダンスの整合がとれていれば
かなり小さくすることが出来る。
なお、現状では、前記の分野で、クロス配線までの実
験検討が、Nb配線on SiO2膜on Nbグランドプレーン面等
で行われている。
験検討が、Nb配線on SiO2膜on Nbグランドプレーン面等
で行われている。
上記の超電導膜の配線の動作は、液体ヘリューム温度
で行われているが、これらの構造、構成は、現在開発が
行われているＹ−Ba−Cu−Ｏ系等の新高温超電導体の膜
によっても原理的には構成可能である。なお、性能面の
向上は、今後の製造プロセスの進展に期待される。
で行われているが、これらの構造、構成は、現在開発が
行われているＹ−Ba−Cu−Ｏ系等の新高温超電導体の膜
によっても原理的には構成可能である。なお、性能面の
向上は、今後の製造プロセスの進展に期待される。
したがって、第２図の21A−21B等の比較的長い配線の
部分でも、若干プロセスは増加するが、まず、Siエッチ
穴の所定部分を絶縁膜で覆い、次に超電導GP面で同様に
覆い、更に超電導GP面の上を絶縁膜で覆い、しかる後に
幅数ミクロンのストリップ線路を斜面上も含めてレイア
ウトし、ドレイン・コンタクト等と接続することも可能
である。なお、基板主面上の配線についても上記のごと
き線路を利用することが出来るのは当然である。
部分でも、若干プロセスは増加するが、まず、Siエッチ
穴の所定部分を絶縁膜で覆い、次に超電導GP面で同様に
覆い、更に超電導GP面の上を絶縁膜で覆い、しかる後に
幅数ミクロンのストリップ線路を斜面上も含めてレイア
ウトし、ドレイン・コンタクト等と接続することも可能
である。なお、基板主面上の配線についても上記のごと
き線路を利用することが出来るのは当然である。
以上のべたような設計上の工夫を加えれば、本発明の
デバイス構成をもつ半導体基板を複数個用いた積層基板
三次元デバイスは、前記のごとき従来の平面型ICの問題
点を大幅に軽減することが出来る。
デバイス構成をもつ半導体基板を複数個用いた積層基板
三次元デバイスは、前記のごとき従来の平面型ICの問題
点を大幅に軽減することが出来る。
（３）レーザアニールなどで形成された完全モノリシッ
ク多層三次元構造と比べて、接着または融着の方法は工
程数が少ないため、製造の歩留まりを高くすることが出
来る。
ク多層三次元構造と比べて、接着または融着の方法は工
程数が少ないため、製造の歩留まりを高くすることが出
来る。
（４）第１の基板をセンサIC（A1,A2,A3）、第２の基板
を記憶IC（B1,B2,B3）、第３の基板を演算IC（C1,C2,
C3）、第４の基板を比較IC（D1,D2,D3）などと別々に設
計して適当に組合せることにより、異なる性能、機能を
もった三次元デバイスを構成することが出来、設計上の
自由度を増すことができる。
を記憶IC（B1,B2,B3）、第３の基板を演算IC（C1,C2,
C3）、第４の基板を比較IC（D1,D2,D3）などと別々に設
計して適当に組合せることにより、異なる性能、機能を
もった三次元デバイスを構成することが出来、設計上の
自由度を増すことができる。
（５）この三次元デバイスを適用すると大容量の情報処
理を行なうマイクロプロセッサなどの分野で、並列処理
化による高機能、高集積化が可能となる。また、センサ
機能を多機能化したインテリジェントセンサを比較的低
コストで提供できる、等の効果が得られる。
理を行なうマイクロプロセッサなどの分野で、並列処理
化による高機能、高集積化が可能となる。また、センサ
機能を多機能化したインテリジェントセンサを比較的低
コストで提供できる、等の効果が得られる。
なお、平面ICを高集積化しようとすると次のような問
題がある。すなわち、 高集積化によって配線長が長くなり、信号の遅延、減
衰がおきる。
題がある。すなわち、 高集積化によって配線長が長くなり、信号の遅延、減
衰がおきる。
異なる構造のデバイス構成を同一半導体主表面に形成
しようとするとセンサのように工程が異なるため困難が
多くなる。
しようとするとセンサのように工程が異なるため困難が
多くなる。
平面内でレイアウトするため、セル配置の自由度が少
ない。
ない。
信号の並列処理が三次元デバイスに比べて困難であ
る。
る。
その点、本発明の構成の半導体基板による三次元デバ
イスを用いれば、上記の平面ICの問題を大幅に軽減する
ことができる。
イスを用いれば、上記の平面ICの問題を大幅に軽減する
ことができる。
以上のような有用な特徴をもっているため、本発明に
よる三次元デバイスは、インテリジェントセンサ、並列
処理用大容量信号処理ICなどの分野で有効に活用するこ
とが出来る。
よる三次元デバイスは、インテリジェントセンサ、並列
処理用大容量信号処理ICなどの分野で有効に活用するこ
とが出来る。
第１図は本発明に用いる半導体基板の一実施例図であ
り、裏面に凹部をもつ半導体基板で基板主表面にあるMO
Sトランジスタと裏面配線を低抵抗オーミック領域で連
結配線させた装置の断面図、第２図は本発明の一実施例
図であり、裏面に凹部を持つ半導体基板と他のもう１つ
のCMOSインバータなどを含む基板を融着させた三次元デ
バイスの断面図、第３図は一つの凹部内に複数の配線を
有する構成の実施例図、第４図は半導体基板の裏面に複
数の凹部を有する構成の実施例図、第５図は本発明の半
導体基板を４層積み重ねた三次元構造の実施例図であ
る。 〈符号の説明〉 １、1A……半導体基板 ２、２′……フィールド酸化膜 ３……裏面絶縁膜、４……薄いSi層 ５……分離用絶縁膜 ６……低抵抗オーミック領域 7A,7B……裏面の電極配線 ８……n+ソース、９……n+ドレイン 11……Siゲート 12A,12B……主表面電極配線 13……SOIにおけるSi結晶膜 14……SOI用SiO2膜、15……n+ソース 16……n+ドレイン、17……ゲート酸化膜 18……Siゲート、19……ソース用配線 20……ドレイン用配線 21A……裏面能動デバイス端子電極のコンタクト部 21B……裏面能動デバイス端子電極の引き出し部 22……凹部 3B……上部基板の裏面の層間絶縁膜 39……下部基板上の層間絶縁膜 43A……下部半導体基板上のCMOSゲート接合電極 43B……下部基板の他の電極 44……上部基板用ポリイミド層 45……下部基板用ポリイミド層 46U,47U……上部基板用融着用Au合金二層電極 46L,47L……下部基板用融着用Au合金二層電極 53……分離用絶縁膜、54……半導体基板 55……凹部22のある裏面の絶縁膜 56……主表面にある絶縁膜 57……低抵抗オーミック領域 58A……裏面電極のコンタクト部 58B……裏面電極の引き出し部 59A……主表面電極のコンタクト部 59B……主表面電極の引き出し部 71、74……半導体基板 101……上部の第１半導体基板 102……下部の第２半導体基板
り、裏面に凹部をもつ半導体基板で基板主表面にあるMO
Sトランジスタと裏面配線を低抵抗オーミック領域で連
結配線させた装置の断面図、第２図は本発明の一実施例
図であり、裏面に凹部を持つ半導体基板と他のもう１つ
のCMOSインバータなどを含む基板を融着させた三次元デ
バイスの断面図、第３図は一つの凹部内に複数の配線を
有する構成の実施例図、第４図は半導体基板の裏面に複
数の凹部を有する構成の実施例図、第５図は本発明の半
導体基板を４層積み重ねた三次元構造の実施例図であ
る。 〈符号の説明〉 １、1A……半導体基板 ２、２′……フィールド酸化膜 ３……裏面絶縁膜、４……薄いSi層 ５……分離用絶縁膜 ６……低抵抗オーミック領域 7A,7B……裏面の電極配線 ８……n+ソース、９……n+ドレイン 11……Siゲート 12A,12B……主表面電極配線 13……SOIにおけるSi結晶膜 14……SOI用SiO2膜、15……n+ソース 16……n+ドレイン、17……ゲート酸化膜 18……Siゲート、19……ソース用配線 20……ドレイン用配線 21A……裏面能動デバイス端子電極のコンタクト部 21B……裏面能動デバイス端子電極の引き出し部 22……凹部 3B……上部基板の裏面の層間絶縁膜 39……下部基板上の層間絶縁膜 43A……下部半導体基板上のCMOSゲート接合電極 43B……下部基板の他の電極 44……上部基板用ポリイミド層 45……下部基板用ポリイミド層 46U,47U……上部基板用融着用Au合金二層電極 46L,47L……下部基板用融着用Au合金二層電極 53……分離用絶縁膜、54……半導体基板 55……凹部22のある裏面の絶縁膜 56……主表面にある絶縁膜 57……低抵抗オーミック領域 58A……裏面電極のコンタクト部 58B……裏面電極の引き出し部 59A……主表面電極のコンタクト部 59B……主表面電極の引き出し部 71、74……半導体基板 101……上部の第１半導体基板 102……下部の第２半導体基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−128562（ＪＰ，Ａ) 特開 昭62−9636（ＪＰ，Ａ) 特開 昭62−219954（ＪＰ，Ａ) 特開 昭59−175139（ＪＰ，Ａ) 特開 平２−194570（ＪＰ，Ａ) 特開 昭59−155951（ＪＰ，Ａ) 特開 昭62−222656（ＪＰ，Ａ) 特開 昭63−204663（ＪＰ，Ａ) 特開 昭63−66931（ＪＰ，Ａ) 実開 昭62−52935（ＪＰ，Ｕ) 実開 昭61−119421（ＪＰ，Ｕ) 米国特許4601096（ＵＳ，Ａ) 米国特許4505799（ＵＳ，Ａ)
Claims (2)
- 【請求項１】２枚以上の半導体基板が層状に貼り合わさ
れ、各半導体基板の表面側に形成された回路が上層また
は下層の少なくとも一方の半導体基板の表面側に形成さ
れた回路と相互に電気的に接続された三次元デバイスで
あって、 少なくとも１枚の半導体基板には、裏面側から凹部が形
成され、該凹部の底面に相当する薄い層の部分とそれ以
外の厚い層の部分とが形成されており、 上記薄い層の部分には、その表面と裏面とを貫通する一
つ以上の孔があり、その孔内には周囲を絶縁された低抵
抗オーミック領域が形成されており、かつ、上記薄い層
の部分の裏面と上記凹部の内面は上記低抵抗オーミック
領域部分を除いて表面に絶縁層が形成されており、 上記低抵抗オーミック領域の上面側端部には上面側に形
成された回路が接続され、上記凹部底面に露出している
下面側端部からは上記凹部の側面に沿って上記絶縁層の
上に上記厚い層の裏面側まで配線用低抵抗部材が形成さ
れ、 上記の配線用低抵抗部材が形成された一つの半導体基板
の下段に他の半導体基板が積層され、上記一つの半導体
基板の上記配線用低抵抗部材と上記他の半導体基板の表
面側に形成された回路とが接続されることにより、上記
一つの半導体基板の表面側に形成された回路と上記他の
半導体基板の表面側に形成された回路とが接続されるよ
うに構成したことを特徴とする半導体装置。 - 【請求項２】２枚以上の半導体基板が層状に貼り合わさ
れ、各半導体基板の表面側に形成された回路が上層また
は下層の少なくとも一方の半導体基板の表面側に形成さ
れた回路と相互に電気的に接続された三次元デバイスで
あって、 少なくとも１枚の半導体基板には、半導体層と絶縁体層
とが積層されたものであり、上記絶縁体層には裏面側か
ら上記半導体層に達する凹部が形成され、 上記半導体層の上記凹部の底面に相当する部分には、そ
の表面と裏面とを貫通する一つ以上の孔があり、その孔
内には周囲を絶縁された低抵抗オーミック領域が形成さ
れており、かつ、上記半導体層の上記凹部の底面に相当
する部分の裏面は上記低抵抗オーミック領域部分を除い
て表面に絶縁層が形成されており、 上記低抵抗オーミック領域の上面側端部には上面側に形
成された回路が接続され、上記凹部底面に露出している
下面側端部からは上記凹部の側面に沿って上記絶縁体層
の裏面側まで配線用低抵抗部材が形成され、 上記の配線用低抵抗部材が形成された一つの半導体基板
の下段に他の半導体基板が積層され、上記一つの半導体
基板の上記配線用低抵抗部材と上記他の半導体基板の表
面側に形成された回路とが接続されることにより、上記
一つの半導体基板の表面側に形成された回路と上記他の
半導体基板の表面側に形成された回路とが接続されるよ
うに構成したことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287394A JPH0817177B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体装置 |
| DE3850855T DE3850855T2 (de) | 1987-11-13 | 1988-11-11 | Halbleitervorrichtung. |
| EP88118822A EP0316799B1 (en) | 1987-11-13 | 1988-11-11 | Semiconductor device |
| US07/602,051 US5122856A (en) | 1987-11-13 | 1990-10-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287394A JPH0817177B2 (ja) | 1987-11-16 | 1987-11-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129441A JPH01129441A (ja) | 1989-05-22 |
| JPH0817177B2 true JPH0817177B2 (ja) | 1996-02-21 |
Family
ID=17716779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287394A Expired - Lifetime JPH0817177B2 (ja) | 1987-11-13 | 1987-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817177B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4869546B2 (ja) * | 2003-05-23 | 2012-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2005353997A (ja) * | 2004-06-14 | 2005-12-22 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| EP2575166A3 (en) * | 2007-03-05 | 2014-04-09 | Invensas Corporation | Chips having rear contacts connected by through vias to front contacts |
| JP4687742B2 (ja) * | 2007-08-27 | 2011-05-25 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2010103300A (ja) | 2008-10-23 | 2010-05-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| FR2976402A1 (fr) * | 2011-06-07 | 2012-12-14 | St Microelectronics Sa | Structure d'interconnexion electrique pour circuits integres, et procede de fabrication correspondant |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4505799A (en) | 1983-12-08 | 1985-03-19 | General Signal Corporation | ISFET sensor and method of manufacture |
| US4601096A (en) | 1983-02-15 | 1986-07-22 | Eaton Corporation | Method for fabricating buried channel field effect transistor for microwave and millimeter frequencies utilizing molecular beam epitaxy |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175139A (ja) * | 1983-03-24 | 1984-10-03 | Agency Of Ind Science & Technol | 半導体回路素子の製作方法 |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
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1987
- 1987-11-16 JP JP62287394A patent/JPH0817177B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129441A (ja) | 1989-05-22 |
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