JP3064982B2 - 半導体装置 - Google Patents
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- JP3064982B2 JP3064982B2 JP9235170A JP23517097A JP3064982B2 JP 3064982 B2 JP3064982 B2 JP 3064982B2 JP 9235170 A JP9235170 A JP 9235170A JP 23517097 A JP23517097 A JP 23517097A JP 3064982 B2 JP3064982 B2 JP 3064982B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は光−電気変換、音−
電気変換等の集積回路が構成可能な半導体装置に関する
ものである。
電気変換等の集積回路が構成可能な半導体装置に関する
ものである。
【０００２】
【従来の技術】半導体集積回路に組み込まれている受光
素子としては、ダイオード、ラテラルバイポーラトラン
ジスタ、ＭＯＳトランジスタ構造が用いられている。
素子としては、ダイオード、ラテラルバイポーラトラン
ジスタ、ＭＯＳトランジスタ構造が用いられている。
【０００３】図１０は従来のＭＯＳトランジスタ構造の
受光素子を示す断面図である。図において、１はＰ型シ
リコン基板、２はＮ+ のソース領域、３はＮ+ のドレイ
ン領域、４はＮ+ ポリシリコンよりなるゲート電極、５
はゲート酸化膜、６はＳｉＯ2 、７は配線、８はＡｌよ
りなる光反射膜、９は光である。前記ソース領域２、ド
レイン領域３、ゲート電極４、ゲート酸化膜５はＭＯＳ
構造のトランジスタを構成する。すなわち、光９はチッ
プ上方から受光部に入射させるため、これをさえぎる多
層配線を設けることが出来ない。このため、大規模なＬ
ＳＩの中にイメージセンサ等の多数個の受光素子を組み
込む場合、その設計に大きな制限が生じ、チップが大き
くなる等の問題があった。
受光素子を示す断面図である。図において、１はＰ型シ
リコン基板、２はＮ+ のソース領域、３はＮ+ のドレイ
ン領域、４はＮ+ ポリシリコンよりなるゲート電極、５
はゲート酸化膜、６はＳｉＯ2 、７は配線、８はＡｌよ
りなる光反射膜、９は光である。前記ソース領域２、ド
レイン領域３、ゲート電極４、ゲート酸化膜５はＭＯＳ
構造のトランジスタを構成する。すなわち、光９はチッ
プ上方から受光部に入射させるため、これをさえぎる多
層配線を設けることが出来ない。このため、大規模なＬ
ＳＩの中にイメージセンサ等の多数個の受光素子を組み
込む場合、その設計に大きな制限が生じ、チップが大き
くなる等の問題があった。
【０００４】特に、最近のＬＳＩは４層から５層と大規
模化にともないますます多層配線化が進んでおり、マイ
クロプロセッサ、メモリ、ロジック、イメージセンサを
１チップ化する場合、イメージセンサ部のところに多層
配線を構成出来ないことは、チップ全体の設計に大きな
障害となってきている。
模化にともないますます多層配線化が進んでおり、マイ
クロプロセッサ、メモリ、ロジック、イメージセンサを
１チップ化する場合、イメージセンサ部のところに多層
配線を構成出来ないことは、チップ全体の設計に大きな
障害となってきている。
【０００５】図１１は従来のＬＳＩのレイアウトを示す
構成説明図である。図において、１１はマイクロプロセ
ッサ、１２は論理（ロジック），メモリ、１３はイメー
ジセンサである。すなわち、高集積化にともないイメー
ジセンサ１３の上にも３，４，５層等の配線を設けたい
が、従来の受光素子構成では光をシリコン基板に対し多
層配線側から入射させるため、イメージセンサ１３の上
に多層配線を設けることができない。
構成説明図である。図において、１１はマイクロプロセ
ッサ、１２は論理（ロジック），メモリ、１３はイメー
ジセンサである。すなわち、高集積化にともないイメー
ジセンサ１３の上にも３，４，５層等の配線を設けたい
が、従来の受光素子構成では光をシリコン基板に対し多
層配線側から入射させるため、イメージセンサ１３の上
に多層配線を設けることができない。
【０００６】また、論理ＬＳＩ、メモリＬＳＩ等の上に
積層構成で光センサやイメージセンサが組み込まれたＬ
ＳＩを実装する場合、上部のＬＳＩはフェイスダウンで
下部のＬＳＩに接続されるので、光センサ、イメージセ
ンサが従来のように組み込まれたＬＳＩでは、このよう
な積層構成の実装は出来ない。
積層構成で光センサやイメージセンサが組み込まれたＬ
ＳＩを実装する場合、上部のＬＳＩはフェイスダウンで
下部のＬＳＩに接続されるので、光センサ、イメージセ
ンサが従来のように組み込まれたＬＳＩでは、このよう
な積層構成の実装は出来ない。
【０００７】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、多層配線が設けられている側に
対して反対側から受光素子に光、音等を入力することに
より、光、音等の入力経路を考慮することなく多層配線
を形成し得る半導体装置を提供することを目的とする。
鑑みてなされたもので、多層配線が設けられている側に
対して反対側から受光素子に光、音等を入力することに
より、光、音等の入力経路を考慮することなく多層配線
を形成し得る半導体装置を提供することを目的とする。
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、第１のシリコン層上に第１の
絶縁膜を設け、この第１の絶縁膜の上に第２の単結晶シ
リコン層を設けて半導体素子を形成し、この半導体素子
を多層配線により接続したＳＯＩ基板からなる半導体装
置において、前記第１のシリコン層を部分的に除去して
１個以上の穴を設け、この穴より光、音等の入力も与
え、前記穴の部分に、半導体素子に対応した第１の絶縁
膜の下のシリコン領域を電極とし、穴の入り口にエレク
トレットフィルム等の導電膜を設け、該エレクトレット
フィルム等の導電膜と該シリコン領域とをそれぞれコン
デンサの電極として用い、該シリコン領域と前記半導体
素子の入力電極とを電気的に接続したことを特徴とする
ものである。
に本発明の半導体装置は、第１のシリコン層上に第１の
絶縁膜を設け、この第１の絶縁膜の上に第２の単結晶シ
リコン層を設けて半導体素子を形成し、この半導体素子
を多層配線により接続したＳＯＩ基板からなる半導体装
置において、前記第１のシリコン層を部分的に除去して
１個以上の穴を設け、この穴より光、音等の入力も与
え、前記穴の部分に、半導体素子に対応した第１の絶縁
膜の下のシリコン領域を電極とし、穴の入り口にエレク
トレットフィルム等の導電膜を設け、該エレクトレット
フィルム等の導電膜と該シリコン領域とをそれぞれコン
デンサの電極として用い、該シリコン領域と前記半導体
素子の入力電極とを電気的に接続したことを特徴とする
ものである。
【００１５】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態例を詳細に説明する。
の形態例を詳細に説明する。
【００１６】図１は本発明の一実施形態例を示す断面図
である。図において、２１はＰ型シリコン層、２２は光
の透過を防止するＰ+ 領域、２３は埋込みＳｉＯ2 の絶
縁層、２４はＮ+ 型ソース領域、２５はＮ+ 型ドレイン
領域、２６はポリシリコンよりなるゲート電極、２７は
空乏層領域、２８はチャネル領域、２９はＳｉＯ2 より
なるゲート酸化膜、３０はシリコン層２１を部分的に除
去して設けられた穴、３１は穴３０に入射される光であ
る。前記シリコン層２１および絶縁層２３はＳＯＩ基板
を構成する。また前記ソース領域２４、ドレイン領域２
５、ゲート電極２６、空乏層領域２７、チャネル領域２
８、ゲート酸化膜２９は単結晶シリコン層を設けて形成
された完全空乏型ＭＯＳトランジスタを構成する。この
完全空乏型ＭＯＳトランジスタは多層配線により接続さ
れる。すなわち、受光素子として完全空乏型ＭＯＳトラ
ンジスタを用いる。光３１は穴３０よりゲート酸化膜２
９直下のチャネル領域２８と空乏層領域２７に直接入射
させ、これらの領域で電気信号に変換させる。光３１の
強度変化にともないドレイン領域２５とソース領域２４
間に流れる電流が変化し、光３１の強度の増加とともに
電流が増加する。
である。図において、２１はＰ型シリコン層、２２は光
の透過を防止するＰ+ 領域、２３は埋込みＳｉＯ2 の絶
縁層、２４はＮ+ 型ソース領域、２５はＮ+ 型ドレイン
領域、２６はポリシリコンよりなるゲート電極、２７は
空乏層領域、２８はチャネル領域、２９はＳｉＯ2 より
なるゲート酸化膜、３０はシリコン層２１を部分的に除
去して設けられた穴、３１は穴３０に入射される光であ
る。前記シリコン層２１および絶縁層２３はＳＯＩ基板
を構成する。また前記ソース領域２４、ドレイン領域２
５、ゲート電極２６、空乏層領域２７、チャネル領域２
８、ゲート酸化膜２９は単結晶シリコン層を設けて形成
された完全空乏型ＭＯＳトランジスタを構成する。この
完全空乏型ＭＯＳトランジスタは多層配線により接続さ
れる。すなわち、受光素子として完全空乏型ＭＯＳトラ
ンジスタを用いる。光３１は穴３０よりゲート酸化膜２
９直下のチャネル領域２８と空乏層領域２７に直接入射
させ、これらの領域で電気信号に変換させる。光３１の
強度変化にともないドレイン領域２５とソース領域２４
間に流れる電流が変化し、光３１の強度の増加とともに
電流が増加する。
【００１７】図３は本発明の一実施形態例に係る完全空
乏型ＭＯＳトランジスタの光波長とドレイン電流特性を
示す説明図である。すなわち、ゲート長４μｍ、ドレイ
ン−ソース間電圧ＶD が２．０Ｖ、ゲート電圧ＶG が
０．２Ｖにおいて、光がない場合はドレイン電流ＩD が
６８．２５ｐＡ、光の波長が白色の場合はドレイン電流
ＩD が４０８６．０ｐＡ、光の波長が８００ｎｍの場合
はドレイン電流ＩD が７７１．５ｐＡ、光の波長が７０
０ｎｍの場合はドレイン電流ＩD が８３４．０ｐＡ、光
の波長が６００ｎｍの場合はドレイン電流ＩD が７５
５．５ｐＡ、光の波長が５００ｎｍの場合はドレイン電
流ＩD が７３７．０ｐＡである。
乏型ＭＯＳトランジスタの光波長とドレイン電流特性を
示す説明図である。すなわち、ゲート長４μｍ、ドレイ
ン−ソース間電圧ＶD が２．０Ｖ、ゲート電圧ＶG が
０．２Ｖにおいて、光がない場合はドレイン電流ＩD が
６８．２５ｐＡ、光の波長が白色の場合はドレイン電流
ＩD が４０８６．０ｐＡ、光の波長が８００ｎｍの場合
はドレイン電流ＩD が７７１．５ｐＡ、光の波長が７０
０ｎｍの場合はドレイン電流ＩD が８３４．０ｐＡ、光
の波長が６００ｎｍの場合はドレイン電流ＩD が７５
５．５ｐＡ、光の波長が５００ｎｍの場合はドレイン電
流ＩD が７３７．０ｐＡである。
【００１８】図２は本発明の他の実施形態例を示す断面
図であり、受光素子がＬＳＩに組み込まれた断面図であ
る。図中、図１と同一部分に対応する部分は同一符号を
付してその説明を省略する。図において、３２はＰ+ 型
ソース領域、３３はＰ+ 型ドレイン領域、３４はポリシ
リコンよりなるゲート電極、３５はＳｉＯ2 よりなるゲ
ート酸化膜、３６はＮ領域、３７は絶縁膜、３８は多層
配線を形成するメタル配線である。前記Ｐ+ 型ソース領
域３２、Ｐ+ 型ドレイン領域３３、ポリシリコンよりな
るゲート電極３４、ＳｉＯ2 よりなるゲート酸化膜３
５、Ｎ領域３６はｐチャネルＭＯＳトランジスタを構成
する。各ＭＯＳトランジスタは絶縁膜３７を介在してメ
タル配線３８により多層配線で接続される。また各ＭＯ
Ｓトランジスタにおいて、受光素子でないＭＯＳトラン
ジスタに対応した絶縁層２３の下にはシリコン層２１の
Ｐ+ 領域２２が設けられ、穴３０より入力される光３１
が受光素子でないＭＯＳトランジスタに入射させないよ
うに構成される。
図であり、受光素子がＬＳＩに組み込まれた断面図であ
る。図中、図１と同一部分に対応する部分は同一符号を
付してその説明を省略する。図において、３２はＰ+ 型
ソース領域、３３はＰ+ 型ドレイン領域、３４はポリシ
リコンよりなるゲート電極、３５はＳｉＯ2 よりなるゲ
ート酸化膜、３６はＮ領域、３７は絶縁膜、３８は多層
配線を形成するメタル配線である。前記Ｐ+ 型ソース領
域３２、Ｐ+ 型ドレイン領域３３、ポリシリコンよりな
るゲート電極３４、ＳｉＯ2 よりなるゲート酸化膜３
５、Ｎ領域３６はｐチャネルＭＯＳトランジスタを構成
する。各ＭＯＳトランジスタは絶縁膜３７を介在してメ
タル配線３８により多層配線で接続される。また各ＭＯ
Ｓトランジスタにおいて、受光素子でないＭＯＳトラン
ジスタに対応した絶縁層２３の下にはシリコン層２１の
Ｐ+ 領域２２が設けられ、穴３０より入力される光３１
が受光素子でないＭＯＳトランジスタに入射させないよ
うに構成される。
【００１９】以上のように、光は多層配線が設けられて
いる側ではなく、多層配線に対して反対側から受光素子
の完全空乏型ＭＯＳトランジスタに入射させるため、多
層配線と光の入射経路とは全く独立であり、入射経路を
考慮することなく多層配線を形成することができる。
いる側ではなく、多層配線に対して反対側から受光素子
の完全空乏型ＭＯＳトランジスタに入射させるため、多
層配線と光の入射経路とは全く独立であり、入射経路を
考慮することなく多層配線を形成することができる。
【００２０】また、完全空乏型ＭＯＳトランジスタを受
光素子として使わない場合は、光の入射は回路の正常な
動作の障害となることから、受光素子として使用する以
外の完全空乏型ＭＯＳトランジスタの埋め込み酸化シリ
コン膜の下部にはシリコン部を設けて光を反射、吸収し
て光が回路動作に悪影響を与えないようにしている。以
下、実施例に従い本発明を詳細に説明する。
光素子として使わない場合は、光の入射は回路の正常な
動作の障害となることから、受光素子として使用する以
外の完全空乏型ＭＯＳトランジスタの埋め込み酸化シリ
コン膜の下部にはシリコン部を設けて光を反射、吸収し
て光が回路動作に悪影響を与えないようにしている。以
下、実施例に従い本発明を詳細に説明する。
【００２１】［実施例１］図４は本発明の第１の実施例
を示す断面図であり、完全空乏型ＭＯＳトランジスタを
メッシュ状に平面的に配置し、これを並列接続した構成
の受光素子を組み込んだＬＳＩの製造方法において、異
方性エッチング前の状態を示す断面図であり、図５〜図
８は同じく、異方性エッチングにより穴を開けた後の状
態を示す断面図である。図中、図２と同一部分に対応す
る部分は同一符号を付してその説明を省略する。すなわ
ち、図４に示すように、Ｐ型シリコン層２１及び埋込み
ＳｉＯ2 の絶縁層２３よりなるＳＩＭＯＸ（ＳＯＩ）基
板の埋込みＳｉＯ2 （酸化シリコン）の絶縁層２３上の
シリコン単結晶層を酸化しこれをエッチングで除去する
ことにより、このシリコン単結晶層の厚さを３０〜１２
０ｎｍ程度にする。ＬＯＣＯＳ技術を用いて素子間分離
後、受光素子としての完全空乏型ＭＯＳトランジスタを
作り込む部分以外の部分で、後で受光のための穴があけ
られる領域の中にあるところの埋込みＳｉＯ2 の絶縁層
２３直下のＰ型シリコン層２１の領域にイオン注入法を
用いてボロンを、例えば、３６０ＫｅＶ，１×１０14〜
４×１０15個／ｃｍ2 でイオン注入し、その後のアニー
ルで活性化し、光の透過を防止するＰ+ 領域２２を形成
する。以後、メタル配線３８による多層配線形成まで
は、従来のＣＭＯＳ／ＳＩＭＯＸ ＬＳＩ製造工程に従
い製造する。前記ＳＩＭＯＸ基板の多層配線がない裏面
側のＰ型シリコン層２１を研磨し薄層化し、例えば、１
００〜３００μｍ程度にする。
を示す断面図であり、完全空乏型ＭＯＳトランジスタを
メッシュ状に平面的に配置し、これを並列接続した構成
の受光素子を組み込んだＬＳＩの製造方法において、異
方性エッチング前の状態を示す断面図であり、図５〜図
８は同じく、異方性エッチングにより穴を開けた後の状
態を示す断面図である。図中、図２と同一部分に対応す
る部分は同一符号を付してその説明を省略する。すなわ
ち、図４に示すように、Ｐ型シリコン層２１及び埋込み
ＳｉＯ2 の絶縁層２３よりなるＳＩＭＯＸ（ＳＯＩ）基
板の埋込みＳｉＯ2 （酸化シリコン）の絶縁層２３上の
シリコン単結晶層を酸化しこれをエッチングで除去する
ことにより、このシリコン単結晶層の厚さを３０〜１２
０ｎｍ程度にする。ＬＯＣＯＳ技術を用いて素子間分離
後、受光素子としての完全空乏型ＭＯＳトランジスタを
作り込む部分以外の部分で、後で受光のための穴があけ
られる領域の中にあるところの埋込みＳｉＯ2 の絶縁層
２３直下のＰ型シリコン層２１の領域にイオン注入法を
用いてボロンを、例えば、３６０ＫｅＶ，１×１０14〜
４×１０15個／ｃｍ2 でイオン注入し、その後のアニー
ルで活性化し、光の透過を防止するＰ+ 領域２２を形成
する。以後、メタル配線３８による多層配線形成まで
は、従来のＣＭＯＳ／ＳＩＭＯＸ ＬＳＩ製造工程に従
い製造する。前記ＳＩＭＯＸ基板の多層配線がない裏面
側のＰ型シリコン層２１を研磨し薄層化し、例えば、１
００〜３００μｍ程度にする。
【００２２】その後、図５に示すように、受光用に使う
完全空乏型ＭＯＳトランジスタの直下付近の裏側のＰ型
シリコン層２１を異方性エッチング液を用いて除去して
穴３０を形成する。エッチング液としては、ジメチルア
ミン、ＫＯＨ系等である。このとき、埋め込みＳｉＯ2
の絶縁層２３はエッチングされず、また、先に設けたＰ
+ 領域２２のエッチング速度は２桁以上遅いので、所望
の所にＰ+ 領域２２が残る。
完全空乏型ＭＯＳトランジスタの直下付近の裏側のＰ型
シリコン層２１を異方性エッチング液を用いて除去して
穴３０を形成する。エッチング液としては、ジメチルア
ミン、ＫＯＨ系等である。このとき、埋め込みＳｉＯ2
の絶縁層２３はエッチングされず、また、先に設けたＰ
+ 領域２２のエッチング速度は２桁以上遅いので、所望
の所にＰ+ 領域２２が残る。
【００２３】その後、図６に示すように、チャージアッ
プ防止のために導電性の透明電極３９を穴３０の内面部
分を覆うように形成する。この場合、使用する光３１の
強度にもよるが穴３０のＰ+ 領域２２の光の透過を一段
と防ぐ必要がある場合はＰ+領域２２の表面にチタンシ
リサイド等のシリサイド４０を形成する。
プ防止のために導電性の透明電極３９を穴３０の内面部
分を覆うように形成する。この場合、使用する光３１の
強度にもよるが穴３０のＰ+ 領域２２の光の透過を一段
と防ぐ必要がある場合はＰ+領域２２の表面にチタンシ
リサイド等のシリサイド４０を形成する。
【００２４】また、図７に示すように、穴３０のＰ+ 領
域２２の光の透過を一段と防ぐために、Ｐ+ 領域２２の
表面にメッキ等を用い銅等のメタル（合金）４１等を形
成する。その後、ケース等に実装し出来上がる。必要が
あればゴミ等から受光部を保護するために穴３０の部分
に透明フィルム４２の保護膜等を設ける。
域２２の光の透過を一段と防ぐために、Ｐ+ 領域２２の
表面にメッキ等を用い銅等のメタル（合金）４１等を形
成する。その後、ケース等に実装し出来上がる。必要が
あればゴミ等から受光部を保護するために穴３０の部分
に透明フィルム４２の保護膜等を設ける。
【００２５】図８は本発明の第１の実施例に係るセル
（受光素子＋電子回路）をアレー状に組み込んだＬＳＩ
を示す断面図である。なお、多層配線は省略してある。
すなわち、受光用のメッシュ状に配置された完全空乏型
ＭＯＳトランジスタは多層配線で並列接続されており、
光ビームの光軸が少しずれても問題なく、実装が容易で
経済的である。
（受光素子＋電子回路）をアレー状に組み込んだＬＳＩ
を示す断面図である。なお、多層配線は省略してある。
すなわち、受光用のメッシュ状に配置された完全空乏型
ＭＯＳトランジスタは多層配線で並列接続されており、
光ビームの光軸が少しずれても問題なく、実装が容易で
経済的である。
【００２６】なお、受光素子としては、完全空乏型ＭＯ
Ｓトランジスタの代りに部分空乏型ＭＯＳトランジス
タ、ショットキーダイオード、ＰＮ接合ダイオード、バ
イポーラトランジスタ、ＰＩＮダイオードでもよい。
Ｓトランジスタの代りに部分空乏型ＭＯＳトランジス
タ、ショットキーダイオード、ＰＮ接合ダイオード、バ
イポーラトランジスタ、ＰＩＮダイオードでもよい。
【００２７】［実施例２］図９（ａ）は本発明の第２の
実施例を示す断面図であり、ＭＯＳトランジスタをアレ
ー状に配置し、これを並列接続した構成の音−電気変換
素子を組み込んだＬＳＩを示す断面図であり、図９
（ｂ）は図９（ａ）の１個のＭＯＳトランジスタに対応
した部分の等価回路図である。図中、図２と同一部分に
対応する部分は同一符号を付してその説明を省略する。
図において、９１はポリシリコン抵抗、９２は導電膜の
一例としてのエレクトレットフィルム、９３は音、９４
はエレクトレットフィルムの電極、Ｃはコンデンサ、Ｒ
は抵抗、ＦＥＴは電界効果ＭＯＳトランジスタで、ゲー
トＧ，ドレインＤ，ソースＳより構成される。すなわ
ち、実施例ｌと同様にＳＩＭＯＸ基板を用いて、ＣＭＯ
Ｓ／ＳＩＭＯＸ ＬＳＩを製造し、裏面側を研磨しウエ
ハの厚さを薄くする。例えば、２００μｍ程度にする。
音−電気変換素子として用いるＭＯＳトランジスタの直
下付近の裏面側のＰ型シリコン層２１を異方性エッチン
グ液を用いて除去する。エッチング液としてはジメチル
アミン、ＫＯＨ系等を用いる。このとき、埋込みＳｉＯ
2 の絶縁層２３はエッチングされず、エッチング速度の
遅いＰ+ 領域２２が残る。該Ｐ+ 領域２２はＬＳＩの製
造の段階で上部ＭＯＳトランジスタのゲート電極２６に
メタル配線３８で接続される。このメタル配線３８は例
えば、従来の多層配線形成技術を用いる。また、ＬＳＩ
の製造の段階で基板のＰ型シリコン層２１と該上部ＭＯ
Ｓトランジスタのゲート電極２６との間に抵抗９１を形
成する。この抵抗９１は、従来の手法でポリシリコンま
たは埋込みＳｉＯ2 の絶縁層２３上のシリコン単結晶層
等を抵抗として用いる。裏面側の穴３０の開口部にエレ
クトレットフィルム９２を張りつけ、Ｐ型シリコン層２
１とエレクトレットフィルムの電極９４とを電気的に接
続する。前記エレクトレットフィルム９２で塞がれた孔
３０は内部と外部との間で気体が流通するような孔（図
示せず）が設けられる。前記エレクトレットフィルム９
２及びＰ+ 領域２２よりコンデンサＣが構成される。以
上の手法により、音−電気変換素子がＬＳＩの中に組み
込まれる。この構成の電気的等価回路を図９（ｂ）に示
す。すなわち、電界効果ＭＯＳトランジスタのゲートＧ
にはポリシリコン抵抗９１よりなる抵抗Ｒとエレクトレ
ットフィルム９２及びＰ+ 領域２２よりなるコンデンサ
Ｃとが並列に接続される。
実施例を示す断面図であり、ＭＯＳトランジスタをアレ
ー状に配置し、これを並列接続した構成の音−電気変換
素子を組み込んだＬＳＩを示す断面図であり、図９
（ｂ）は図９（ａ）の１個のＭＯＳトランジスタに対応
した部分の等価回路図である。図中、図２と同一部分に
対応する部分は同一符号を付してその説明を省略する。
図において、９１はポリシリコン抵抗、９２は導電膜の
一例としてのエレクトレットフィルム、９３は音、９４
はエレクトレットフィルムの電極、Ｃはコンデンサ、Ｒ
は抵抗、ＦＥＴは電界効果ＭＯＳトランジスタで、ゲー
トＧ，ドレインＤ，ソースＳより構成される。すなわ
ち、実施例ｌと同様にＳＩＭＯＸ基板を用いて、ＣＭＯ
Ｓ／ＳＩＭＯＸ ＬＳＩを製造し、裏面側を研磨しウエ
ハの厚さを薄くする。例えば、２００μｍ程度にする。
音−電気変換素子として用いるＭＯＳトランジスタの直
下付近の裏面側のＰ型シリコン層２１を異方性エッチン
グ液を用いて除去する。エッチング液としてはジメチル
アミン、ＫＯＨ系等を用いる。このとき、埋込みＳｉＯ
2 の絶縁層２３はエッチングされず、エッチング速度の
遅いＰ+ 領域２２が残る。該Ｐ+ 領域２２はＬＳＩの製
造の段階で上部ＭＯＳトランジスタのゲート電極２６に
メタル配線３８で接続される。このメタル配線３８は例
えば、従来の多層配線形成技術を用いる。また、ＬＳＩ
の製造の段階で基板のＰ型シリコン層２１と該上部ＭＯ
Ｓトランジスタのゲート電極２６との間に抵抗９１を形
成する。この抵抗９１は、従来の手法でポリシリコンま
たは埋込みＳｉＯ2 の絶縁層２３上のシリコン単結晶層
等を抵抗として用いる。裏面側の穴３０の開口部にエレ
クトレットフィルム９２を張りつけ、Ｐ型シリコン層２
１とエレクトレットフィルムの電極９４とを電気的に接
続する。前記エレクトレットフィルム９２で塞がれた孔
３０は内部と外部との間で気体が流通するような孔（図
示せず）が設けられる。前記エレクトレットフィルム９
２及びＰ+ 領域２２よりコンデンサＣが構成される。以
上の手法により、音−電気変換素子がＬＳＩの中に組み
込まれる。この構成の電気的等価回路を図９（ｂ）に示
す。すなわち、電界効果ＭＯＳトランジスタのゲートＧ
にはポリシリコン抵抗９１よりなる抵抗Ｒとエレクトレ
ットフィルム９２及びＰ+ 領域２２よりなるコンデンサ
Ｃとが並列に接続される。
【００２８】以上のように、音−電気変換回路用ＭＯＳ
トランジスタをアレー状に配置し、並列接続されてお
り、音９３は裏面側の穴３０の部分のエレクトレットフ
ィルム９２とＰ+ 領域２２とで構成されているコンデン
サで検出するので表側の音−電気変換回路用のＭＯＳト
ランジスタの上には３、４、５層等の多層配線を設ける
ことが出来る。
トランジスタをアレー状に配置し、並列接続されてお
り、音９３は裏面側の穴３０の部分のエレクトレットフ
ィルム９２とＰ+ 領域２２とで構成されているコンデン
サで検出するので表側の音−電気変換回路用のＭＯＳト
ランジスタの上には３、４、５層等の多層配線を設ける
ことが出来る。
【００２９】尚、前記Ｐ+ 領域２２の表面をシリサイド
化あるいはメッキ等によりメタルを形成してもよい。
化あるいはメッキ等によりメタルを形成してもよい。
【００３０】また、音−電気変換素子をＬＳＩチップ内
に本実施例のように一体化し構成することにより、実装
面積が１／２以下と大幅に低減化される。ところで、携
帯電話はますます小型化、軽量化されてきており、腕時
計型のものまで研究がされてきている。このような携帯
電話等の小型化、軽量化をさらに進める上で、大いに効
果的である。
に本実施例のように一体化し構成することにより、実装
面積が１／２以下と大幅に低減化される。ところで、携
帯電話はますます小型化、軽量化されてきており、腕時
計型のものまで研究がされてきている。このような携帯
電話等の小型化、軽量化をさらに進める上で、大いに効
果的である。
【００３１】また、上記各実施例のＮチャネルをＰチャ
ネルと、ＰチャネルをＮチャネルとして構成してもよ
い。
ネルと、ＰチャネルをＮチャネルとして構成してもよ
い。
【００３２】また、ＳＯＩ基板の第１のシリコン基板は
Ｎ型でもよい。
Ｎ型でもよい。
【００３３】
【発明の効果】以上述べたように本発明によれば、多層
配線が設けられている側に対して反対側から受光素子に
光、音等を入力することにより、光、音等の入力経路を
考慮することなく多層配線を形成し得る半導体装置を提
供することができる。
配線が設けられている側に対して反対側から受光素子に
光、音等を入力することにより、光、音等の入力経路を
考慮することなく多層配線を形成し得る半導体装置を提
供することができる。
【図１】本発明の一実施形態例を示す断面図である。
【図２】本発明の他の実施形態例を示す断面図である。
【図３】本発明の一実施形態例に係る完全空乏型ＭＯＳ
トランジスタの光波長とドレイン電流特性を示す説明図
である。
トランジスタの光波長とドレイン電流特性を示す説明図
である。
【図４】本発明の第１の実施例の異方性エッチング前の
状態を示す断面図である。
状態を示す断面図である。
【図５】本発明の第１の実施例の異方性エッチング後の
状態を示す断面図である。
状態を示す断面図である。
【図６】本発明の第１の実施例の異方性エッチング後で
シリサイド及び透明電極を設けた状態を示す断面図であ
る。
シリサイド及び透明電極を設けた状態を示す断面図であ
る。
【図７】本発明の第１の実施例の異方性エッチング後で
メタル、透明電極及び透明フィルムを設けた状態を示す
断面図である。
メタル、透明電極及び透明フィルムを設けた状態を示す
断面図である。
【図８】本発明の第１の実施例に係るセル（受光素子＋
電子回路）をアレー状に組み込んだＬＳＩを示す断面図
である。
電子回路）をアレー状に組み込んだＬＳＩを示す断面図
である。
【図９】（ａ）は本発明の第２の実施例を示す断面図で
あり、ＭＯＳトランジスタをアレー状に配置し、これを
並列接続した構成の音−電気変換素子を組み込んだＬＳ
Ｉを示す断面図であり、（ｂ）は（ａ）の１個のＭＯＳ
トランジスタに対応した部分の等価回路図である。
あり、ＭＯＳトランジスタをアレー状に配置し、これを
並列接続した構成の音−電気変換素子を組み込んだＬＳ
Ｉを示す断面図であり、（ｂ）は（ａ）の１個のＭＯＳ
トランジスタに対応した部分の等価回路図である。
【図１０】従来のＭＯＳ構造の受光素子を示す断面図で
ある。
ある。
【図１１】従来のＬＳＩのレイアウトを示す構成説明図
である。
である。
２１ Ｐ型シリコン層 ２２ 光の透過を防止するＰ+ 領域 ２３ 埋込みＳｉＯ2 の絶縁層 ２４ Ｎ+ 型ソース領域 ２５ Ｎ+ 型ドレイン領域 ２６ ポリシリコンよりなるゲート電極 ２７ 空乏層領域 ２８ チャネル領域 ２９ ＳｉＯ2 よりなるゲート酸化膜 ３０ シリコン層２１を部分的に除去して設けられた穴 ３１ 穴３０に入射される光 ３２ Ｐ+ 型ソース領域 ３３ Ｐ+ 型ドレイン領域 ３４ ポリシリコンよりなるゲート電極 ３５ ＳｉＯ2 よりなるゲート酸化膜 ３６ Ｎ領域 ３７ 絶縁膜 ３８ 多層配線を形成するメタル配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 真野 恒夫 東京都渋谷区桜丘町20番１号 エヌティ ティエレクトロニクス株式会社内 (72)発明者 赤沢 幸雄 東京都渋谷区桜丘町20番１号 エヌティ ティエレクトロニクス株式会社内 (72)発明者 井野 正行 東京都渋谷区桜丘町20番１号 エヌティ ティエレクトロニクス株式会社内 (72)発明者 猪川 洋 東京都渋谷区桜丘町20番１号 エヌティ ティエレクトロニクス株式会社内 (56)参考文献 特開 平８−111542（ＪＰ，Ａ) 特開 平７−307485（ＪＰ，Ａ) 特開 平10−163514（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 31/08 - 31/119
Claims (1)
- 【請求項１】 第１のシリコン層上に第１の絶縁膜を設
け、この第１の絶縁膜の上に第２の単結晶シリコン層を
設けて半導体素子を形成し、この半導体素子を多層配線
により接続したＳＯＩ基板からなる半導体装置におい
て、前記第１のシリコン層を部分的に除去して１個以上
の穴を設け、この穴より光、音等の入力も与え、前記穴
の部分に、半導体素子に対応した第１の絶縁膜の下のシ
リコン領域を電極とし、穴の入り口にエレクトレットフ
ィルム等の導電膜を設け、該エレクトレットフィルム等
の導電膜と該シリコン領域とをそれぞれコンデンサの電
極として用い、該シリコン領域と前記半導体素子の入力
電極とを電気的に接続したことを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235170A JP3064982B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
| US09/143,510 US6229165B1 (en) | 1997-08-29 | 1998-08-28 | Semiconductor device |
| JP2000014884A JP3550335B2 (ja) | 1997-08-29 | 2000-01-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235170A JP3064982B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014884A Division JP3550335B2 (ja) | 1997-08-29 | 2000-01-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174547A JPH1174547A (ja) | 1999-03-16 |
| JP3064982B2 true JP3064982B2 (ja) | 2000-07-12 |
Family
ID=16982110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235170A Expired - Fee Related JP3064982B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064982B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4957214B2 (ja) * | 2006-11-30 | 2012-06-20 | セイコーエプソン株式会社 | 半導体装置及び半導体装置の製造方法並びに電気光学装置 |
| KR101696410B1 (ko) * | 2009-11-11 | 2017-01-16 | 삼성전자주식회사 | 이미지 센서 및 그 동작 방법 |
-
1997
- 1997-08-29 JP JP9235170A patent/JP3064982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1174547A (ja) | 1999-03-16 |
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