JP3550335B2

JP3550335B2 - 半導体装置

Info

Publication number: JP3550335B2
Application number: JP2000014884A
Authority: JP
Inventors: 徹志酒井; 信明家田; 蕃中島; 恒夫真野; 幸雄赤沢; 正行井野; 洋猪川
Original assignee: NTT Electronics Corp
Current assignee: NTT Electronics Corp
Priority date: 1997-08-29
Filing date: 2000-01-24
Publication date: 2004-08-04
Anticipated expiration: 2017-08-29
Also published as: JP2000156523A

Description

【０００１】
【発明の属する技術分野】
本発明は光−電気変換、音−電気変換等の集積回路が構成可能な半導体装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路に組み込まれている受光素子としては、ダイオード、ラテラルバイポーラトランジスタ、ＭＯＳトランジスタ構造が用いられている。
【０００３】
図１０は従来のＭＯＳトランジスタ構造の受光素子を示す断面図である。図において、１はＰ型シリコン基板、２はＮ^＋のソース領域、３はＮ^＋のドレイン領域、４はＮ^＋ポリシリコンよりなるゲート電極、５はゲート酸化膜、６はＳｉＯ_２、７は配線、８はＡｌよりなる光反射膜、９は光である。前記ソース領域２、ドレイン領域３、ゲート電極４、ゲート酸化膜５はＭＯＳ構造のトランジスタを構成する。すなわち、光９はチップ上方から受光部に入射させるため、これをさえぎる多層配線を設けることが出来ない。このため、大規模なＬＳＩの中にイメージセンサ等の多数個の受光素子を組み込む場合、その設計に大きな制限が生じ、チップが大きくなる等の問題があった。
【０００４】
特に、最近のＬＳＩは４層から５層と大規模化にともないますます多層配線化が進んでおり、マイクロプロセッサ、メモリ、ロジック、イメージセンサを１チップ化する場合、イメージセンサ部のところに多層配線を構成出来ないことは、チップ全体の設計に大きな障害となってきている。
【０００５】
図１１は従来のＬＳＩのレイアウトを示す構成説明図である。図において、１１はマイクロプロセッサ、１２は論理（ロジック），メモリ、１３はイメージセンサである。すなわち、高集積化にともないイメージセンサ１３の上にも３，４，５層等の配線を設けたいが、従来の受光素子構成では光をシリコン基板に対し多層配線側から入射させるため、イメージセンサ１３の上に多層配線を設けることができない。
【０００６】
また、論理ＬＳＩ、メモリＬＳＩ等の上に積層構成で光センサやイメージセンサが組み込まれたＬＳＩを実装する場合、上部のＬＳＩはフェイスダウンで下部のＬＳＩに接続されるので、光センサ、イメージセンサが従来のように組み込まれたＬＳＩでは、このような積層構成の実装は出来ない。
【０００７】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みてなされたもので、多層配線が設けられている側に対して反対側から受光素子に光、音等を入力することにより、光、音等の入力経路を考慮することなく多層配線を形成し得る半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、第１のシリコン層上に第１の絶縁膜を設け、この第１の絶縁膜の上に第２の単結晶シリコン層を設けて半導体素子を形成し、この半導体素子を多層配線により接続したＳＯＩ基板からなる半導体装置において、前記第１のシリコン層を部分的に除去して１個以上の受光のための穴を設け、前記受光のための穴の中の光を入射させない部分には第１の絶縁膜の下にＰ^＋領域を設けたことを特徴とするものである。
【０００９】
また本発明は上記半導体装置において、第１の絶縁膜の下のＰ^＋領域の表面をシリサイド化したことを特徴とするものである。
【００１０】
また本発明は上記半導体装置において、第１の絶縁膜の下のＰ^＋領域の表面にメタルを形成したことを特徴とするものである。
【００１１】
また本発明は上記半導体装置において、光を入射させない第１の絶縁膜の下のＰ^＋領域に対応した表面と、光を入射させる半導体素子に対応した第１の絶縁膜表面に透明電極を設けたことを特徴とするものである。
【００１２】
また本発明は上記半導体装置において、光が入射する穴の部分を透明な膜で覆ったことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態例を詳細に説明する。
【００１４】
図１は本発明の一実施形態例を示す断面図である。図において、２１はＰ型シリコン層、２２は光の透過を防止するＰ^＋領域、２３は埋込みＳｉＯ_２の絶縁層、２４はＮ^＋型ソース領域、２５はＮ^＋型ドレイン領域、２６はポリシリコンよりなるゲート電極、２７は空乏層領域、２８はチャネル領域、２９はＳｉＯ_２よりなるゲート酸化膜、３０はシリコン層２１を部分的に除去して設けられた穴、３１は穴３０に入射される光である。前記シリコン層２１および絶縁層２３はＳＯＩ基板を構成する。また前記ソース領域２４、ドレイン領域２５、ゲート電極２６、空乏層領域２７、チャネル領域２８、ゲート酸化膜２９は単結晶シリコン層を設けて形成された完全空乏型ＭＯＳトランジスタを構成する。この完全空乏型ＭＯＳトランジスタは多層配線により接続される。すなわち、受光素子として完全空乏型ＭＯＳトランジスタを用いる。光３１は穴３０よりゲート酸化膜２９直下のチャネル領域２８と空乏層領域２７に直接入射させ、これらの領域で電気信号に変換させる。光３１の強度変化にともないドレイン領域２５とソース領域２４間に流れる電流が変化し、光３１の強度の増加とともに電流が増加する。
【００１５】
図３は本発明の一実施形態例に係る完全空乏型ＭＯＳトランジスタの光波長とドレイン電流特性を示す説明図である。すなわち、ゲート長４μｍ、ドレイン−ソース間電圧Ｖ_Ｄが２．０Ｖ、ゲート電圧Ｖ_Ｇが０．２Ｖにおいて、光がない場合はドレイン電流Ｉ_Ｄが６８．２５ｐＡ、光の波長が白色の場合はドレイン電流Ｉ_Ｄが４０８６．０ｐＡ、光の波長が８００ｎｍの場合はドレイン電流Ｉ_Ｄが７７１．５ｐＡ、光の波長が７００ｎｍの場合はドレイン電流Ｉ_Ｄが８３４．０ｐＡ、光の波長が６００ｎｍの場合はドレイン電流Ｉ_Ｄが７５５．５ｐＡ、光の波長が５００ｎｍの場合はドレイン電流Ｉ_Ｄが７３７．０ｐＡである。
【００１６】
図２は本発明の他の実施形態例を示す断面図であり、受光素子がＬＳＩに組み込まれた断面図である。図中、図１と同一部分に対応する部分は同一符号を付してその説明を省略する。図において、３２はＰ^＋型ソース領域、３３はＰ^＋型ドレイン領域、３４はポリシリコンよりなるゲート電極、３５はＳｉＯ_２よりなるゲート酸化膜、３６はＮ領域、３７は絶縁膜、３８は多層配線を形成するメタル配線である。前記Ｐ^＋型ソース領域３２、Ｐ^＋型ドレイン領域３３、ポリシリコンよりなるゲート電極３４、ＳｉＯ_２よりなるゲート酸化膜３５、Ｎ領域３６はｐチャネルＭＯＳトランジスタを構成する。各ＭＯＳトランジスタは絶縁膜３７を介在してメタル配線３８により多層配線で接続される。また各ＭＯＳトランジスタにおいて、受光素子でないＭＯＳトランジスタに対応した絶縁層２３の下にはシリコン層２１のＰ^＋領域２２が設けられ、穴３０より入力される光３１が受光素子でないＭＯＳトランジスタに入射させないように構成される。
【００１７】
以上のように、光は多層配線が設けられている側ではなく、多層配線に対して反対側から受光素子の完全空乏型ＭＯＳトランジスタに入射させるため、多層配線と光の入射経路とは全く独立であり、入射経路を考慮することなく多層配線を形成することができる。
【００１８】
また、完全空乏型ＭＯＳトランジスタを受光素子として使わない場合は、光の入射は回路の正常な動作の障害となることから、受光素子として使用する以外の完全空乏型ＭＯＳトランジスタの埋め込み酸化シリコン膜の下部にはシリコン部を設けて光を反射、吸収して光が回路動作に悪影響を与えないようにしている。
【００１９】
以下、実施例に従い本発明を詳細に説明する。
【００２０】
［実施例１］
図４は本発明の第１の実施例を示す断面図であり、完全空乏型ＭＯＳトランジスタをメッシュ状に平面的に配置し、これを並列接続した構成の受光素子を組み込んだＬＳＩの製造方法において、異方性エッチング前の状態を示す断面図であり、図５〜図８は同じく、異方性エッチングにより穴を開けた後の状態を示す断面図である。図中、図２と同一部分に対応する部分は同一符号を付してその説明を省略する。すなわち、図４に示すように、Ｐ型シリコン層２１及び埋込みＳｉＯ_２の絶縁層２３よりなるＳＩＭＯＸ（ＳＯＩ）基板の埋込みＳｉＯ_２（酸化シリコン）の絶縁層２３上のシリコン単結晶層を酸化しこれをエッチングで除去することにより、このシリコン単結晶層の厚さを３０〜１２０ｎｍ程度にする。ＬＯＣＯＳ技術を用いて素子間分離後、受光素子としての完全空乏型ＭＯＳトランジスタを作り込む部分以外の部分で、後で受光のための穴があけられる領域の中にあるところの埋込みＳｉＯ_２の絶縁層２３直下のＰ型シリコン層２１の領域にイオン注入法を用いてボロンを、例えば、３６０ＫｅＶ，１×１０^１４〜４×１０^１５個／ｃｍ^２でイオン注入し、その後のアニールで活性化し、光の透過を防止するＰ^＋領域２２を形成する。以後、メタル配線３８による多層配線形成までは、従来のＣＭＯＳ／ＳＩＭＯＸＬＳＩ製造工程に従い製造する。前記ＳＩＭＯＸ基板の多層配線がない裏面側のＰ型シリコン層２１を研磨し薄層化し、例えば、１００〜３００μｍ程度にする。
【００２１】
その後、図５に示すように、受光用に使う完全空乏型ＭＯＳトランジスタの直下付近の裏側のＰ型シリコン層２１を異方性エッチング液を用いて除去して穴３０を形成する。エッチング液としては、ジメチルアミン、ＫＯＨ系等である。このとき、埋め込みＳｉＯ_２の絶縁層２３はエッチングされず、また、先に設けたＰ^＋領域２２のエッチング速度は２桁以上遅いので、所望の所にＰ^＋領域２２が残る。
【００２２】
その後、図６に示すように、チャージアップ防止のために導電性の透明電極３９を穴３０の内面部分を覆うように形成する。この場合、使用する光３１の強度にもよるが穴３０のＰ^＋領域２２の光の透過を一段と防ぐ必要がある場合はＰ^＋領域２２の表面にチタンシリサイド等のシリサイド４０を形成する。
【００２３】
また、図７に示すように、穴３０のＰ^＋領域２２の光の透過を一段と防ぐために、Ｐ^＋領域２２の表面にメッキ等を用い銅等のメタル（合金）４１等を形成する。その後、ケース等に実装し出来上がる。必要があればゴミ等から受光部を保護するために穴３０の部分に透明フィルム４２の保護膜等を設ける。
【００２４】
図８は本発明の第１の実施例に係るセル（受光素子＋電子回路）をアレー状に組み込んだＬＳＩを示す断面図である。なお、多層配線は省略してある。すなわち、受光用のメッシュ状に配置された完全空乏型ＭＯＳトランジスタは多層配線で並列接続されており、光ビームの光軸が少しずれても問題なく、実装が容易で経済的である。
【００２５】
なお、受光素子としては、完全空乏型ＭＯＳトランジスタの代りに部分空乏型ＭＯＳトランジスタ、ショットキーダイオード、ＰＮ接合ダイオード、バイポーラトランジスタ、ＰＩＮダイオードでもよい。
【００２６】
［実施例２］
図９（ａ）は本発明の第２の実施例を示す断面図であり、ＭＯＳトランジスタをアレー状に配置し、これを並列接続した構成の音−電気変換素子を組み込んだＬＳＩを示す断面図であり、図９（ｂ）は図９（ａ）の１個のＭＯＳトランジスタに対応した部分の等価回路図である。図中、図２と同一部分に対応する部分は同一符号を付してその説明を省略する。図において、９１はポリシリコン抵抗、９２は導電膜の一例としてのエレクトレットフィルム、９３は音、９４はエレクトレットフィルムの電極、Ｃはコンデンサ、Ｒは抵抗、ＦＥＴは電界効果ＭＯＳトランジスタで、ゲートＧ，ドレインＤ，ソースＳより構成される。すなわち、実施例ｌと同様にＳＩＭＯＸ基板を用いて、ＣＭＯＳ／ＳＩＭＯＸＬＳＩを製造し、裏面側を研磨しウエハの厚さを薄くする。例えば、２００μｍ程度にする。音−電気変換素子として用いるＭＯＳトランジスタの直下付近の裏面側のＰ型シリコン層２１を異方性エッチング液を用いて除去する。エッチング液としてはジメチルアミン、ＫＯＨ系等を用いる。このとき、埋込みＳｉＯ_２の絶縁層２３はエッチングされず、エッチング速度の遅いＰ^＋領域２２が残る。該Ｐ^＋領域２２はＬＳＩの製造の段階で上部ＭＯＳトランジスタのゲート電極２６にメタル配線３８で接続される。このメタル配線３８は例えば、従来の多層配線形成技術を用いる。また、ＬＳＩの製造の段階で基板のＰ型シリコン層２１と該上部ＭＯＳトランジスタのゲート電極２６との間に抵抗９１を形成する。この抵抗９１は、従来の手法でポリシリコンまたは埋込みＳｉＯ_２の絶縁層２３上のシリコン単結晶層等を抵抗として用いる。裏面側の穴３０の開口部にエレクトレットフィルム９２を張りつけ、Ｐ型シリコン層２１とエレクトレットフィルムの電極９４とを電気的に接続する。前記エレクトレットフィルム９２で塞がれた孔３０は内部と外部との間で気体が流通するような孔（図示せず）が設けられる。前記エレクトレットフィルム９２及びＰ^＋領域２２よりコンデンサＣが構成される。以上の手法により、音−電気変換素子がＬＳＩの中に組み込まれる。この構成の電気的等価回路を図９（ｂ）に示す。すなわち、電界効果ＭＯＳトランジスタのゲートＧにはポリシリコン抵抗９１よりなる抵抗Ｒとエレクトレットフィルム９２及びＰ^＋領域２２よりなるコンデンサＣとが並列に接続される。
【００２７】
以上のように、音−電気変換回路用ＭＯＳトランジスタをアレー状に配置し、並列接続されており、音９３は裏面側の穴３０の部分のエレクトレットフィルム９２とＰ^＋領域２２とで構成されているコンデンサで検出するので表側の音−電気変換回路用のＭＯＳトランジスタの上には３、４、５層等の多層配線を設けることが出来る。
【００２８】
尚、前記Ｐ^＋領域２２の表面をシリサイド化あるいはメッキ等によりメタルを形成してもよい。
【００２９】
また、音−電気変換素子をＬＳＩチップ内に本実施例のように一体化し構成することにより、実装面積が１／２以下と大幅に低減化される。ところで、携帯電話はますます小型化、軽量化されてきており、腕時計型のものまで研究がされてきている。このような携帯電話等の小型化、軽量化をさらに進める上で、大いに効果的である。
【００３０】
また、上記各実施例のＮチャネルをＰチャネルと、ＰチャネルをＮチャネルとして構成してもよい。
【００３１】
また、ＳＯＩ基板の第１のシリコン基板はＮ型でもよい。
【００３２】
【発明の効果】
以上述べたように本発明によれば、多層配線が設けられている側に対して反対側から受光素子に光、音等を入力することにより、光、音等の入力経路を考慮することなく多層配線を形成し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態例を示す断面図である。
【図２】本発明の他の実施形態例を示す断面図である。
【図３】本発明の一実施形態例に係る完全空乏型ＭＯＳトランジスタの光波長とドレイン電流特性を示す説明図である。
【図４】本発明の第１の実施例の異方性エッチング前の状態を示す断面図である。
【図５】本発明の第１の実施例の異方性エッチング後の状態を示す断面図である。
【図６】本発明の第１の実施例の異方性エッチング後でシリサイド及び透明電極を設けた状態を示す断面図である。
【図７】本発明の第１の実施例の異方性エッチング後でメタル、透明電極及び透明フィルムを設けた状態を示す断面図である。
【図８】本発明の第１の実施例に係るセル（受光素子＋電子回路）をアレー状に組み込んだＬＳＩを示す断面図である。
【図９】（ａ）は本発明の第２の実施例を示す断面図であり、ＭＯＳトランジスタをアレー状に配置し、これを並列接続した構成の音−電気変換素子を組み込んだＬＳＩを示す断面図であり、（ｂ）は（ａ）の１個のＭＯＳトランジスタに対応した部分の等価回路図である。
【図１０】従来のＭＯＳ構造の受光素子を示す断面図である。
【図１１】従来のＬＳＩのレイアウトを示す構成説明図である。
【符号の説明】
２１Ｐ型シリコン層
２２光の透過を防止するＰ^＋領域
２３埋込みＳｉＯ_２の絶縁層
２４Ｎ^＋型ソース領域
２５Ｎ^＋型ドレイン領域
２６ポリシリコンよりなるゲート電極
２７空乏層領域
２８チャネル領域
２９ＳｉＯ_２よりなるゲート酸化膜
３０シリコン層２１を部分的に除去して設けられた穴
３１穴３０に入射される光
３２Ｐ^＋型ソース領域
３３Ｐ^＋型ドレイン領域
３４ポリシリコンよりなるゲート電極
３５ＳｉＯ_２よりなるゲート酸化膜
３６Ｎ領域
３７絶縁膜
３８多層配線を形成するメタル配線

Claims

第１のシリコン層上に第１の絶縁膜を設け、この第１の絶縁膜の上に第２の単結晶シリコン層を設けて半導体素子を形成し、この半導体素子を多層配線により接続したＳＯＩ基板からなる半導体装置において、前記第１のシリコン層を部分的に除去して１個以上の受光のための穴を設け、前記受光のための穴の中の光を入射させない部分には第１の絶縁膜の下にＰ^＋領域を設けたことを特徴とする半導体装置。
第１の絶縁膜の下のＰ^＋領域の表面をシリサイド化したことを特徴とする請求項１記載の半導体装置。
第１の絶縁膜の下のＰ^＋領域の表面にメタルを形成したことを特徴とする請求項１記載の半導体装置。
光を入射させない第１の絶縁膜の下のＰ^＋領域に対応した表面と、光を入射させる半導体素子に対応した第１の絶縁膜表面に透明電極を設けたことを特徴とする請求項１、２または３記載の半導体装置。
光が入射する穴の部分を透明な膜で覆ったことを特徴とする請求項１、２、３または４記載の半導体装置。