JPH10289994A - 光センサ集積回路装置 - Google Patents
光センサ集積回路装置Info
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- JPH10289994A JPH10289994A JP9096050A JP9605097A JPH10289994A JP H10289994 A JPH10289994 A JP H10289994A JP 9096050 A JP9096050 A JP 9096050A JP 9605097 A JP9605097 A JP 9605097A JP H10289994 A JPH10289994 A JP H10289994A
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- optical sensor
- film
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Abstract
(57)【要約】
【課題】 集積化する際にチップサイズを極力小さくし
て、かつ、信号処理回路素子が光を受けることによる誤
動作を極力防止する。 【解決手段】 面方位（１００）のｐ形シリコン基板１
に、エピタキシャル層２を形成し、これを分離拡散領域
３により分離し、各部分にフォトダイオード（ＰＤ）
４，ＩＩＬ５，バイポーラトランジスタ６，薄膜抵抗素
子７および電極パッド８を形成し、アルミニウム配線の
後に平坦化処理用のＴＥＯＳ膜３１，３３，ＳＯＧ３２
などを成膜し、この上に遮光膜３４をＡｌ−Ｓｉにより
成膜する。遮光膜３４は、ＰＤ４の受光面を残して他の
信号処理用の回路素子を覆うように形成され、一部で基
板１と電気的に接続される。チップ形成後に薄膜抵抗素
子７をトリミング処理することにより特性調整が行なわ
れる。
て、かつ、信号処理回路素子が光を受けることによる誤
動作を極力防止する。 【解決手段】 面方位（１００）のｐ形シリコン基板１
に、エピタキシャル層２を形成し、これを分離拡散領域
３により分離し、各部分にフォトダイオード（ＰＤ）
４，ＩＩＬ５，バイポーラトランジスタ６，薄膜抵抗素
子７および電極パッド８を形成し、アルミニウム配線の
後に平坦化処理用のＴＥＯＳ膜３１，３３，ＳＯＧ３２
などを成膜し、この上に遮光膜３４をＡｌ−Ｓｉにより
成膜する。遮光膜３４は、ＰＤ４の受光面を残して他の
信号処理用の回路素子を覆うように形成され、一部で基
板１と電気的に接続される。チップ形成後に薄膜抵抗素
子７をトリミング処理することにより特性調整が行なわ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に受
光素子、信号処理回路用素子を集積形成してなる光セン
サ集積回路装置に関する。
光素子、信号処理回路用素子を集積形成してなる光セン
サ集積回路装置に関する。
【０００２】
【発明が解決しようとする課題】フォトダイオードなど
の受光素子の検出信号は微弱であるため、一般に増幅し
たりデジタル変換したりするなどの信号処理を行なう必
要がある。ところが、増幅回路や信号変換回路などを別
途に設ける構成では、外来ノイズなどの影響を受けて誤
検出しやすくなる場合がある。
の受光素子の検出信号は微弱であるため、一般に増幅し
たりデジタル変換したりするなどの信号処理を行なう必
要がある。ところが、増幅回路や信号変換回路などを別
途に設ける構成では、外来ノイズなどの影響を受けて誤
検出しやすくなる場合がある。
【０００３】そこで、受光素子を信号処理回路と共に一
体に形成することが考えられているが、これらを一体に
集積化する際には受光素子のみに光が入射させるように
する必要がある。つまり、信号処理回路に用いる素子に
光が入射すると、不必要に光電流が発生することにより
誤検出することになるからである。そこで、これらの信
号処理回路用の素子には光が照射されないようにするた
めに、遮光膜を設ける必要がある。
体に形成することが考えられているが、これらを一体に
集積化する際には受光素子のみに光が入射させるように
する必要がある。つまり、信号処理回路に用いる素子に
光が入射すると、不必要に光電流が発生することにより
誤検出することになるからである。そこで、これらの信
号処理回路用の素子には光が照射されないようにするた
めに、遮光膜を設ける必要がある。
【０００４】しかし、集積化した回路装置の表面から離
れた位置に遮光膜を別途に設ける構成では、両者の離間
する距離に応じて、光を受光させないようにする必要の
ある他の素子を受光素子から離れた位置に設ける必要が
あり、結果として集積化した回路装置自体が大形化して
しまう不具合がある。
れた位置に遮光膜を別途に設ける構成では、両者の離間
する距離に応じて、光を受光させないようにする必要の
ある他の素子を受光素子から離れた位置に設ける必要が
あり、結果として集積化した回路装置自体が大形化して
しまう不具合がある。
【０００５】本発明は、上記事情に鑑みてなされたもの
で、その目的は、集積化する際にチップサイズを極力小
さくすることができ、しかも光を受けることによる誤動
作をなくすことができる光センサ集積回路装置を提供す
ることにある。
で、その目的は、集積化する際にチップサイズを極力小
さくすることができ、しかも光を受けることによる誤動
作をなくすことができる光センサ集積回路装置を提供す
ることにある。
【０００６】
【課題を解決するための手段】請求項１の発明によれ
ば、１つのチップ上に受光素子，デジタル回路用素子，
アナログ回路用素子および調整用回路素子を一体に形成
し、チップ表面を選択的に受光領域を設定するための遮
光膜を配設して構成しているので、受光素子により得ら
れる検出信号を外来ノイズなどの悪影響を極力防止しな
がら信号処理を行なって出力することができ、全体の小
形化を図ることができるようになる。また、デジタル回
路用素子を一体に設けているので、出力信号が外来ノイ
ズに対して強い構成とすることができるようになる。
ば、１つのチップ上に受光素子，デジタル回路用素子，
アナログ回路用素子および調整用回路素子を一体に形成
し、チップ表面を選択的に受光領域を設定するための遮
光膜を配設して構成しているので、受光素子により得ら
れる検出信号を外来ノイズなどの悪影響を極力防止しな
がら信号処理を行なって出力することができ、全体の小
形化を図ることができるようになる。また、デジタル回
路用素子を一体に設けているので、出力信号が外来ノイ
ズに対して強い構成とすることができるようになる。
【０００７】請求項２の発明によれば、デジタル回路用
素子として、ＩＩＬを設ける構成としているので、例え
ば、受光素子としてのフォトダイオードを形成する際
に、ＩＩＬの製造工程と共通する工程があるので、これ
によって製造工程を過剰に増大させることなくデジタル
回路用素子を集積化して形成することができるようにな
る。
素子として、ＩＩＬを設ける構成としているので、例え
ば、受光素子としてのフォトダイオードを形成する際
に、ＩＩＬの製造工程と共通する工程があるので、これ
によって製造工程を過剰に増大させることなくデジタル
回路用素子を集積化して形成することができるようにな
る。
【０００８】請求項３の発明によれば、アナログ回路用
素子として、バイポーラトランジスタを設ける構成とし
ているので、例えば、受光素子としてのフォトダイオー
ドを形成する際に、バイポーラトランジスタの製造工程
と共通する工程があるので、これによって製造工程が過
剰に増大することなくアナログ回路用素子を集積化して
形成することができるようになる。
素子として、バイポーラトランジスタを設ける構成とし
ているので、例えば、受光素子としてのフォトダイオー
ドを形成する際に、バイポーラトランジスタの製造工程
と共通する工程があるので、これによって製造工程が過
剰に増大することなくアナログ回路用素子を集積化して
形成することができるようになる。
【０００９】請求項４の発明によれば、受光素子に加え
てアナログ回路用素子およびデジタル回路用素子を混在
する状態で一体に形成する際に、個々の素子の電気的特
性にばらつきが発生することにより、信号処理回路とし
ての特性が変動する場合でも、調整用回路素子を設ける
構成としているので、これによって素子形成後に電気的
特性の調整作業を行なえるようになる。
てアナログ回路用素子およびデジタル回路用素子を混在
する状態で一体に形成する際に、個々の素子の電気的特
性にばらつきが発生することにより、信号処理回路とし
ての特性が変動する場合でも、調整用回路素子を設ける
構成としているので、これによって素子形成後に電気的
特性の調整作業を行なえるようになる。
【００１０】請求項５の発明によれば、チップ表面に密
着するように形成する遮光膜を、アルミニウム系の金属
膜で形成しているので、遮光性に優れると共に、その製
造工程として特殊な材料を用いることなく配線材料の製
造工程を利用して成膜することができる。
着するように形成する遮光膜を、アルミニウム系の金属
膜で形成しているので、遮光性に優れると共に、その製
造工程として特殊な材料を用いることなく配線材料の製
造工程を利用して成膜することができる。
【００１１】請求項６の発明によれば、遮光膜を形成す
る際に、下地に平坦化処理用の絶縁膜を設けているの
で、絶縁膜下部に設けられた回路素子部による段差が生
じている場合でも、遮光膜を段切れなどの発生を極力抑
制して形成することができるので、段切れなどによる遮
光膜の切れ目の発生をなくして遮光性の高い遮光膜を形
成することができるようになる。
る際に、下地に平坦化処理用の絶縁膜を設けているの
で、絶縁膜下部に設けられた回路素子部による段差が生
じている場合でも、遮光膜を段切れなどの発生を極力抑
制して形成することができるので、段切れなどによる遮
光膜の切れ目の発生をなくして遮光性の高い遮光膜を形
成することができるようになる。
【００１２】請求項７の発明によれば、平坦化処理用の
絶縁膜として、第１のＴＥＯＳ膜，ＳＯＧ，第２のＴＥ
ＯＳ膜を順次積層した構成としているので、集積回路の
多層配線のための製造工程を利用することができ、特殊
な製造工程を用いることなく遮光性に優れた遮光膜を形
成するための下地を形成することができる。
絶縁膜として、第１のＴＥＯＳ膜，ＳＯＧ，第２のＴＥ
ＯＳ膜を順次積層した構成としているので、集積回路の
多層配線のための製造工程を利用することができ、特殊
な製造工程を用いることなく遮光性に優れた遮光膜を形
成するための下地を形成することができる。
【００１３】請求項８の発明によれば、遮光膜をアルミ
ニウム系の金属膜により形成しているので、その遮光膜
を所定電位と等しくなるように電気的に接続した構成と
することにより、遮光膜の下部に設けられた回路用素子
の電極間で形成される寄生コンデンサ効果による電荷の
蓄積効果を減じて動作に支障を与えないようにすること
ができる。
ニウム系の金属膜により形成しているので、その遮光膜
を所定電位と等しくなるように電気的に接続した構成と
することにより、遮光膜の下部に設けられた回路用素子
の電極間で形成される寄生コンデンサ効果による電荷の
蓄積効果を減じて動作に支障を与えないようにすること
ができる。
【００１４】請求項９の発明によれば、遮光膜の電位を
チップの基板電位と等しくなるように電気的に接続して
いるので、基板内に形成されている各種回路用素子のう
ち、特に遮光膜の下部に配置されているものについて
は、上述した寄生コンデンサ効果による電荷の蓄積効果
を極力低減して安定した動作を行なわせることができる
ようになる。
チップの基板電位と等しくなるように電気的に接続して
いるので、基板内に形成されている各種回路用素子のう
ち、特に遮光膜の下部に配置されているものについて
は、上述した寄生コンデンサ効果による電荷の蓄積効果
を極力低減して安定した動作を行なわせることができる
ようになる。
【００１５】請求項１０の発明によれば、チップを形成
する基板の面方位を（１００）としているので、これに
よって受光素子の電気的特性として、他の面方位例えば
（１１１）などの基板を用いる場合に比べて、全体とし
て暗電流を低減することができるので、使用環境の温度
が高い場合でも暗電流を低く抑えて使用することができ
るようになる。
する基板の面方位を（１００）としているので、これに
よって受光素子の電気的特性として、他の面方位例えば
（１１１）などの基板を用いる場合に比べて、全体とし
て暗電流を低減することができるので、使用環境の温度
が高い場合でも暗電流を低く抑えて使用することができ
るようになる。
【００１６】請求項１１の発明によれば、遮光膜の下部
にデジタル回路用素子およびアナログ回路用素子のうち
の光照射により電気的特性が変化する素子を配置すると
共に、その外側に受光素子および調整用回路素子を配置
するように選択的に遮光膜の配置領域を設定するので、
光センサ集積回路装置としての機能を達成しながら、配
線パターンの設計や素子の配置設計などに関する設計上
の制約を少なくしてパターン設計性の向上を図ることが
できる。
にデジタル回路用素子およびアナログ回路用素子のうち
の光照射により電気的特性が変化する素子を配置すると
共に、その外側に受光素子および調整用回路素子を配置
するように選択的に遮光膜の配置領域を設定するので、
光センサ集積回路装置としての機能を達成しながら、配
線パターンの設計や素子の配置設計などに関する設計上
の制約を少なくしてパターン設計性の向上を図ることが
できる。
【００１７】請求項１２の発明によれば、上述の場合
に、遮光膜の下に、ＩＩＬ，バイポーラトランジスタ，
拡散抵抗，ダイオード，ｐｎ接合の空乏層容量を利用し
たコンデンサなどを配置するので、光の悪影響を受けや
すいものの動作特性を安定したものとして確実な検出動
作を行なわせることができるようになる。
に、遮光膜の下に、ＩＩＬ，バイポーラトランジスタ，
拡散抵抗，ダイオード，ｐｎ接合の空乏層容量を利用し
たコンデンサなどを配置するので、光の悪影響を受けや
すいものの動作特性を安定したものとして確実な検出動
作を行なわせることができるようになる。
【００１８】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら説明する。図１は要部の縦断面構
成を必要な素子形成領域を選択的に模式的に示すもの
で、半導体基板としての高濃度ｐ形（図中、高濃度領域
はｐ＋，ｎ＋で示す）シリコン基板１は、面方位が（１
００）のものを用いており、低濃度のｎ形（図中、低濃
度領域はｐ−，ｎ−で示す）エピタキシャル層２が積層
されている（図中、シリコン基板１の上側の破線で示す
領域に相当する）。このエピタキシャル層２には素子形
成領域単位で分離されるように、周囲を高濃度ｐ形分離
拡散領域３を形成している。
て図面を参照しながら説明する。図１は要部の縦断面構
成を必要な素子形成領域を選択的に模式的に示すもの
で、半導体基板としての高濃度ｐ形（図中、高濃度領域
はｐ＋，ｎ＋で示す）シリコン基板１は、面方位が（１
００）のものを用いており、低濃度のｎ形（図中、低濃
度領域はｐ−，ｎ−で示す）エピタキシャル層２が積層
されている（図中、シリコン基板１の上側の破線で示す
領域に相当する）。このエピタキシャル層２には素子形
成領域単位で分離されるように、周囲を高濃度ｐ形分離
拡散領域３を形成している。
【００１９】この場合、分離拡散領域３は、あらかじめ
エピタキシャル層２を形成する前に埋込形成している不
純物層を熱拡散することにより上方に向けてｐ形領域３
ａを形成すると共に、エピタキシャル層２を形成した状
態で、上方から不純物を熱拡散することにより下方に向
けてｐ形領域３ｂを形成することにより、両ｐ形領域３
ａ，３ｂが連結するように形成したものである。
エピタキシャル層２を形成する前に埋込形成している不
純物層を熱拡散することにより上方に向けてｐ形領域３
ａを形成すると共に、エピタキシャル層２を形成した状
態で、上方から不純物を熱拡散することにより下方に向
けてｐ形領域３ｂを形成することにより、両ｐ形領域３
ａ，３ｂが連結するように形成したものである。
【００２０】また、エピタキシャル層２を形成する際に
は、素子形成領域のうちで必要に応じて高濃度ｎ形不純
物領域を埋込形成しており、素子形成後に横方向に対す
る電流が流れやすくなるように低抵抗領域として形成さ
れている。そして、素子形成領域には、後述するよう
に、受光素子としてのフォトダイオード４、デジタル回
路用素子としてのＩＩＬ素子５、アナログ回路用素子と
してのバイポーラトランジスタ６、調整用回路素子とし
ての薄膜抵抗素子７が形成される他に、拡散抵抗，キャ
パシタあるいはダイオードなどの各種回路用素子が形成
されると共に、電極パッド８が形成されている。
は、素子形成領域のうちで必要に応じて高濃度ｎ形不純
物領域を埋込形成しており、素子形成後に横方向に対す
る電流が流れやすくなるように低抵抗領域として形成さ
れている。そして、素子形成領域には、後述するよう
に、受光素子としてのフォトダイオード４、デジタル回
路用素子としてのＩＩＬ素子５、アナログ回路用素子と
してのバイポーラトランジスタ６、調整用回路素子とし
ての薄膜抵抗素子７が形成される他に、拡散抵抗，キャ
パシタあるいはダイオードなどの各種回路用素子が形成
されると共に、電極パッド８が形成されている。
【００２１】フォトダイオード４は、エピタキシャル層
２を分離形成された素子形成領域４ａに設けられてい
る。素子形成領域４ａには、基板１との界面部にあらか
じめ高濃度ｎ形埋込拡散領域９が形成されており、その
周辺部位に表面までつながった状態で形成された高濃度
ｎ形領域１０が設けられると共に、表層部分にはコンタ
クト用の高濃度ｎ形領域１１が形成されている。また、
素子形成領域４ａの内側には受光部となるｐｎ接合を構
成する高濃度ｐ形拡散領域１２が形成されていると共
に、コンタクトをとるための高濃度ｐ形拡散領域１３が
その一端側に形成されている。
２を分離形成された素子形成領域４ａに設けられてい
る。素子形成領域４ａには、基板１との界面部にあらか
じめ高濃度ｎ形埋込拡散領域９が形成されており、その
周辺部位に表面までつながった状態で形成された高濃度
ｎ形領域１０が設けられると共に、表層部分にはコンタ
クト用の高濃度ｎ形領域１１が形成されている。また、
素子形成領域４ａの内側には受光部となるｐｎ接合を構
成する高濃度ｐ形拡散領域１２が形成されていると共
に、コンタクトをとるための高濃度ｐ形拡散領域１３が
その一端側に形成されている。
【００２２】ＩＩＬ素子５は、エピタキシャル層２を分
離形成された素子形成領域５ａに設けられている。素子
形成領域５ａには、基板１との界面部にあらかじめ高濃
度ｎ形埋込拡散領域１４が形成されており、また、その
周辺部位に表面までつながった状態で形成された高濃度
ｎ形領域１５が設けられると共に、表層部分にはコンタ
クト用の高濃度ｎ形領域１６が形成されている。また、
素子形成領域５ａの内側には低濃度ｐ形ベース層１７お
よびこのベース層１７へのコンタクト用の高濃度ｐ形領
域１８を形成すると共に、高濃度ｐ形インジェクタ層１
９を形成している。また、ベース層１７内には、３つの
高濃度ｎ形エミッタ層２０が形成されている。
離形成された素子形成領域５ａに設けられている。素子
形成領域５ａには、基板１との界面部にあらかじめ高濃
度ｎ形埋込拡散領域１４が形成されており、また、その
周辺部位に表面までつながった状態で形成された高濃度
ｎ形領域１５が設けられると共に、表層部分にはコンタ
クト用の高濃度ｎ形領域１６が形成されている。また、
素子形成領域５ａの内側には低濃度ｐ形ベース層１７お
よびこのベース層１７へのコンタクト用の高濃度ｐ形領
域１８を形成すると共に、高濃度ｐ形インジェクタ層１
９を形成している。また、ベース層１７内には、３つの
高濃度ｎ形エミッタ層２０が形成されている。
【００２３】バイポーラトランジスタ６は、エピタキシ
ャル層２を分離形成された素子形成領域６ａに設けられ
ており、その素子形成領域６ａには、基板１との界面部
にあらかじめ高濃度ｎ形埋込拡散領域２１が形成されて
いる。そして、素子形成領域６ａには、高濃度ｐ形ベー
ス領域２２が形成されると共に、高濃度ｎ形コレクタ領
域２３およびベース領域２１内に高濃度ｎ形エミッタ領
域２４が形成されている。
ャル層２を分離形成された素子形成領域６ａに設けられ
ており、その素子形成領域６ａには、基板１との界面部
にあらかじめ高濃度ｎ形埋込拡散領域２１が形成されて
いる。そして、素子形成領域６ａには、高濃度ｐ形ベー
ス領域２２が形成されると共に、高濃度ｎ形コレクタ領
域２３およびベース領域２１内に高濃度ｎ形エミッタ領
域２４が形成されている。
【００２４】薄膜抵抗素子７は、エピタキシャル層２を
分離形成した素子形成領域７ａに設けられており、その
素子形成領域７ａの表面部には高濃度ｎ形領域２５が形
成されている。また、この素子形成領域７ａの上部に
は、所定膜厚の酸化膜２６を介した状態でＣｒＳｉ（ク
ロムシリコン）製の薄膜抵抗体２７が所定形状に積層形
成されている。
分離形成した素子形成領域７ａに設けられており、その
素子形成領域７ａの表面部には高濃度ｎ形領域２５が形
成されている。また、この素子形成領域７ａの上部に
は、所定膜厚の酸化膜２６を介した状態でＣｒＳｉ（ク
ロムシリコン）製の薄膜抵抗体２７が所定形状に積層形
成されている。
【００２５】電極パッド８は、エピタキシャル層２を分
離形成した素子形成領域８ａの上の基板表面に形成され
た酸化膜２６上に、配線用材料のアルミニウムなどによ
りパターニングされた電極パターン２８および電極パタ
ーン２９を積層してなるもので、この部分はボンディン
グ工程にて外部と電気的に接続されるようになってい
る。
離形成した素子形成領域８ａの上の基板表面に形成され
た酸化膜２６上に、配線用材料のアルミニウムなどによ
りパターニングされた電極パターン２８および電極パタ
ーン２９を積層してなるもので、この部分はボンディン
グ工程にて外部と電気的に接続されるようになってい
る。
【００２６】上述のようにして基板１内部に形成された
各種回路用素子４〜８に対して、表面部には酸化膜２６
が形成されると共に、端子に対応する部分に所定の電極
パターン２８（膜厚は例えば１．１μｍ程度）が上述の
アルミニウム配線処理工程を経て形成されている。な
お、フォトダイオード４の高濃度ｐ形拡散領域１２の表
面には他の部分の酸化膜２６とは異なり、入射する光を
できるだけ反射しないようにして内部に取り込むため
に、光学的な反射防止膜として機能する酸化膜３０を所
定膜厚（例えば３００ｎｍ程度）に調整して形成されて
いる。
各種回路用素子４〜８に対して、表面部には酸化膜２６
が形成されると共に、端子に対応する部分に所定の電極
パターン２８（膜厚は例えば１．１μｍ程度）が上述の
アルミニウム配線処理工程を経て形成されている。な
お、フォトダイオード４の高濃度ｐ形拡散領域１２の表
面には他の部分の酸化膜２６とは異なり、入射する光を
できるだけ反射しないようにして内部に取り込むため
に、光学的な反射防止膜として機能する酸化膜３０を所
定膜厚（例えば３００ｎｍ程度）に調整して形成されて
いる。
【００２７】そして、このようにして形成された基板１
の表面には、平坦化処理用の絶縁膜としての第１のＴＥ
ＯＳ（テトラエトキシシリコン）膜３１（膜厚は例えば
２００ｎｍ程度），ＳＯＧ（スピンオンガラス）３２お
よび第２のＴＥＯＳ膜３３（膜厚は例えば７００ｎｍ程
度）が順次積層形成されている。これによって、アルミ
ニウム配線用のパターニングによる段差部分がＳＯＧ３
２により埋められ、第２のＴＥＯＳ膜３３を積層するこ
とにより急峻な段差部のない平坦化された表面が得られ
る。
の表面には、平坦化処理用の絶縁膜としての第１のＴＥ
ＯＳ（テトラエトキシシリコン）膜３１（膜厚は例えば
２００ｎｍ程度），ＳＯＧ（スピンオンガラス）３２お
よび第２のＴＥＯＳ膜３３（膜厚は例えば７００ｎｍ程
度）が順次積層形成されている。これによって、アルミ
ニウム配線用のパターニングによる段差部分がＳＯＧ３
２により埋められ、第２のＴＥＯＳ膜３３を積層するこ
とにより急峻な段差部のない平坦化された表面が得られ
る。
【００２８】この平坦化された第２ＴＥＯＳ膜３３の上
には所定の遮光領域にアルミニウム系の金属膜であるＡ
ｌ−Ｓｉによる遮光膜３４（膜厚は例えば１．３μｍ）
が積層形成されている。この場合、遮光膜３４は、ＩＩ
Ｌ５，バイポーラトランジスタ６などの信号処理を行な
う回路用素子の表面を覆うように配置形成されている。
また、遮光膜３４の形成と共に同時にそのＡｌ−Ｓｉに
より電極パッド８の電極パターン２９も形成してパター
ニングしている。また、この遮光膜３４は、所定部位３
４ａで下層のアルミニウム電極２８ａを介して基板１の
ｐ形分離拡散領域３と電気的に接続された状態とされ、
その電位が基板１の電位と同じになるように設定されて
いる。
には所定の遮光領域にアルミニウム系の金属膜であるＡ
ｌ−Ｓｉによる遮光膜３４（膜厚は例えば１．３μｍ）
が積層形成されている。この場合、遮光膜３４は、ＩＩ
Ｌ５，バイポーラトランジスタ６などの信号処理を行な
う回路用素子の表面を覆うように配置形成されている。
また、遮光膜３４の形成と共に同時にそのＡｌ−Ｓｉに
より電極パッド８の電極パターン２９も形成してパター
ニングしている。また、この遮光膜３４は、所定部位３
４ａで下層のアルミニウム電極２８ａを介して基板１の
ｐ形分離拡散領域３と電気的に接続された状態とされ、
その電位が基板１の電位と同じになるように設定されて
いる。
【００２９】さらに、この遮光膜３４の上部に保護用の
ＳｉＮ膜３５（膜厚は例えば１．６μｍ程度）が積層形
成されている。なお、上述した電極パターン２９の面に
はＳｉＮ膜３５は配置形成されないで、電極パターン２
９面が露出される状態に形成される。また、フォトダイ
オード４の受光面部分には、遮光膜３４およびＳｉＮ膜
３５のいずれも配置されず、前述した反射防止膜３０の
面が直接露出するように形成されている。
ＳｉＮ膜３５（膜厚は例えば１．６μｍ程度）が積層形
成されている。なお、上述した電極パターン２９の面に
はＳｉＮ膜３５は配置形成されないで、電極パターン２
９面が露出される状態に形成される。また、フォトダイ
オード４の受光面部分には、遮光膜３４およびＳｉＮ膜
３５のいずれも配置されず、前述した反射防止膜３０の
面が直接露出するように形成されている。
【００３０】図２は全体構成を上面から見たときの概念
的な配置状態を示すもので、基板１上の中央部にフォト
ダイオード４が配置形成されていると共に、その周囲に
処理回路用の素子配置領域３６が設けられ、この内部に
回路用素子として多数のＩＩＬ５あるいはバイポーラト
ランジスタ６などが配置形成されている。この処理回路
用の素子配置領域３６は前述の遮光膜３４で上面が覆わ
れるようになっており、より詳細には、遮光膜３４は、
素子配置領域３６の縁部から所定距離だけ張り出した位
置まで覆うようにして配置形成されている。また、遮光
膜３４は、フォトダイオード４の受光部を露出するよう
に開口部３４ａが形成されている。
的な配置状態を示すもので、基板１上の中央部にフォト
ダイオード４が配置形成されていると共に、その周囲に
処理回路用の素子配置領域３６が設けられ、この内部に
回路用素子として多数のＩＩＬ５あるいはバイポーラト
ランジスタ６などが配置形成されている。この処理回路
用の素子配置領域３６は前述の遮光膜３４で上面が覆わ
れるようになっており、より詳細には、遮光膜３４は、
素子配置領域３６の縁部から所定距離だけ張り出した位
置まで覆うようにして配置形成されている。また、遮光
膜３４は、フォトダイオード４の受光部を露出するよう
に開口部３４ａが形成されている。
【００３１】素子配置領域３６内に配置形成された各種
の回路用素子に対して電気的に接続をとるための電極パ
ッド８は遮光膜３４から外に出るようにして基板１の表
面の外周部に位置して設けられている。また、同様に、
薄膜抵抗体２７およびこれに電気的に接続されるアルミ
ニウム電極パターン３７ａ，３７ｂが遮光膜３４から外
に出るようにして配置形成されている。
の回路用素子に対して電気的に接続をとるための電極パ
ッド８は遮光膜３４から外に出るようにして基板１の表
面の外周部に位置して設けられている。また、同様に、
薄膜抵抗体２７およびこれに電気的に接続されるアルミ
ニウム電極パターン３７ａ，３７ｂが遮光膜３４から外
に出るようにして配置形成されている。
【００３２】次に、上記構成の光センサ集積回路装置の
製造工程について簡単に説明する。すなわち、まず、面
方位が（１００）のｐ形のシリコン基板１にｎ形埋込層
９，１４，２１などをあらかじめ形成しておくと共に、
ｐ形分離拡散領域３の形成用の埋込拡散を行ない、この
後、低濃度ｎ形のエピタキシャル層２を積層形成する。
この後、素子形成領域４ａ，５ａ，６ａ，７ａ，８ａな
どを形成するために、分離拡散を行なって分離拡散領域
３を形成し、各素子形成領域に対応して選択的に拡散を
行なって不純物の導入を行なう。
製造工程について簡単に説明する。すなわち、まず、面
方位が（１００）のｐ形のシリコン基板１にｎ形埋込層
９，１４，２１などをあらかじめ形成しておくと共に、
ｐ形分離拡散領域３の形成用の埋込拡散を行ない、この
後、低濃度ｎ形のエピタキシャル層２を積層形成する。
この後、素子形成領域４ａ，５ａ，６ａ，７ａ，８ａな
どを形成するために、分離拡散を行なって分離拡散領域
３を形成し、各素子形成領域に対応して選択的に拡散を
行なって不純物の導入を行なう。
【００３３】この場合、フォトダイオード４とＩＩＬ５
とは、その製造工程において共用可能な過程があり、例
えば、フォトダイオード４の高濃度ｎ形拡散領域１０お
よび１１は、ＩＩＬ５の高濃度ｎ形拡散領域１５および
１６と同じ工程で同時に形成することができる。また、
他の拡散領域については、通常のＩＣの製造工程を使用
することにより不純物を導入して拡散することができ
る。なお、フォトダイオード４の高濃度ｐ形拡散領域１
２は、上述の素子の拡散領域を形成した後に、イオン注
入法により所定濃度のｐ形不純物を所定深さまで導入し
てｐｎ接合を形成するようにしている。
とは、その製造工程において共用可能な過程があり、例
えば、フォトダイオード４の高濃度ｎ形拡散領域１０お
よび１１は、ＩＩＬ５の高濃度ｎ形拡散領域１５および
１６と同じ工程で同時に形成することができる。また、
他の拡散領域については、通常のＩＣの製造工程を使用
することにより不純物を導入して拡散することができ
る。なお、フォトダイオード４の高濃度ｐ形拡散領域１
２は、上述の素子の拡散領域を形成した後に、イオン注
入法により所定濃度のｐ形不純物を所定深さまで導入し
てｐｎ接合を形成するようにしている。
【００３４】次に、基板１の表面に形成されている酸化
膜２６上に、薄膜抵抗体２７を形成するために、スパッ
タリングなどの方法によりＣｒＳｉを被膜し、所定の形
状となるようにフォトリソグラフィ処理を経てパターニ
ングする。この後、酸化膜２６の必要な部分に開口部を
フォトリソグラフィ処理により形成し、アルミニウム
（Ａｌ−Ｓｉを用いても良い）をスパッタリング法など
により被着し（膜厚は、例えば１．１μｍ程度）、これ
をフォトリソグラフィ処理によってパターニングして所
定の電極パターン２８を形成する。
膜２６上に、薄膜抵抗体２７を形成するために、スパッ
タリングなどの方法によりＣｒＳｉを被膜し、所定の形
状となるようにフォトリソグラフィ処理を経てパターニ
ングする。この後、酸化膜２６の必要な部分に開口部を
フォトリソグラフィ処理により形成し、アルミニウム
（Ａｌ−Ｓｉを用いても良い）をスパッタリング法など
により被着し（膜厚は、例えば１．１μｍ程度）、これ
をフォトリソグラフィ処理によってパターニングして所
定の電極パターン２８を形成する。
【００３５】このとき、フォトダイオード４の受光面部
分にはアルミニウムをエッチングにより除去せずに残し
た状態とする。これは、反射防止膜３０を最後の工程ま
でダメージを与えないようにして保護するためで、最終
工程でそのアルミニウムをエッチング除去するようにな
っている。
分にはアルミニウムをエッチングにより除去せずに残し
た状態とする。これは、反射防止膜３０を最後の工程ま
でダメージを与えないようにして保護するためで、最終
工程でそのアルミニウムをエッチング除去するようにな
っている。
【００３６】次に、平坦化処理用の絶縁膜として、第１
のＴＥＯＳ膜３１をＣＶＤ法などにより形成し（膜厚
は、例えば２００ｎｍ程度）、ＳＯＧにより例えばＢＰ
ＳＧ（Boron-Phospho-Silicated Glass ）３２を塗布し
て段差部を緩和するように埋めて、この後、第２のＴＥ
ＯＳ膜３３をＣＶＤ法などにより形成する（膜厚は、例
えば７００ｎｍ程度）。これにより、アルミニウム配線
パターンなどによる段差が緩和されて表面が平坦化処理
されたことになる。
のＴＥＯＳ膜３１をＣＶＤ法などにより形成し（膜厚
は、例えば２００ｎｍ程度）、ＳＯＧにより例えばＢＰ
ＳＧ（Boron-Phospho-Silicated Glass ）３２を塗布し
て段差部を緩和するように埋めて、この後、第２のＴＥ
ＯＳ膜３３をＣＶＤ法などにより形成する（膜厚は、例
えば７００ｎｍ程度）。これにより、アルミニウム配線
パターンなどによる段差が緩和されて表面が平坦化処理
されたことになる。
【００３７】この後、フォトダイオード４の受光面に対
応する部分のＴＥＯＳ膜３１，３３を開口させてアルミ
ニウム被膜面を露出させた状態で遮光膜３４用のＡｌ−
Ｓｉをスパッタリング法などにより被着する（膜厚は、
例えば１．３μｍ）。この後、フォトリソグラフィ処理
により、フォトダイオード４の受光面部分を開口部３４
ａを形成すると共に電極パッド８や薄膜抵抗体２７部分
を露出させるように遮光膜３４のパターニングを行なう
（図２参照）。これにより、遮光膜３４は、素子配置領
域３６を覆うように形成されたことになる。
応する部分のＴＥＯＳ膜３１，３３を開口させてアルミ
ニウム被膜面を露出させた状態で遮光膜３４用のＡｌ−
Ｓｉをスパッタリング法などにより被着する（膜厚は、
例えば１．３μｍ）。この後、フォトリソグラフィ処理
により、フォトダイオード４の受光面部分を開口部３４
ａを形成すると共に電極パッド８や薄膜抵抗体２７部分
を露出させるように遮光膜３４のパターニングを行なう
（図２参照）。これにより、遮光膜３４は、素子配置領
域３６を覆うように形成されたことになる。
【００３８】続いて、保護用のＳｉＮ膜（シリコン窒化
膜）３５をＣＶＤ法などの方法によって成膜し（膜厚
は、例えば１．６μｍ程度）、フォトリソグラフィ処理
によりフォトダイオード４の受光面部分および電極パッ
ド８の部分のＳｉＮ膜３４をドライエッチング処理によ
り除去し、さらに、受光面部分に残されているアルミニ
ウム被膜パターンをエッチングにより除去する。
膜）３５をＣＶＤ法などの方法によって成膜し（膜厚
は、例えば１．６μｍ程度）、フォトリソグラフィ処理
によりフォトダイオード４の受光面部分および電極パッ
ド８の部分のＳｉＮ膜３４をドライエッチング処理によ
り除去し、さらに、受光面部分に残されているアルミニ
ウム被膜パターンをエッチングにより除去する。
【００３９】このようにして形成された光センサ集積回
路装置（以下、チップと称する）は、この後、電気的な
出力特性の調整工程にてチップ毎に調整処理が行なわれ
る。すなわち、薄膜抵抗体２７の平面的なパターン（図
２参照）にレーザ光を照射することにより部分的に焼き
切るトリミング処理を行なう。この場合、レーザ光とし
ては、例えばＹＡＧレーザを用いて図示のように一端側
から薄膜抵抗体２７を横切るようにして切り込みＴを入
れて粗調整を行ない、続いて長手方向に直角に折れ曲が
るようにして切り込みＴを進行させ、このとき、同時に
電気的特性をモニタしながら所定の特性が得られる抵抗
値となるように調整作業を行なうものである。
路装置（以下、チップと称する）は、この後、電気的な
出力特性の調整工程にてチップ毎に調整処理が行なわれ
る。すなわち、薄膜抵抗体２７の平面的なパターン（図
２参照）にレーザ光を照射することにより部分的に焼き
切るトリミング処理を行なう。この場合、レーザ光とし
ては、例えばＹＡＧレーザを用いて図示のように一端側
から薄膜抵抗体２７を横切るようにして切り込みＴを入
れて粗調整を行ない、続いて長手方向に直角に折れ曲が
るようにして切り込みＴを進行させ、このとき、同時に
電気的特性をモニタしながら所定の特性が得られる抵抗
値となるように調整作業を行なうものである。
【００４０】さて、上述のようにチップが構成されてい
るものにおいて、遮光膜３４は、アルミニウム系の金属
膜により形成されているので、下層部に形成されたアル
ミニウム配線パターン２８に対して図３に示すように容
量性の結合をするようになり、そのままで使用する場合
には寄生容量として誤動作の原因となる場合がある。
るものにおいて、遮光膜３４は、アルミニウム系の金属
膜により形成されているので、下層部に形成されたアル
ミニウム配線パターン２８に対して図３に示すように容
量性の結合をするようになり、そのままで使用する場合
には寄生容量として誤動作の原因となる場合がある。
【００４１】そこで、本実施形態においては、この遮光
膜３４を、前述したように所定部位３４ａで基板１に対
してアルミニウム電極パターン２８ａを介して電気的に
接続した状態に形成しているので、遮光膜３４の電位を
基板１と同電位に固定することができるようになり、電
源電圧の悪影響を受けたり外部からのノイズなどによる
悪影響も防止することができるようになる。また、遮光
膜３４を基板１の電位と同電位にしてこれをアースレベ
ルに接続しておけば、電気的な遮蔽膜として機能させる
こともできるようになり、より安定した検出動作を行な
わせることができるようになる。
膜３４を、前述したように所定部位３４ａで基板１に対
してアルミニウム電極パターン２８ａを介して電気的に
接続した状態に形成しているので、遮光膜３４の電位を
基板１と同電位に固定することができるようになり、電
源電圧の悪影響を受けたり外部からのノイズなどによる
悪影響も防止することができるようになる。また、遮光
膜３４を基板１の電位と同電位にしてこれをアースレベ
ルに接続しておけば、電気的な遮蔽膜として機能させる
こともできるようになり、より安定した検出動作を行な
わせることができるようになる。
【００４２】なお、本実施形態においてシリコン基板１
として面方位（１００）のものを用いているのは、フォ
トダイオード４の特性を向上させることができるからで
ある。すなわち、結晶構造の関係から面方位（１００）
のものは、例えば面方位（１１１）のものに比べて表面
準位密度が小さいという性質があるので、これによっ
て、フォトダイオード４の特性のひとつである暗電流の
レベルを低減することができるのである。
として面方位（１００）のものを用いているのは、フォ
トダイオード４の特性を向上させることができるからで
ある。すなわち、結晶構造の関係から面方位（１００）
のものは、例えば面方位（１１１）のものに比べて表面
準位密度が小さいという性質があるので、これによっ
て、フォトダイオード４の特性のひとつである暗電流の
レベルを低減することができるのである。
【００４３】これは、フォトダイオード４の特性とし
て、使用環境の温度が高くなるにしたがって顕著にな
り、発明者らが測定した結果では、外気温度が１００℃
の環境下で、２５個のサンプルについて測定したとこ
ろ、図４に示すようになった。すなわち、基板の面方位
が（１００）のものでは、平均して０．６２ｎＡ程度
（３σの値は０．１９ｎＡ）であり、面方位が（１１
１）のものでは、平均して１．２５ｎＡ程度（３σの値
は０．１８ｎＡ）であった。これにより、面方位（１０
０）の基板１を使用した本実施形態のものでは、面方位
（１１１）のものに比べて暗電流のレベルを半分以下に
低減できている。なお、ここでの測定サンプルのフォト
ダイオードの受光部面積は、３．３ｍｍ２である。
て、使用環境の温度が高くなるにしたがって顕著にな
り、発明者らが測定した結果では、外気温度が１００℃
の環境下で、２５個のサンプルについて測定したとこ
ろ、図４に示すようになった。すなわち、基板の面方位
が（１００）のものでは、平均して０．６２ｎＡ程度
（３σの値は０．１９ｎＡ）であり、面方位が（１１
１）のものでは、平均して１．２５ｎＡ程度（３σの値
は０．１８ｎＡ）であった。これにより、面方位（１０
０）の基板１を使用した本実施形態のものでは、面方位
（１１１）のものに比べて暗電流のレベルを半分以下に
低減できている。なお、ここでの測定サンプルのフォト
ダイオードの受光部面積は、３．３ｍｍ２である。
【００４４】本実施形態では、上記構成としたことによ
り、次のような効果を得ることができる。すなわち、第
１に、フォトダイオード４による受光動作を行なう際
に、他の信号処理用の回路素子であるＩＩＬ５やバイポ
ーラトランジスタ６あるいは図示しない拡散抵抗，ｐｎ
接合の空乏層容量を利用したコンデンサやダイオードな
どが配置される素子配置領域３６を覆うように遮光膜３
４を選択的に形成しているので、素子配置領域３６内へ
の光の入射を防止して信号処理に悪影響を与えないよう
にすることができ、しかも、デジタル回路用素子として
のＩＩＬ５を一体に有する構成であるから、出力信号を
デジタル信号とすることができるようになり、外来ノイ
ズに強いものを構成することができる。
り、次のような効果を得ることができる。すなわち、第
１に、フォトダイオード４による受光動作を行なう際
に、他の信号処理用の回路素子であるＩＩＬ５やバイポ
ーラトランジスタ６あるいは図示しない拡散抵抗，ｐｎ
接合の空乏層容量を利用したコンデンサやダイオードな
どが配置される素子配置領域３６を覆うように遮光膜３
４を選択的に形成しているので、素子配置領域３６内へ
の光の入射を防止して信号処理に悪影響を与えないよう
にすることができ、しかも、デジタル回路用素子として
のＩＩＬ５を一体に有する構成であるから、出力信号を
デジタル信号とすることができるようになり、外来ノイ
ズに強いものを構成することができる。
【００４５】第２に、デジタル回路用素子としてＩＩＬ
５を用いる構成としているので、フォトダイオード４を
形成する工程と共用することができる製造工程があり、
特殊な工程を余分に設ける必要がない。第３に、調整用
回路素子として薄膜抵抗体２７を設ける構成としたの
で、チップ形成後に出力特性をレーザトリミング処理に
より比較的簡単に調整作業を行なうことができる。
５を用いる構成としているので、フォトダイオード４を
形成する工程と共用することができる製造工程があり、
特殊な工程を余分に設ける必要がない。第３に、調整用
回路素子として薄膜抵抗体２７を設ける構成としたの
で、チップ形成後に出力特性をレーザトリミング処理に
より比較的簡単に調整作業を行なうことができる。
【００４６】第４に、遮光膜３４として、アルミニウム
系の金属膜を用いる構成としているので、特殊な材料を
用いる必要がなく、通常のＩＣ製造工程における配線用
材料をそのまま用いることができる。第５に、遮光膜３
４を形成する下地に平坦化処理用の絶縁膜であるＴＥＯ
Ｓ膜３１，３３およびＳＯＧ３２を形成しているので、
遮光膜３４の形成時に下地の段差による膜厚の変動や段
切れなどの不安定要素を極力排除することができるの
で、素子配置領域３６に対する遮光性を確実にすること
ができる。
系の金属膜を用いる構成としているので、特殊な材料を
用いる必要がなく、通常のＩＣ製造工程における配線用
材料をそのまま用いることができる。第５に、遮光膜３
４を形成する下地に平坦化処理用の絶縁膜であるＴＥＯ
Ｓ膜３１，３３およびＳＯＧ３２を形成しているので、
遮光膜３４の形成時に下地の段差による膜厚の変動や段
切れなどの不安定要素を極力排除することができるの
で、素子配置領域３６に対する遮光性を確実にすること
ができる。
【００４７】第６に、遮光膜３４を基板１と電気的に接
続するようにしたので、配線パターンとの間で生ずる寄
生容量による誤動作を防止して安定した検出動作を行な
わせることができるようになる。第７に、基板１を面方
位（１００）のものを用いるようにしたので、面方位が
（１１１）のものに比べてフォトダイオード４の暗電流
を低減することができ、環境温度が高い場合でも確実な
検出動作を行なえるようになる。
続するようにしたので、配線パターンとの間で生ずる寄
生容量による誤動作を防止して安定した検出動作を行な
わせることができるようになる。第７に、基板１を面方
位（１００）のものを用いるようにしたので、面方位が
（１１１）のものに比べてフォトダイオード４の暗電流
を低減することができ、環境温度が高い場合でも確実な
検出動作を行なえるようになる。
【００４８】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。アルミ
ニウム配線パターン２８を１層のみ形成する実施形態の
場合以外に、アルミニウム配線パターンが多層で行なわ
れる構成のものについても適用することができる。遮光
膜３４は、Ａｌ−Ｓｉ以外にＡｌ−Ｃｕや純アルミニウ
ムなどのアルミニウム系の金属膜を用いることができ
る。同様に、アルミニウム配線パターン２８は、Ａｌ−
ＳｉやＡｌ−Ｃｕなどを用いることができる。
ものではなく、次のように変形また拡張できる。アルミ
ニウム配線パターン２８を１層のみ形成する実施形態の
場合以外に、アルミニウム配線パターンが多層で行なわ
れる構成のものについても適用することができる。遮光
膜３４は、Ａｌ−Ｓｉ以外にＡｌ−Ｃｕや純アルミニウ
ムなどのアルミニウム系の金属膜を用いることができ
る。同様に、アルミニウム配線パターン２８は、Ａｌ−
ＳｉやＡｌ−Ｃｕなどを用いることができる。
【００４９】デジタル回路用素子は、ＩＩＬ５以外に、
ＴＴＬやＣＭＯＳあるいはＮＭＯＳやＰＭＯＳなどのデ
ジタル回路用素子を用いても良い。アナログ回路用素子
は、バイポーラトランジスタ６以外に、ダイオードや抵
抗体やコンデンサあるいはＭＯＳトランジスタなどのア
ナログ回路用素子を用いても良い。平坦化処理用の絶縁
膜はＴＥＯＳ膜以外の膜を用いても良いし、他の平坦化
処理により形成した絶縁膜を用いても良い。また、ＳＯ
Ｇ３２は、ＢＰＳＧ以外のものでも良い。フォトダイオ
ード４は、チップの中央部寄りに設ける場合について示
したが、必要に応じて配置することができ、その場合に
は、遮光膜３４の開口部３４ａをその位置に対応して形
成することができる。
ＴＴＬやＣＭＯＳあるいはＮＭＯＳやＰＭＯＳなどのデ
ジタル回路用素子を用いても良い。アナログ回路用素子
は、バイポーラトランジスタ６以外に、ダイオードや抵
抗体やコンデンサあるいはＭＯＳトランジスタなどのア
ナログ回路用素子を用いても良い。平坦化処理用の絶縁
膜はＴＥＯＳ膜以外の膜を用いても良いし、他の平坦化
処理により形成した絶縁膜を用いても良い。また、ＳＯ
Ｇ３２は、ＢＰＳＧ以外のものでも良い。フォトダイオ
ード４は、チップの中央部寄りに設ける場合について示
したが、必要に応じて配置することができ、その場合に
は、遮光膜３４の開口部３４ａをその位置に対応して形
成することができる。
【図１】本発明の一の実施形態を示す全体構成の模式的
な縦断側面図
な縦断側面図
【図２】全体を概念的に示す上面図
【図３】寄生容量の説明をするための作用説明図
【図４】基板の面方位の違いによるフォトダイオードの
暗電流レベルを示す図
暗電流レベルを示す図
１はシリコン基板（半導体基板）、２はエピタキシャル
層、３は分離拡散領域、４はフォトダイオード（受光素
子）、５はＩＩＬ（デジタル回路用素子）、６はバイポ
ーラトランジスタ（アナログ回路用素子）、７は薄膜抵
抗素子（調整用回路素子）、８は電極パッド、２７は薄
膜抵抗体、２８，２９は電極パターン、３０は反射防止
用の酸化膜、３１は第１のＴＥＯＳ膜、３２はＳＯＧ、
３３は第２のＴＥＯＳ膜、３４は遮光膜、３５はＳｉＮ
膜、３６は素子配置領域である。
層、３は分離拡散領域、４はフォトダイオード（受光素
子）、５はＩＩＬ（デジタル回路用素子）、６はバイポ
ーラトランジスタ（アナログ回路用素子）、７は薄膜抵
抗素子（調整用回路素子）、８は電極パッド、２７は薄
膜抵抗体、２８，２９は電極パターン、３０は反射防止
用の酸化膜、３１は第１のＴＥＯＳ膜、３２はＳＯＧ、
３３は第２のＴＥＯＳ膜、３４は遮光膜、３５はＳｉＮ
膜、３６は素子配置領域である。
Claims (12)
- 【請求項１】 チップ表面に受光部を有する受光素子を
備えた光センサ集積回路装置において、 前記受光素子の検出信号を処理するためのデジタル回路
用素子，アナログ回路用素子および調整用回路素子と、 前記チップ表面に選択的に受光領域を設定するために設
けられる遮光膜とを具備したことを特徴とする光センサ
集積回路装置。 - 【請求項２】 前記デジタル回路用素子は、ＩＩＬ（In
tegrated InjectionLogic）素子であることを特徴とす
る請求項１記載の光センサ集積回路装置。 - 【請求項３】 前記アナログ回路用素子は、バイポーラ
トランジスタであることを特徴とする請求項１または２
記載の光センサ集積回路装置。 - 【請求項４】 前記調整用回路素子は、前記チップ表面
に形成される薄膜抵抗体であることを特徴とする請求項
１ないし３のいずれかに記載の光センサ集積回路装置。 - 【請求項５】 前記遮光膜は、前記チップ表面に配設さ
れるアルミニウム系の金属膜であることを特徴とする請
求項１ないし４のいずれかに記載の光センサ集積回路装
置。 - 【請求項６】 前記遮光膜は、前記チップ表面に形成さ
れた平坦化処理用の絶縁膜上に設けられていることを特
徴とする請求項５記載の光センサ集積回路装置。 - 【請求項７】 前記平坦化処理用の絶縁膜は、第１のＴ
ＥＯＳ（テトラエトキシシリコン）膜，ＳＯＧ（Spin O
n Glass ）、第２のＴＥＯＳ膜を順次積層した構成とさ
れていることを特徴とする請求項６記載の光センサ集積
回路装置。 - 【請求項８】 前記遮光膜は、所定電位の端子と電気的
に接続されていることを特徴とする請求項５ないし７の
いずれかに記載の光センサ集積回路装置。 - 【請求項９】 前記遮光膜は、前記チップの基板電位を
与える端子に接続されていることを特徴とする請求項８
記載の光センサ集積回路装置。 - 【請求項１０】 前記チップを構成する基板は、面方位
が（１００）のシリコン基板を用いていることを特徴と
する請求項１ないし９のいずれかに記載の光センサ集積
回路装置。 - 【請求項１１】 前記遮光膜は、前記デジタル回路用素
子およびアナログ回路用素子のうちの光照射により電気
的特性が変化する素子の表面を覆うと共に、前記受光素
子および調整用回路素子を露出させるように配置形成さ
れていることを特徴とする請求項１ないし１０のいずれ
かに記載の光センサ集積回路装置。 - 【請求項１２】 前記光照射により電気的特性が変化す
る素子は、ＩＩＬ，バイポーラトランジスタ，拡散抵
抗，ダイオード，ｐｎ接合の空乏層容量を利用したコン
デンサであることを特徴とする請求項１１記載の光セン
サ集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09605097A JP3726416B2 (ja) | 1997-04-14 | 1997-04-14 | 光センサ集積回路装置 |
| US09/057,561 US20010048140A1 (en) | 1997-04-10 | 1998-04-09 | Photo sensing integrated circuit device and related circuit adjustment |
| US10/613,192 US6936904B2 (en) | 1997-04-10 | 2003-07-03 | Photo sensing integrated circuit device and related circuit adjustment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09605097A JP3726416B2 (ja) | 1997-04-14 | 1997-04-14 | 光センサ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289994A true JPH10289994A (ja) | 1998-10-27 |
| JP3726416B2 JP3726416B2 (ja) | 2005-12-14 |
Family
ID=14154646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09605097A Expired - Fee Related JP3726416B2 (ja) | 1997-04-10 | 1997-04-14 | 光センサ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
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