JP2919159B2 - ＧａＡｓショットキー障壁電界効果トランジスタ及びその製造方法 - Google Patents
ＧａＡｓショットキー障壁電界効果トランジスタ及びその製造方法Info
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- JP2919159B2 JP2919159B2 JP4058674A JP5867492A JP2919159B2 JP 2919159 B2 JP2919159 B2 JP 2919159B2 JP 4058674 A JP4058674 A JP 4058674A JP 5867492 A JP5867492 A JP 5867492A JP 2919159 B2 JP2919159 B2 JP 2919159B2
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Description
【０００１】
【産業上の利用分野】本発明は超高周波帯、特にマイク
ロ波帯で動作するＧａＡｓショットキー障壁電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）及びそ
の製造方法に関する。
ロ波帯で動作するＧａＡｓショットキー障壁電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）及びそ
の製造方法に関する。
【０００２】
【従来の技術】単位ＦＥＴがくし型に配列された高出力
ＧａＡｓＭＥＳＦＥＴでは、高出力化の為にゲート幅を
増大させるとトランジスタの長手方向（配列方向）の寸
法が増大する。このチップサイズの増大に伴い、同一チ
ップ上の単位ＦＥＴの特性がチップ上の位置によりバラ
ツキを生じ動作のアンバランスが起り易く、ＤＣレベル
が変動する。
ＧａＡｓＭＥＳＦＥＴでは、高出力化の為にゲート幅を
増大させるとトランジスタの長手方向（配列方向）の寸
法が増大する。このチップサイズの増大に伴い、同一チ
ップ上の単位ＦＥＴの特性がチップ上の位置によりバラ
ツキを生じ動作のアンバランスが起り易く、ＤＣレベル
が変動する。
【０００３】この動作アンバランス、特にドレイン側の
アンバランスを吸収する為に、従来はドレイン電極引き
出しパターン全体を連続的に一体に形成している。
アンバランスを吸収する為に、従来はドレイン電極引き
出しパターン全体を連続的に一体に形成している。
【０００４】図２（Ａ）は従来のＧａＡｓＭＥＳＦＥＴ
を示す平面図である。また図２（Ｂ）は図２（Ａ）のＢ
−Ｂ線で示す活性領域の外側の領域上の部分拡大断面
図、図２（Ｃ）は図２（Ａ）のＣ−Ｃ線で示す活性領域
上の部分拡大断面図である。
を示す平面図である。また図２（Ｂ）は図２（Ａ）のＢ
−Ｂ線で示す活性領域の外側の領域上の部分拡大断面
図、図２（Ｃ）は図２（Ａ）のＣ−Ｃ線で示す活性領域
上の部分拡大断面図である。
【０００５】半絶縁性ＧａＡｓ基板１の活性領域１０上
の活性層２に整流性接触をもって設けたゲート電極１
６、抵抗性接触をもって設けたドレイン電極１５及びソ
ース電極１４が図２（Ａ）で横方向に配列されている。
一方、半絶縁性ＧａＡｓ基板１の活性領域の外側の領域
１１上に複数のボンディングパッド２１を形成したドレ
イン電極引き出しパターン２０が一体に形成されてい
る。同様に反対側の外側の領域１１にはソース電極引き
出しパターンのボンディングパッド１２が形成され、そ
この複数の空間領域内にそれぞれゲートボンディングパ
ッド１３が形成されている。図２（Ｃ）に示すように活
性領域１０において、抵抗性接触をとる金属薄膜のＡｕ
Ｇｅ／Ｎｉ膜１７と、その上のＴｉ／Ｐｔ／Ａｕ膜１８
と、最上層のＡｕメッキ膜１９とが積み重ねられ形成さ
れてドレイン電極１５及びソース電極１４を構成してい
る。またこの両電極間にゲート電極１６が整流性接触し
て配置されている。そしてシリコン酸化膜９がゲート電
極１６を被覆し、膜１７の上面の周辺部に披着してい
る。一方、図２（Ｂ）に示すように活性領域の外側の領
域１１上では下層膜であるＴｉ／Ｐｔ／Ａｕ膜１８と上
層膜であるＡｕメッキ膜１９とが同じ平面形状で積み重
ねられ形成されて複数のボンディングパッド２１を有す
るドレイン電極引き出しパターンが一体的に構成されて
いる。
の活性層２に整流性接触をもって設けたゲート電極１
６、抵抗性接触をもって設けたドレイン電極１５及びソ
ース電極１４が図２（Ａ）で横方向に配列されている。
一方、半絶縁性ＧａＡｓ基板１の活性領域の外側の領域
１１上に複数のボンディングパッド２１を形成したドレ
イン電極引き出しパターン２０が一体に形成されてい
る。同様に反対側の外側の領域１１にはソース電極引き
出しパターンのボンディングパッド１２が形成され、そ
この複数の空間領域内にそれぞれゲートボンディングパ
ッド１３が形成されている。図２（Ｃ）に示すように活
性領域１０において、抵抗性接触をとる金属薄膜のＡｕ
Ｇｅ／Ｎｉ膜１７と、その上のＴｉ／Ｐｔ／Ａｕ膜１８
と、最上層のＡｕメッキ膜１９とが積み重ねられ形成さ
れてドレイン電極１５及びソース電極１４を構成してい
る。またこの両電極間にゲート電極１６が整流性接触し
て配置されている。そしてシリコン酸化膜９がゲート電
極１６を被覆し、膜１７の上面の周辺部に披着してい
る。一方、図２（Ｂ）に示すように活性領域の外側の領
域１１上では下層膜であるＴｉ／Ｐｔ／Ａｕ膜１８と上
層膜であるＡｕメッキ膜１９とが同じ平面形状で積み重
ねられ形成されて複数のボンディングパッド２１を有す
るドレイン電極引き出しパターンが一体的に構成されて
いる。
【０００６】この様に構成することにより、ある瞬時に
発生する同一チップ上ドレイン電極側のポテンシャルの
差を吸収し、ＤＣレベルが変動する現象を抑制すること
ができる。
発生する同一チップ上ドレイン電極側のポテンシャルの
差を吸収し、ＤＣレベルが変動する現象を抑制すること
ができる。
【０００７】
【発明が解決しようとする課題】上記従来技術に於る一
体的形成のドレイン電極引き出しパターンは、高出力化
と共にチップの長手方向（配列方向）（図２（Ａ）で横
方向）に寸法が大きくなり、また高周波化と共に使用周
波数の波長に対し相対的に寸法が大きくなる為、該パタ
ーンの寸法については分布定数的に考慮されなくてはな
らない。
体的形成のドレイン電極引き出しパターンは、高出力化
と共にチップの長手方向（配列方向）（図２（Ａ）で横
方向）に寸法が大きくなり、また高周波化と共に使用周
波数の波長に対し相対的に寸法が大きくなる為、該パタ
ーンの寸法については分布定数的に考慮されなくてはな
らない。
【０００８】この長手方向すなわち信号の流れと直角方
向のパターンの寸法は、使用周波数の波長λｇに対し１
／８×λｇ程度以上の値をもつと、高周波的にアンバラ
ンスを生じ入力信号周波数ｆに対し２×ｆ成分を含んだ
多くのハーモニック成分の信号が発生する。
向のパターンの寸法は、使用周波数の波長λｇに対し１
／８×λｇ程度以上の値をもつと、高周波的にアンバラ
ンスを生じ入力信号周波数ｆに対し２×ｆ成分を含んだ
多くのハーモニック成分の信号が発生する。
【０００９】
【課題を解決するための手段】本発明の特徴は、半絶縁
性ＧａＡｓ基板の活性領域上に整流性接触をもって設け
たゲート電極と、抵抗性接触をもって設けた多層構造の
ドレイン及びソース電極とを有するＧａＡｓＭＥＳＦＥ
Ｔに於いて、トランジスタチップを搭載する容器とボン
ディングワイヤーで接続されかつ前記半絶縁性ＧａＡｓ
基板の活性領域の外側の領域上に形成された多層構造の
ドレイン電極引き出しパターンが複数に分割され、且
つ、該分割されたドレイン電極引き出しパターンは多層
構造の前記ドレイン及びソース電極が抵抗性接触をとっ
ている最下層の金属薄膜と同一膜質同一膜厚の金属薄膜
のパターンのみによって部分的に電気的に連結されてい
るＧａＡｓＭＥＳＦＥＴにある。この金属薄膜のパター
ンの上記長手方向と直角方向すなわち信号の流れ方向の
幅は高インピーダンスを図るために１０μｍ以下である
ことが好ましい。本発明の他の特徴は、半絶縁性ＧａＡ
ｓ基板の活性領域上に整流性接触をもって設けたゲート
電極と、抵抗性接触をもって設けた多層構造のドレイン
及びソース電極とを有し、前記半絶縁性ＧａＡｓ基板の
活性領域の外側の領域上に形成された多層構造のドレイ
ン電極引き出しパターンが複数に分割され、該分割され
たドレイン電極引き出しパターンが部分的に互いに接続
されたＧａＡｓＭＥＳＦＥＴの製造方法において、第１
の金属膜を堆積しこの第１の金属膜をパターンニングし
て、ドレイン及びソース電極が抵抗性接触をとるための
下層膜および複数のドレイン電極引き出しパターンを連
結するための連結金属薄膜パターンを同時に形成する工
程と、絶縁膜を堆積しこの絶縁膜をパターニングして、
前記連結金属薄膜パターンの両端上面および側面をコン
タクト部として選択的に露出させ且つドレイン及びソー
ス電極の下層膜の中央上面上を選択的に露出させる工程
と、前記連結金属薄膜パターンの中央部が前記絶縁膜で
被覆している状態で前記連結金属薄膜パターンの両端上
面および側面のコンタクト部に接続する第２の金属膜及
びその上の第３の金属膜からなる前記ドレイン電極引き
出しパターンを形成し、同時に該第２及び第３の金属膜
からなるドレイン及びソース電極の中間膜及び上層膜を
形成する工程とを有するＧａＡｓＭＥＳＦＥＴの製造方
法にある。
性ＧａＡｓ基板の活性領域上に整流性接触をもって設け
たゲート電極と、抵抗性接触をもって設けた多層構造の
ドレイン及びソース電極とを有するＧａＡｓＭＥＳＦＥ
Ｔに於いて、トランジスタチップを搭載する容器とボン
ディングワイヤーで接続されかつ前記半絶縁性ＧａＡｓ
基板の活性領域の外側の領域上に形成された多層構造の
ドレイン電極引き出しパターンが複数に分割され、且
つ、該分割されたドレイン電極引き出しパターンは多層
構造の前記ドレイン及びソース電極が抵抗性接触をとっ
ている最下層の金属薄膜と同一膜質同一膜厚の金属薄膜
のパターンのみによって部分的に電気的に連結されてい
るＧａＡｓＭＥＳＦＥＴにある。この金属薄膜のパター
ンの上記長手方向と直角方向すなわち信号の流れ方向の
幅は高インピーダンスを図るために１０μｍ以下である
ことが好ましい。本発明の他の特徴は、半絶縁性ＧａＡ
ｓ基板の活性領域上に整流性接触をもって設けたゲート
電極と、抵抗性接触をもって設けた多層構造のドレイン
及びソース電極とを有し、前記半絶縁性ＧａＡｓ基板の
活性領域の外側の領域上に形成された多層構造のドレイ
ン電極引き出しパターンが複数に分割され、該分割され
たドレイン電極引き出しパターンが部分的に互いに接続
されたＧａＡｓＭＥＳＦＥＴの製造方法において、第１
の金属膜を堆積しこの第１の金属膜をパターンニングし
て、ドレイン及びソース電極が抵抗性接触をとるための
下層膜および複数のドレイン電極引き出しパターンを連
結するための連結金属薄膜パターンを同時に形成する工
程と、絶縁膜を堆積しこの絶縁膜をパターニングして、
前記連結金属薄膜パターンの両端上面および側面をコン
タクト部として選択的に露出させ且つドレイン及びソー
ス電極の下層膜の中央上面上を選択的に露出させる工程
と、前記連結金属薄膜パターンの中央部が前記絶縁膜で
被覆している状態で前記連結金属薄膜パターンの両端上
面および側面のコンタクト部に接続する第２の金属膜及
びその上の第３の金属膜からなる前記ドレイン電極引き
出しパターンを形成し、同時に該第２及び第３の金属膜
からなるドレイン及びソース電極の中間膜及び上層膜を
形成する工程とを有するＧａＡｓＭＥＳＦＥＴの製造方
法にある。
【００１０】上記構成によりチップサイズが大きい場合
でも、ドレイン電極引き出しパターンはＤＣ的には連結
され高周波的には実質的に分割されることとなる。
でも、ドレイン電極引き出しパターンはＤＣ的には連結
され高周波的には実質的に分割されることとなる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の一実施例のＧａＡｓＭＥＳＦ
ＥＴを示す平面図であり、図１（Ｂ）は図１（Ａ）のＢ
−Ｂ線で示す活性領域の外側の領域上の部分拡大断面
図、図１（Ｃ）は図１（Ａ）のＣ−Ｃ線で示す活性領域
上の部分拡大断面図である。尚、図１において図２と同
じ機能もしくは類似の機能の箇所は同一の参照数字で示
してある。とくに活性領域上の構成（図１（Ｃ））は
（図２（Ｃ））と同じであるから詳細な説明は省略す
る。
る。図１（Ａ）は本発明の一実施例のＧａＡｓＭＥＳＦ
ＥＴを示す平面図であり、図１（Ｂ）は図１（Ａ）のＢ
−Ｂ線で示す活性領域の外側の領域上の部分拡大断面
図、図１（Ｃ）は図１（Ａ）のＣ−Ｃ線で示す活性領域
上の部分拡大断面図である。尚、図１において図２と同
じ機能もしくは類似の機能の箇所は同一の参照数字で示
してある。とくに活性領域上の構成（図１（Ｃ））は
（図２（Ｃ））と同じであるから詳細な説明は省略す
る。
【００１２】本発明の特徴は、活性領域の外側の領域１
１上のドレイン電極引き出しパターンの構成にある。す
なわち、半絶縁性ＧａＡｓ基板１の活性領域の外側の領
域１１上にそれぞれボンディングパッド４を有する複数
のドレイン電極引き出しパターン５が形成されており、
たがいに幅Ｗが１０μｍ以下の金属薄膜のパターン３の
みによって連結されている。金属薄膜のパターン３はド
レイン及びソース電極１５，１４が抵抗性接触をとって
いる金属薄膜と同一膜質同一膜厚の金属薄膜すなわちＡ
ｕＧｅ／Ｎｉ膜で形成されている。ゲート電極（ゲート
フィンガー）４〜１４本毎にこれを単位ＦＥＴセルとし
てここに１個のドレイン電極引き出しパターン５が配置
される。
１上のドレイン電極引き出しパターンの構成にある。す
なわち、半絶縁性ＧａＡｓ基板１の活性領域の外側の領
域１１上にそれぞれボンディングパッド４を有する複数
のドレイン電極引き出しパターン５が形成されており、
たがいに幅Ｗが１０μｍ以下の金属薄膜のパターン３の
みによって連結されている。金属薄膜のパターン３はド
レイン及びソース電極１５，１４が抵抗性接触をとって
いる金属薄膜と同一膜質同一膜厚の金属薄膜すなわちＡ
ｕＧｅ／Ｎｉ膜で形成されている。ゲート電極（ゲート
フィンガー）４〜１４本毎にこれを単位ＦＥＴセルとし
てここに１個のドレイン電極引き出しパターン５が配置
される。
【００１３】例えば膜厚１４０ｎｍ（ナノメータ）のＡ
ｕＧｅ／Ｎｉ膜を堆積し、ＰＲ工程でパターニングし
て、ドレイン及びソース電極１５，１４の抵抗性接触を
とるための下層膜としてのＡｕＧｅ／Ｎｉ膜１７と複数
のドレイン電極引き出しパターン５を連結するための金
属薄膜のパターン３としてのＡｕＧｅ／Ｎｉ膜１７とを
同時に形成する。次に、シリコン酸化膜９を堆積し、Ｐ
Ｒ工程でパターニングしてこのシリコン酸化膜を選択的
に除去し、金属薄膜のパターン３としてのＡｕＧｅ／Ｎ
ｉ膜１７の両端上面および側面をコンタクト部８（図１
（Ｂ））として露出させ、ドレイン及びソース電極１
５，１４の下層膜としてのＡｕＧｅ／Ｎｉ膜１７の中央
上面上（図１（Ｃ））を露出させる。そして、Ｔｉ／Ｐ
ｔ／Ａｕ膜１８をドレイン電極引き出しパターン５の下
層膜およびドレイン及びソース電極１５，１４の中間膜
として形成し、金メッキによりＡｕメッキ膜１９をドレ
イン電極引き出しパターン５の上層膜およびドレイン及
びソース電極１５，１４の上層膜として同時に形成す
る。尚、Ｔｉ／Ｐｔ／Ａｕ膜１８は上記金メッキ時の電
流路として使用し、その後でＡｕメッキ膜１９をマスク
としてパターニングする。ドレイン電極引き出しパター
ン５はその下層膜（Ｔｉ／Ｐｔ／Ａｕ膜）１８が金属薄
膜のパターン（ＡｕＧｅ／Ｎｉ膜１７）３のコンタクト
部８に接続されてたがいに連結されることとなる。また
図１（Ｂ）では半絶縁性ＧａＡｓ基板１の表面に、金属
薄膜（ＡｕＧｅ／Ｎｉ膜）のパターン３およびドレイン
電極引き出しパターン５の下層膜（Ｔｉ／Ｐｔ／Ａｕ
膜）１８が直接披着しているが、シリコン酸化膜、シリ
コン窒化膜等の絶縁膜を介して披着することも出来る。
ｕＧｅ／Ｎｉ膜を堆積し、ＰＲ工程でパターニングし
て、ドレイン及びソース電極１５，１４の抵抗性接触を
とるための下層膜としてのＡｕＧｅ／Ｎｉ膜１７と複数
のドレイン電極引き出しパターン５を連結するための金
属薄膜のパターン３としてのＡｕＧｅ／Ｎｉ膜１７とを
同時に形成する。次に、シリコン酸化膜９を堆積し、Ｐ
Ｒ工程でパターニングしてこのシリコン酸化膜を選択的
に除去し、金属薄膜のパターン３としてのＡｕＧｅ／Ｎ
ｉ膜１７の両端上面および側面をコンタクト部８（図１
（Ｂ））として露出させ、ドレイン及びソース電極１
５，１４の下層膜としてのＡｕＧｅ／Ｎｉ膜１７の中央
上面上（図１（Ｃ））を露出させる。そして、Ｔｉ／Ｐ
ｔ／Ａｕ膜１８をドレイン電極引き出しパターン５の下
層膜およびドレイン及びソース電極１５，１４の中間膜
として形成し、金メッキによりＡｕメッキ膜１９をドレ
イン電極引き出しパターン５の上層膜およびドレイン及
びソース電極１５，１４の上層膜として同時に形成す
る。尚、Ｔｉ／Ｐｔ／Ａｕ膜１８は上記金メッキ時の電
流路として使用し、その後でＡｕメッキ膜１９をマスク
としてパターニングする。ドレイン電極引き出しパター
ン５はその下層膜（Ｔｉ／Ｐｔ／Ａｕ膜）１８が金属薄
膜のパターン（ＡｕＧｅ／Ｎｉ膜１７）３のコンタクト
部８に接続されてたがいに連結されることとなる。また
図１（Ｂ）では半絶縁性ＧａＡｓ基板１の表面に、金属
薄膜（ＡｕＧｅ／Ｎｉ膜）のパターン３およびドレイン
電極引き出しパターン５の下層膜（Ｔｉ／Ｐｔ／Ａｕ
膜）１８が直接披着しているが、シリコン酸化膜、シリ
コン窒化膜等の絶縁膜を介して披着することも出来る。
【００１４】
【発明の効果】本発明によれば、ドレイン電極引き出し
パターンをセル毎に分離して、たがいにドレイン及びソ
ース電極の抵抗性接触を得る金属薄膜と同一膜質同一膜
厚の金属薄膜のパターンのみによって連結しているか
ら、ＤＣレベルが変動する現象を抑制するとともに、入
力信号周波数ｆに対し２×ｆ周波数の発振等ハーモニッ
ク成分の信号の抑制が可能となる。
パターンをセル毎に分離して、たがいにドレイン及びソ
ース電極の抵抗性接触を得る金属薄膜と同一膜質同一膜
厚の金属薄膜のパターンのみによって連結しているか
ら、ＤＣレベルが変動する現象を抑制するとともに、入
力信号周波数ｆに対し２×ｆ周波数の発振等ハーモニッ
ク成分の信号の抑制が可能となる。
【００１５】さらに連結用の金属薄膜を含んだドレイン
電極引き出しパターンの膜構成とドレイン及びソース電
極の膜構成とを実施例の様に等しくすることができるか
ら、本発明の構造による新たなウェーハ工程の追加は不
必要にすることができる。
電極引き出しパターンの膜構成とドレイン及びソース電
極の膜構成とを実施例の様に等しくすることができるか
ら、本発明の構造による新たなウェーハ工程の追加は不
必要にすることができる。
【図１】本発明の一実施例のＧａＡｓＭＥＳＦＥＴを示
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
部における断面図、（Ｃ）は（Ａ）のＣ−Ｃ部における
断面図。
す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ
部における断面図、（Ｃ）は（Ａ）のＣ−Ｃ部における
断面図。
【図２】従来技術のＧａＡｓＭＥＳＦＥＴを示す図であ
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部におけ
る断面図、（Ｃ）は（Ａ）のＣ−Ｃ部における断面図。
り、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部におけ
る断面図、（Ｃ）は（Ａ）のＣ−Ｃ部における断面図。
１ 半絶縁性ＧａＡｓ基板 ２ 活性層 ３ 金属薄膜のパターン ４，２１ ドレインボンディングパッド ５，２０ ドレイン電極引き出しパターン ８ コンタクト部 ９ シリコン酸化膜 １０ 活性領域 １１ 活性領域の外側の領域 １２ ソース電極引き出しパターン（ボンディングパ
ッド） １３ ゲートボンディングパッド １４ ソース電極 １５ ドレイン電極 １６ ゲート電極（ゲートフィンガー） １７ ＡｕＧｅ／Ｎｉ膜 １８ Ｔｉ／Ｐｔ／Ａｕ膜 １９ Ａｕメッキ
ッド） １３ ゲートボンディングパッド １４ ソース電極 １５ ドレイン電極 １６ ゲート電極（ゲートフィンガー） １７ ＡｕＧｅ／Ｎｉ膜 １８ Ｔｉ／Ｐｔ／Ａｕ膜 １９ Ａｕメッキ
Claims (6)
- 【請求項１】 半絶縁性ＧａＡｓ基板の活性領域上に整
流性接触をもって設けたゲート電極と、抵抗性接触をも
って設けた多層構造のドレイン及びソース電極とを有す
るＧａＡｓショットキー障壁電界効果トランジスタに於
いて、トランジスタチップを搭載する容器とボンディン
グワイヤーで接続されかつ前記半絶縁性ＧａＡｓ基板の
活性領域の外側の領域上に形成された多層構造のドレイ
ン電極引き出しパターンが複数に分割され、且つ、該分
割されたドレイン電極引き出しパターンは多層構造の前
記ドレイン及びソース電極が抵抗性接触をとっている最
下層の金属薄膜と同一膜質同一膜厚の金属薄膜のパター
ンのみによって部分的に電気的に連結されていることを
特徴とするＧａＡｓショットキー障壁電界効果トランジ
スタ。 - 【請求項２】 前記金属薄膜はＡｕＧｅ／Ｎｉ膜である
ことを特徴とする請求項１記載のＧａＡｓショットキー
障壁電界効果トランジスタ。 - 【請求項３】 前記多層構造のドレイン電極引き出しパ
ターンの最上層はＡｕメッキ膜であることを特徴とする
請求項１記載のＧａＡｓショットキー障壁電界効果トラ
ンジスタ。 - 【請求項４】 分割されたドレイン電極引き出しパター
ンを部分的に連結する前記金属薄膜のパターンの信号の
流れる方向の寸法Ｗは１０μｍ以下であることを特徴と
する請求項１記載のＧａＡｓショットキー障壁電界効果
トランジスタ。 - 【請求項５】 半絶縁性ＧａＡｓ基板の活性領域上に整
流性接触をもって設けたゲート電極と、抵抗性接触をも
って設けた多層構造のドレイン及びソース電極とを有
し、前記半絶縁性ＧａＡｓ基板の活性領域の外側の領域
上に形成された多層構造のドレイン電極引き出しパター
ンが複数に分割され、該分割されたドレイン電極引き出
しパターンが部分的に互いに接続されたＧａＡｓショッ
トキー障壁電界効果トランジスタの製造方法において、
第１の金属膜を堆積しこの第１の金属膜をパターンニン
グして、ドレイン及びソース電極が抵抗性接触をとるた
めの下層膜および複数のドレイン電極引き出しパターン
を連結するための連結金属薄膜パターンを同時に形成す
る工程と、絶縁膜を堆積しこの絶縁膜をパターニン グし
て、前記連結金属薄膜パターンの両端上面および側面を
コンタクト部として選択的に露出させ且つドレイン及び
ソース電極の下層膜の中央上面上を選択的に露出させる
工程と、前記連結金属薄膜パターンの中央部が前記絶縁
膜で被覆している状態で前記連結金属薄膜パターンの両
端上面および側面のコンタクト部に接続する第２の金属
膜及びその上の第３の金属膜からなる前記ドレイン電極
引き出しパターンを形成し、同時に該第２及び第３の金
属膜からなるドレイン及びソース電極の中間膜及び上層
膜を形成する工程とを有することを特徴とするＧａＡｓ
ショットキー障壁電界効果トランジスタの製造方法。 - 【請求項６】 前記第１の金属膜はＡｕＧｅ／Ｎｉ膜で
あり、前記第２の金属膜はＴｉ／Ｐｔ／Ａｕ膜であり、
前記第３の金属膜はＡｕメッキ膜であることを特徴とす
る請求項５記載のＧａＡｓショットキー障壁電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058674A JP2919159B2 (ja) | 1992-03-17 | 1992-03-17 | ＧａＡｓショットキー障壁電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058674A JP2919159B2 (ja) | 1992-03-17 | 1992-03-17 | ＧａＡｓショットキー障壁電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267349A JPH05267349A (ja) | 1993-10-15 |
| JP2919159B2 true JP2919159B2 (ja) | 1999-07-12 |
Family
ID=13091133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058674A Expired - Fee Related JP2919159B2 (ja) | 1992-03-17 | 1992-03-17 | ＧａＡｓショットキー障壁電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919159B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200547A (ja) * | 1984-03-23 | 1985-10-11 | Fujitsu Ltd | 半導体装置 |
-
1992
- 1992-03-17 JP JP4058674A patent/JP2919159B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267349A (ja) | 1993-10-15 |
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