JPH11214408A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH11214408A JPH11214408A JP10017090A JP1709098A JPH11214408A JP H11214408 A JPH11214408 A JP H11214408A JP 10017090 A JP10017090 A JP 10017090A JP 1709098 A JP1709098 A JP 1709098A JP H11214408 A JPH11214408 A JP H11214408A
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- source
- wiring
- drain electrodes
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 大電流化に対応した電界効果型トランジスタ
を得ようとすると、高周波特性が劣化したり、素子が大
型化するという問題があった。 【解決手段】 ゲート電極配線を格子状に形成し、この
ゲート電極配線の格子の中にソース・ドレイン電極を島
状に分離して形成し、この島状のソース・ドレイン電極
のそれぞれを前記ゲート電極配線を越えて相互に接続し
た。
を得ようとすると、高周波特性が劣化したり、素子が大
型化するという問題があった。 【解決手段】 ゲート電極配線を格子状に形成し、この
ゲート電極配線の格子の中にソース・ドレイン電極を島
状に分離して形成し、この島状のソース・ドレイン電極
のそれぞれを前記ゲート電極配線を越えて相互に接続し
た。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型トランジ
スタに関し、特に化合物半導体からなる電界効果型トラ
ンジスタに関する。
スタに関し、特に化合物半導体からなる電界効果型トラ
ンジスタに関する。
【０００２】
【従来の技術】従来の一般的な構造を有する電界効果型
トランジスタを図９、図１０に示す。この電界効果型ト
ランジスタ（以下、ＦＥＴ）は、フィンガーストライプ
型と呼ばれる櫛歯形電極を重ねた構造のものである。す
なわち、化合物半導体層１５〜１７が形成された基板１
１の一端部側から他の端部側に向けて櫛歯形に延びるソ
ース電極１２を設けると共に、このソース電極１２の櫛
歯と噛合するように、基板１１の他の端部側から一端部
側に向けて櫛歯形に延びるドレイン電極１３を設け、さ
らにソース電極１２の櫛歯とドレイン電極１３の櫛歯と
の間にゲート電極１４を設けたものである。なお、化合
物半導体層１５〜１７は、例えばガリウム砒素（ＧａＡ
ｓ）やアルミニウムガリウム砒素（ＡｌＧａＡｓ）など
から成り、例えばバッファ層１５、活性層１６、および
コンタクト層１７などで構成される。
トランジスタを図９、図１０に示す。この電界効果型ト
ランジスタ（以下、ＦＥＴ）は、フィンガーストライプ
型と呼ばれる櫛歯形電極を重ねた構造のものである。す
なわち、化合物半導体層１５〜１７が形成された基板１
１の一端部側から他の端部側に向けて櫛歯形に延びるソ
ース電極１２を設けると共に、このソース電極１２の櫛
歯と噛合するように、基板１１の他の端部側から一端部
側に向けて櫛歯形に延びるドレイン電極１３を設け、さ
らにソース電極１２の櫛歯とドレイン電極１３の櫛歯と
の間にゲート電極１４を設けたものである。なお、化合
物半導体層１５〜１７は、例えばガリウム砒素（ＧａＡ
ｓ）やアルミニウムガリウム砒素（ＡｌＧａＡｓ）など
から成り、例えばバッファ層１５、活性層１６、および
コンタクト層１７などで構成される。
【０００３】このような構造を有する電界効果型トラン
ジスタは、携帯電話のパワーアンプ回路などに用いられ
るものであり、リセス幅ＬR 並びにゲート長Ｌg がそれ
ぞれサブμｍ、ソース／ドレイン電極１２、１３の配線
幅ＬS 、ＬD がメッキ形成部（不図示）を含めて１０μ
ｍ以下、ゲート電極１４の配線幅Ｗg が４００μｍ程度
で、ゲート電極１４の総配線幅（単位配線幅×段数）が
４００μｍ×５０段＝〜２０ｍｍ程度に形成され、数十
ｍＡ〜数Ａの大電流と数百ＭＨｚ〜数十ＧＨｚの高周波
動作に対応した構造になっている。
ジスタは、携帯電話のパワーアンプ回路などに用いられ
るものであり、リセス幅ＬR 並びにゲート長Ｌg がそれ
ぞれサブμｍ、ソース／ドレイン電極１２、１３の配線
幅ＬS 、ＬD がメッキ形成部（不図示）を含めて１０μ
ｍ以下、ゲート電極１４の配線幅Ｗg が４００μｍ程度
で、ゲート電極１４の総配線幅（単位配線幅×段数）が
４００μｍ×５０段＝〜２０ｍｍ程度に形成され、数十
ｍＡ〜数Ａの大電流と数百ＭＨｚ〜数十ＧＨｚの高周波
動作に対応した構造になっている。
【０００４】
【発明が解決しようとする問題点】ところが、高周波
化、高出力化の傾向の強まる電子機器において、従来の
ような電極パターンで更に大電流化に対応した素子をつ
くるには、１段当りのゲート電極幅Ｗg を長くするかゲ
ート電極４の段数を増やして、総ゲート電極幅を大きく
する必要がある。但し、総ゲート電極幅をそのまま大き
くしたのでは素子面積の増大を招き、小型化指向の電子
機器のニーズに合わなくなる上、素子面積の増加は、単
純な配線長の増加から高周波動作における信号遅延が顕
著になり、遮断周波数の低下等の高周波特性の劣化を引
き起こすという問題がある。
化、高出力化の傾向の強まる電子機器において、従来の
ような電極パターンで更に大電流化に対応した素子をつ
くるには、１段当りのゲート電極幅Ｗg を長くするかゲ
ート電極４の段数を増やして、総ゲート電極幅を大きく
する必要がある。但し、総ゲート電極幅をそのまま大き
くしたのでは素子面積の増大を招き、小型化指向の電子
機器のニーズに合わなくなる上、素子面積の増加は、単
純な配線長の増加から高周波動作における信号遅延が顕
著になり、遮断周波数の低下等の高周波特性の劣化を引
き起こすという問題がある。
【０００５】このような問題を回避するために、単位ゲ
ート電極幅を短くしたままで段数を増やすと、段延長方
向でのパッケージとの配線接続に要するボンディング数
を増やす必要があり、パッケージサイズが更に大きくな
るという問題が発生する。
ート電極幅を短くしたままで段数を増やすと、段延長方
向でのパッケージとの配線接続に要するボンディング数
を増やす必要があり、パッケージサイズが更に大きくな
るという問題が発生する。
【０００６】本発明は、このような従来装置の問題点に
鑑みてなされたものであり、高周波特性が劣化したり、
素子が大型化することなく大電流化に対応できる電界効
果型トランジスタを提供することを目的とする。
鑑みてなされたものであり、高周波特性が劣化したり、
素子が大型化することなく大電流化に対応できる電界効
果型トランジスタを提供することを目的とする。
【０００７】
【問題点を解決するための手段】上記目的を達成するた
めに、請求項１に係る電界効果型トランジスタでは、ゲ
ート電極配線を格子状に形成し、このゲート電極配線の
格子の中にソース・ドレイン電極を島状に分離して形成
し、この島状のソース・ドレイン電極のそれぞれを前記
ゲート電極配線を越えて相互に接続した。
めに、請求項１に係る電界効果型トランジスタでは、ゲ
ート電極配線を格子状に形成し、このゲート電極配線の
格子の中にソース・ドレイン電極を島状に分離して形成
し、この島状のソース・ドレイン電極のそれぞれを前記
ゲート電極配線を越えて相互に接続した。
【０００８】
【作用】上記のように構成すると、単位ＦＥＴセル当り
の総ゲート電極幅が凡そ２倍になることで、見かけ上の
コンダクタンスも凡そ２倍になる。したがって、従来構
造に比ベて同一面積で消費電力を凡そ１／４まで下げる
ことができる。また、従来構造に比べてソース電極の配
線の終端部が小さく、ここでの負荷インピーダンスの不
整合による反射成分が殆どなく、よって反射による位相
擾乱が少ない電界効果型トランジスタとなる。
の総ゲート電極幅が凡そ２倍になることで、見かけ上の
コンダクタンスも凡そ２倍になる。したがって、従来構
造に比ベて同一面積で消費電力を凡そ１／４まで下げる
ことができる。また、従来構造に比べてソース電極の配
線の終端部が小さく、ここでの負荷インピーダンスの不
整合による反射成分が殆どなく、よって反射による位相
擾乱が少ない電界効果型トランジスタとなる。
【０００９】
【発明の実施の形態】以下、請求項１に係る発明を添付
図面に基づき詳細に説明する。図１は、請求項１に係る
電界効果型トランジスタの一部を示す断面図であり、図
２は平面図である。
図面に基づき詳細に説明する。図１は、請求項１に係る
電界効果型トランジスタの一部を示す断面図であり、図
２は平面図である。
【００１０】基板１上に、半導体膜２が形成されてい
る。この半導体膜２は、例えばバッファ層２ａ、活性層
２ｂ、コンタクト層２ｃなどで構成される。基板１は、
シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの単
結晶半導体基板、もしくはサファイア（Ａｌ2 Ｏ3 ）な
どの単結晶絶縁基板などから成る。半導体膜２は、ガリ
ウム砒素（ＧａＡｓ）やアルミニウムガリウム砒素（Ａ
ｌＧａＡｓ）などの化合物半導体などから成る。
る。この半導体膜２は、例えばバッファ層２ａ、活性層
２ｂ、コンタクト層２ｃなどで構成される。基板１は、
シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの単
結晶半導体基板、もしくはサファイア（Ａｌ2 Ｏ3 ）な
どの単結晶絶縁基板などから成る。半導体膜２は、ガリ
ウム砒素（ＧａＡｓ）やアルミニウムガリウム砒素（Ａ
ｌＧａＡｓ）などの化合物半導体などから成る。
【００１１】活性層２ｂ上には、ゲート電極３が形成さ
れている。このゲート電極３はＴｉ／Ａｌなどから成
り、格子状に形成されている。また、コンタクト層２ｃ
上には、ＡｕＧｅ／Ｎｉ／Ａｕなどから成るソース電極
４とドレイン電極５が形成されている。このソース電極
４とドレイン電極５は、ゲート電極３の格子の中の略中
央部に配置されている。これらのソース電極４とドレイ
ン電極５は、配線４′と配線５′を介してそれぞれ相互
に接続されている。なお、この配線４′と配線５′がゲ
ート電極３と交差する部分は、それぞれの配線が短絡し
ないよう高さを変えて交差させるブリッジ状に形成され
る。
れている。このゲート電極３はＴｉ／Ａｌなどから成
り、格子状に形成されている。また、コンタクト層２ｃ
上には、ＡｕＧｅ／Ｎｉ／Ａｕなどから成るソース電極
４とドレイン電極５が形成されている。このソース電極
４とドレイン電極５は、ゲート電極３の格子の中の略中
央部に配置されている。これらのソース電極４とドレイ
ン電極５は、配線４′と配線５′を介してそれぞれ相互
に接続されている。なお、この配線４′と配線５′がゲ
ート電極３と交差する部分は、それぞれの配線が短絡し
ないよう高さを変えて交差させるブリッジ状に形成され
る。
【００１２】図３はソース電極４とドレイン電極５の配
線パターンを示す図である。多数のソース電極４とドレ
イン電極５が縦横に配置され、外周部には電極パッド４
ａ、５ａが設けられている。図４はゲート電極３の配線
を示す図である。ゲート電極３は格子状に形成され、そ
の外周部には複数の電極パッド３ａが形成されている。
この電極パッド３ａは種々の形態に設けることができ
る。
線パターンを示す図である。多数のソース電極４とドレ
イン電極５が縦横に配置され、外周部には電極パッド４
ａ、５ａが設けられている。図４はゲート電極３の配線
を示す図である。ゲート電極３は格子状に形成され、そ
の外周部には複数の電極パッド３ａが形成されている。
この電極パッド３ａは種々の形態に設けることができ
る。
【００１３】図５は、ソース・ドレイン電極４、５とゲ
ート電極３を重ね合わせて、ソース電極４とドレイン電
極５をそれぞれ接続した状態を示す図である。このよう
に構成することにより、格子状のゲート電極配線３の両
側にソース・ドレイン電極４、５が配置された単位ＦＥ
Ｔを所定領域中に多数作り込むことができる。この場
合、全てのソース電極４とドレイン電極５との間に位置
する格子状のゲート電極配線３の下部にチャネルが形成
される。
ート電極３を重ね合わせて、ソース電極４とドレイン電
極５をそれぞれ接続した状態を示す図である。このよう
に構成することにより、格子状のゲート電極配線３の両
側にソース・ドレイン電極４、５が配置された単位ＦＥ
Ｔを所定領域中に多数作り込むことができる。この場
合、全てのソース電極４とドレイン電極５との間に位置
する格子状のゲート電極配線３の下部にチャネルが形成
される。
【００１４】図６は他の実施形態を示す図であり、ソー
ス電極４の電極パッド４ａを中央部に十字状に形成し、
その両側に単位ＦＥＴを多数形成し、さらに周縁部にド
レイン電極５の電極パッド５ａを設けたものである。
ス電極４の電極パッド４ａを中央部に十字状に形成し、
その両側に単位ＦＥＴを多数形成し、さらに周縁部にド
レイン電極５の電極パッド５ａを設けたものである。
【００１５】上述のような電界効果トランジスタの製造
方法を図７に基づいて説明する。まず、基板１上にＭＯ
ＣＶＤ法やＭＢＥ法でバッファ層２ａ、活性層２ｂ、コ
ンタクト層２ｃなどから成る半導体膜２を形成する。
方法を図７に基づいて説明する。まず、基板１上にＭＯ
ＣＶＤ法やＭＢＥ法でバッファ層２ａ、活性層２ｂ、コ
ンタクト層２ｃなどから成る半導体膜２を形成する。
【００１６】次いで、図７（ｂ）に示すように、素子間
分離を行うために、半導体膜２をメサエッチングする。
このフォトリソ工程は一般的なポジ型感光レジスト６を
用いたもので、エッチングは硫酸／過酸化水素あるいは
燐酸／過酸化水素を用いたウエットエッチングで行う。
メサ部Ｍ上には単位ＦＥＴをセル単体若しくは複数形成
することとなる。
分離を行うために、半導体膜２をメサエッチングする。
このフォトリソ工程は一般的なポジ型感光レジスト６を
用いたもので、エッチングは硫酸／過酸化水素あるいは
燐酸／過酸化水素を用いたウエットエッチングで行う。
メサ部Ｍ上には単位ＦＥＴをセル単体若しくは複数形成
することとなる。
【００１７】次に、図７（ｃ）に示すように、ソース／
ドレイン電極４、５を形成する。ソース・ドレイン電極
４、５のマスクパターン７をフォトリソ工程で形成し、
オーミックコンタクトを取るためのＡｕＧｅ／Ｎｉ／Ａ
ｕ等の金属を合計で１００〜数百ｎｍの厚みに蒸着す
る。リフトオフ法でソース・ドレイン電極４、５のパタ
ーンに形成した後、３００〜５００℃のアロイアニール
を行い、コンタクト層２ｃとのオーミックを形成する。
形成されるソース・ドレイン電極４、５のパターンは、
矩形格子を基本とするが、３角形や５角形以上でも可能
である。
ドレイン電極４、５を形成する。ソース・ドレイン電極
４、５のマスクパターン７をフォトリソ工程で形成し、
オーミックコンタクトを取るためのＡｕＧｅ／Ｎｉ／Ａ
ｕ等の金属を合計で１００〜数百ｎｍの厚みに蒸着す
る。リフトオフ法でソース・ドレイン電極４、５のパタ
ーンに形成した後、３００〜５００℃のアロイアニール
を行い、コンタクト層２ｃとのオーミックを形成する。
形成されるソース・ドレイン電極４、５のパターンは、
矩形格子を基本とするが、３角形や５角形以上でも可能
である。
【００１８】次に、図７（ｄ）に示すように、ゲート電
極配線３を形成する。ＦＥＴ動作領域であるＮ型活性層
２ｂ上にソース／ドレイン電極４、５とのオーミックコ
ンタクトをとるためのＮ+ ハイドープ層２ｃがエピタキ
シャル成長やイオン注入等で素子領域の全面に形成され
ている場合、スパッタリングやプラズマＣＶＤ法により
ＳｉＯ2 やＳｉＮなどの絶縁層（不図示）を成膜後、フ
ォトリソ工程によりレジストによるチャネル領域（ゲー
ト電極配線）のマスクパターンを形成し、チャネル領域
上の絶縁層とコンタクト層２ｃをエッチング除去する。
この際、コンタクト層２ｃのエッチング除去には硫酸／
過酸化水素などを用いたウェットエッチングでも可能で
あるが、基板面内のエッチング深さ精度と基板方位によ
らないゲート長の均一化を得るために、塩素系ガスを用
いたＲＩＥ法などでのドライエッチングによる異方性エ
ッチングが望ましい。その後、活性層２ｂの露出したチ
ャネル領域上に、Ａｌ若しくはＴｉ／Ａｌなどの低抵抗
金属若しくは低抵抗金属と高融点金属の積層膜を蒸着
し、レジスト剥離によるリフトオフでゲート電極配線３
を形成する。また、上記チャネル領域形成のためのマス
クパターンは、ＳｉＯ2 など絶縁層の成膜なしでレジス
トパターンのみでも可能であるが、ポジ型レジストを用
いる場合ではレジスト開口部が順テーパーとなりリフト
オフの精度が悪くなるために望ましくない。ゲート電極
配線３のパターンは矩形格子状が基本型であるが、図７
（ｃ）に示す工程で作成したソース／ドレイン電極４、
５の形状の相似形であればよい。これは電流の流れるパ
ス（ゲート長）を同じくするためである。配線パターン
は、図４に示すように、矩形格子状のソース・ドレイン
電極４、５の中間を線状に結んだ格子状に形成される。
この格子状の線３部分がゲート電極となり、その外側の
領域に外部回路を接続するためのボンディングパッド３
ａが設けられている。単位ＦＥＴセルの大きさは、０．
４〜０．１６μｍ2のＦＥＴ部に、１００〜４００μｍ
2 のゲート電極配線３の格子が１００〜２００個形成さ
れ、主配線３とその外周部にボンディングパッド３ａを
配置した形となる。このボンディングパッド３ａの形状
は単位ＦＥＴセルの特性に合わせて任意に決定すればよ
い。ここで、図７（ｃ）と図７（ｄ）の工程は使用基板
のコンタクト層２ｃのドーピング濃度や電極材料によっ
ては前後することも可能である。図５中で示したゲート
電極配線３とソース若しくはドレイン電極配線４、５が
外周部で交差する場合には、ゲート電極配線３を先に形
成し、ＳｉＯ2 やＳｉＮ等の絶縁膜８を介した上でフォ
トレジストによる交差部を形成する方法が取られる。
極配線３を形成する。ＦＥＴ動作領域であるＮ型活性層
２ｂ上にソース／ドレイン電極４、５とのオーミックコ
ンタクトをとるためのＮ+ ハイドープ層２ｃがエピタキ
シャル成長やイオン注入等で素子領域の全面に形成され
ている場合、スパッタリングやプラズマＣＶＤ法により
ＳｉＯ2 やＳｉＮなどの絶縁層（不図示）を成膜後、フ
ォトリソ工程によりレジストによるチャネル領域（ゲー
ト電極配線）のマスクパターンを形成し、チャネル領域
上の絶縁層とコンタクト層２ｃをエッチング除去する。
この際、コンタクト層２ｃのエッチング除去には硫酸／
過酸化水素などを用いたウェットエッチングでも可能で
あるが、基板面内のエッチング深さ精度と基板方位によ
らないゲート長の均一化を得るために、塩素系ガスを用
いたＲＩＥ法などでのドライエッチングによる異方性エ
ッチングが望ましい。その後、活性層２ｂの露出したチ
ャネル領域上に、Ａｌ若しくはＴｉ／Ａｌなどの低抵抗
金属若しくは低抵抗金属と高融点金属の積層膜を蒸着
し、レジスト剥離によるリフトオフでゲート電極配線３
を形成する。また、上記チャネル領域形成のためのマス
クパターンは、ＳｉＯ2 など絶縁層の成膜なしでレジス
トパターンのみでも可能であるが、ポジ型レジストを用
いる場合ではレジスト開口部が順テーパーとなりリフト
オフの精度が悪くなるために望ましくない。ゲート電極
配線３のパターンは矩形格子状が基本型であるが、図７
（ｃ）に示す工程で作成したソース／ドレイン電極４、
５の形状の相似形であればよい。これは電流の流れるパ
ス（ゲート長）を同じくするためである。配線パターン
は、図４に示すように、矩形格子状のソース・ドレイン
電極４、５の中間を線状に結んだ格子状に形成される。
この格子状の線３部分がゲート電極となり、その外側の
領域に外部回路を接続するためのボンディングパッド３
ａが設けられている。単位ＦＥＴセルの大きさは、０．
４〜０．１６μｍ2のＦＥＴ部に、１００〜４００μｍ
2 のゲート電極配線３の格子が１００〜２００個形成さ
れ、主配線３とその外周部にボンディングパッド３ａを
配置した形となる。このボンディングパッド３ａの形状
は単位ＦＥＴセルの特性に合わせて任意に決定すればよ
い。ここで、図７（ｃ）と図７（ｄ）の工程は使用基板
のコンタクト層２ｃのドーピング濃度や電極材料によっ
ては前後することも可能である。図５中で示したゲート
電極配線３とソース若しくはドレイン電極配線４、５が
外周部で交差する場合には、ゲート電極配線３を先に形
成し、ＳｉＯ2 やＳｉＮ等の絶縁膜８を介した上でフォ
トレジストによる交差部を形成する方法が取られる。
【００１９】次に、図７（ｅ）に示すように、ソース・
ドレイン配線４′、５′を形成する。パッシベーション
膜としてＳｉＯ2 やＳｉＮ等の絶縁膜９をスパッタリン
グ法若しくはプラズマＣＶＤ法で成膜して、ソース・ド
レイン電極４、５のコンタクトホール９ａをフォトリソ
とエッチング工程により形成した後、ソース・ドレイン
配線４、５を形成する。金メッキのベースメタルとし
て、１００ｎｍ程度のＴｉをソース・ドレイン配線形状
のフォトレジストパターン上に蒸着した後、再度ソース
・ドレイン配線形状のフォトレジストパターンを形成
し、金を１〜２μｍ程度メッキする。レジスト除去後に
希釈ＨＦなどでＴｉ膜をエッチングした後に下層のレジ
ストを除去することでエアブリッジ部分を含むソース・
ドレイン配線パターンが形成される。配線パターンは基
本型として、ソース・ドレイン配線４、５を交互にゲー
ト格子対角線に平行に形成する。コンタクト部９ａから
隣のコンタクト部９ａまでの配線４′、５′はブリッジ
を形成する場合、ゲート配線３とのクロス部と同様にエ
アブリッジが望ましい。
ドレイン配線４′、５′を形成する。パッシベーション
膜としてＳｉＯ2 やＳｉＮ等の絶縁膜９をスパッタリン
グ法若しくはプラズマＣＶＤ法で成膜して、ソース・ド
レイン電極４、５のコンタクトホール９ａをフォトリソ
とエッチング工程により形成した後、ソース・ドレイン
配線４、５を形成する。金メッキのベースメタルとし
て、１００ｎｍ程度のＴｉをソース・ドレイン配線形状
のフォトレジストパターン上に蒸着した後、再度ソース
・ドレイン配線形状のフォトレジストパターンを形成
し、金を１〜２μｍ程度メッキする。レジスト除去後に
希釈ＨＦなどでＴｉ膜をエッチングした後に下層のレジ
ストを除去することでエアブリッジ部分を含むソース・
ドレイン配線パターンが形成される。配線パターンは基
本型として、ソース・ドレイン配線４、５を交互にゲー
ト格子対角線に平行に形成する。コンタクト部９ａから
隣のコンタクト部９ａまでの配線４′、５′はブリッジ
を形成する場合、ゲート配線３とのクロス部と同様にエ
アブリッジが望ましい。
【００２０】基本型は、図５に示すように、ソース・ド
レイン配線４′、５′が一方の対角方向のみの配線パタ
ーンであって、クロス部の無い配線パターンであるが、
図８に示すように、二方の対角方向で配線して、ソース
・ドレイン配線４′、５′がブリッジで交差するように
形成することも可能である。この方法はソース／ドレイ
ン配線４′、５′間に発生する寄生容量が増大してＦＥ
Ｔの高周波特性に悪影響を及ぼす可能性があるが、比較
的低周波領域では見かけ上の配線コンダクタンスが高く
なることで、特性向上が期待できる。
レイン配線４′、５′が一方の対角方向のみの配線パタ
ーンであって、クロス部の無い配線パターンであるが、
図８に示すように、二方の対角方向で配線して、ソース
・ドレイン配線４′、５′がブリッジで交差するように
形成することも可能である。この方法はソース／ドレイ
ン配線４′、５′間に発生する寄生容量が増大してＦＥ
Ｔの高周波特性に悪影響を及ぼす可能性があるが、比較
的低周波領域では見かけ上の配線コンダクタンスが高く
なることで、特性向上が期待できる。
【００２１】
【発明の効果】以上説明したように本発明に係る電界効
果型トランジスタでは、ゲート電極配線パターンを格子
状に形成し、このゲート電極配線の格子の中にソース・
ドレイン電極を島状に分離して形成し、それぞれのソー
ス・ドレイン電極を相互に結線したことから、新規の設
備投資なしに現行プロセスルールでＦＥＴ素子の小型化
と消費電力の向上が達成でき、１ウェハー当りの製造取
り数の大幅な向上が見込まれ、ＦＥＴを使用する電子機
器全般の低価格化に貢献できる。つまり、ＦＥＴを構成
する半導体材料の改良や製造方法の改良やパターンの極
微細化等のブレークスルー無しに現状のパターンルール
において、従来の素子面積で最大２倍の総ゲート幅の増
大を可能にした配線パターンを形成できる。
果型トランジスタでは、ゲート電極配線パターンを格子
状に形成し、このゲート電極配線の格子の中にソース・
ドレイン電極を島状に分離して形成し、それぞれのソー
ス・ドレイン電極を相互に結線したことから、新規の設
備投資なしに現行プロセスルールでＦＥＴ素子の小型化
と消費電力の向上が達成でき、１ウェハー当りの製造取
り数の大幅な向上が見込まれ、ＦＥＴを使用する電子機
器全般の低価格化に貢献できる。つまり、ＦＥＴを構成
する半導体材料の改良や製造方法の改良やパターンの極
微細化等のブレークスルー無しに現状のパターンルール
において、従来の素子面積で最大２倍の総ゲート幅の増
大を可能にした配線パターンを形成できる。
【図１】請求項１に係る電界効果型トランジスタの一部
を示す断面図である。
を示す断面図である。
【図２】請求項１に係る電界効果型トランジスタの一部
を示す平面図である。
を示す平面図である。
【図３】請求項１に係る電界効果型トランジスタのソー
ス・ドレイン電極部分を示す図である。
ス・ドレイン電極部分を示す図である。
【図４】請求項１に係る電界効果型トランジスタのゲー
ト電極部分を示す図である。
ト電極部分を示す図である。
【図５】請求項１に係る電界効果型トランジスタの全体
を示す平面図である。
を示す平面図である。
【図６】請求項１に係る電界効果型トランジスタの他の
実施形態を示す図である。
実施形態を示す図である。
【図７】請求項１に係る電界効果型トランジスタの製造
方法を示す工程図である。
方法を示す工程図である。
【図８】請求項１に係る電界効果型トランジスタの他の
配線パターン例を示す図である。
配線パターン例を示す図である。
【図９】従来の電界効果型トランジスタを示す図であ
る。
る。
【図１０】図９のＡ−Ａ’線断面図である。
１‥‥‥基板、２‥‥‥化合物半導体膜、３‥‥‥ゲー
ト電極、４‥‥‥ソース電極、５‥‥‥ドレイン電極
ト電極、４‥‥‥ソース電極、５‥‥‥ドレイン電極
Claims (1)
- 【請求項１】 ゲート電極配線を格子状に形成し、この
ゲート電極の配線格子の中にソース・ドレイン電極を島
状に分離して形成し、この島状のソース・ドレイン電極
のそれぞれを前記ゲート電極配線を越えて相互に接続し
た電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01709098A JP3441353B2 (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01709098A JP3441353B2 (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214408A true JPH11214408A (ja) | 1999-08-06 |
| JP3441353B2 JP3441353B2 (ja) | 2003-09-02 |
Family
ID=11934300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01709098A Expired - Fee Related JP3441353B2 (ja) | 1998-01-29 | 1998-01-29 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441353B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013501362A (ja) * | 2009-08-04 | 2013-01-10 | ジーエーエヌ システムズ インコーポレイテッド | アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ |
| JP2013520000A (ja) * | 2010-02-10 | 2013-05-30 | フォルシュングスフェアブント ベルリン エー ファウ | 高い電流許容能力を有するラテラル半導体構成エレメント用のスケーラビリティを有する構造 |
| JP2013526076A (ja) * | 2010-05-02 | 2013-06-20 | ヴィシク テクノロジーズ リミテッド | 電界効果パワートランジスタ |
| JP2013528930A (ja) * | 2010-04-13 | 2013-07-11 | ジーエーエヌ システムズ インコーポレイテッド | アイランドトポロジを用いる高密度窒化ガリウム装置 |
| JP2015008280A (ja) * | 2013-05-30 | 2015-01-15 | 日亜化学工業株式会社 | 電界効果トランジスタ |
| US9029866B2 (en) | 2009-08-04 | 2015-05-12 | Gan Systems Inc. | Gallium nitride power devices using island topography |
| US9153509B2 (en) | 2009-08-04 | 2015-10-06 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
-
1998
- 1998-01-29 JP JP01709098A patent/JP3441353B2/ja not_active Expired - Fee Related
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| US9153509B2 (en) | 2009-08-04 | 2015-10-06 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
| US9508797B2 (en) | 2009-08-04 | 2016-11-29 | Gan Systems Inc. | Gallium nitride power devices using island topography |
| US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
| JP2013520000A (ja) * | 2010-02-10 | 2013-05-30 | フォルシュングスフェアブント ベルリン エー ファウ | 高い電流許容能力を有するラテラル半導体構成エレメント用のスケーラビリティを有する構造 |
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| Publication number | Publication date |
|---|---|
| JP3441353B2 (ja) | 2003-09-02 |
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