JP2013526076A - 電界効果パワートランジスタ - Google Patents

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Abstract

通常はオフである電界効果トランジスタ（ＦＥＴ）であって、異なる組成及び隣接する層間のヘテロ接合部界面、Ｆｅｒｍｉレベル、並びに伝導帯及び原子価エネルギーバンドを有する複数の隣接する窒化物半導体層と、複数の窒化物層の最上位窒化物層を覆い、ソース及びドレインの近傍でヘテロ接合部のうち少なくとも２個の領域を各々含むソース及びドレイン及びアクセス領域を有するソース及びドレインと、ソースとドレイン間の第１のゲートとを含み、ゲートと共通接地電圧の間に電位差が存在しない場合、各々のソースとドレインアクセス領域内の複数のヘテロ接合部において２次元電子ガス（２ＤＥＧ）がアクセス領域に存在し、第１のゲートの下側のヘテロ接合部のどの領域にも隣接する２ＤＥＧが実質的に存在しない。
【選択図】図１Ａ

Description

関連出願
本出願は、米国特許法第１１９条（ｅ）項に基づき、２０１０年５月２日出願の米国仮出願第６１／３３０，３６１号を優先権主張するものであり、その開示内容を引用に本明細書に組み込む。
本発明の実施形態は、電界効果トランジスタに関する。
テレビ、電気自動車、レーダーシステム、電気モータコントローラ、及び無停電電源（ＵＰＳ）装置等のコンシューマ製品を含む各種の製品及びシステムは、多くの場合高圧電源から供給される比較的大量の電力供給を必要とする。これら製品及びシステムにより求められる切換機能を実行する電源スイッチとして、シリコン材料及び技術に基づく各種の半導体電界効果トランジスタ（ＦＥＴ）が一般に用いられる。
ＦＥＴは通常、電源を負荷に接続する「ソース」及び「ドレイン」と呼ばれる端子、並びにソースとドレイン間に配置された「ゲート」と呼ばれ、ソースとドレイン間のゲートの下側に配置されたＦＥＴ内の電流搬送チャネルの抵抗を制御するＦＥＴ内の端子を含んでいる。ゲートに印加された共通接地電圧に相対的な電圧により、ＦＥＴ内でトランジスタをオン及びオフにすべくチャネルの抵抗を制御する電界が生成される。オンにされた場合、ゲートに印加された電圧によりチャネルの抵抗が小さくなり、ソースとドレイン間を比較的大きい電流が流れることできるようになる。トランジスタがオンにされたときのソースとドレイン間の全抵抗をトランジスタの「オン抵抗」と称する。オン抵抗は、チャネルの抵抗、ソースの下側及び近傍におけるＦＥＴの領域の電流に対する抵抗、及びドレインの下側及び近傍におけるＦＥＴの領域の抵抗に依存する。ソース及びドレインの下側及び近傍にある領域は従来、アクセス領域と呼ばれる。
Ｓｉを主成分とする従来のパワーＦＥＴは有用なスイッチング機能を提供するが、例えば、電力切替アプリケーション、例えば電気モーター及び車両、無停電電源（ＵＰＳ）、及び太陽光発電インバータ等の動作に対して所望の特性を与えるべく構成することは容易でない。これらの装置の動作に適したスイッチは、これらがオフであるときは比較的高い絶縁破壊電圧により、オンであるときはソースとドレイン間の高い「オン電流」により、及び比較的低いゲートとドレインのリーク電流により有利に特徴付けられる。これらが高い接合温度で動作し、且つオフとオン状態の間で切り替わる間に生じる傾向がある電流及び／又は電圧過渡現象への耐性が良好である点が有利である。また、安全上の理由から、好適にはスイッチは自身のゲートが接地電位であるときはオフである。
例えば、半導体電源スイッチがオフ時にゲート周辺で絶縁破壊電圧が１ｍｍ（ミリメートル）当たり約６００Ｖ以上及びリーク電流が約１００μΑ未満であることが有利であろう。オン時にスイッチが１ｍｍ当たり約１０オーム以下のオン抵抗を有し、且つ約５０Ａ（アンペア）以上のドレイン電流に安全に対応できることが有利である。また、安全上の理由から、約２ボルト未満のゲート電圧ではスイッチがオフであって、約２００℃以上の接合温度で損傷せずに動作可能であることが一般に有利である。Ｓｉ材料及び技術に基づく半導体スイッチは、バンドギャップが通常約２ｅＶ（電子ボルト）未満であり、材料内の電子の飽和ドリフト速度はそのままでは高絶縁破壊電圧及び巨大なオン電流に対応していないため、一般にこれらの仕様を満たすように構成するのは容易でない。
一方、ＧａＮ（窒化ガリウム）及びＡｌＮ（窒化アルミニウム）等の窒化物を主成分とする半導体材料は、各々３．４ｅＶ及び６．２ｅＶの比較的大きいバンドギャップにより特徴付けられる。また、大きいバンドギャップ層に隣接する小さいバンドギャップ層を含む窒化物半導体層構造を有するＦＥＴは、高飽和ドリフト速度により特徴付けられる比較的高濃度の高移動度電子を提供する。高移動度電子は、層間の界面で狭い三角形の電位井戸に蓄積されて２次元電子ガス（２ＤＥＧ）と呼ばれる、比較的薄いシート状の電子濃度を形成する。２ＤＥＧの幾何学的構造及び位置に起因して、２ＤＥＧ内の電子は一般に、極めて低いドナー不純物拡散を呈し、その結果、例えば約１．５×１０７ｃｍ／ｓに等しい比較的高電子移動度を発揮する。２ＤＥＧ内の電子の濃度は最高１×１０１３／ｃｍ２であってよい。
２ＤＥＧ内で高移動度電子を生成して制御することにより動作するＦＥＴトランジスタは従来、高電子移動度トランジスタ「ＨＥＭＴ」と呼ばれる。これらのトランジスタを特徴付ける異なる組成の層を含む半導体層構造は「ヘテロ構造」と呼ばれ、異なる組成の２個の隣接層間の界面は「ヘテロ接合部」と呼ばれる。
窒化物を主成分とする半導体材料はその固有の特徴により高出力半導体スイッチの製造に利用するには優れた材料であると思われるが、この特徴を利用してそのようなスイッチを製造するのは困難であることが分かっている。例えば、２ＤＥＧ窒化物ＦＥＴは、通常はオフであることが望ましいにも拘わらず通常はオンであるため、許容できるコストで所望の特徴を有するパワーＦＥＴを製造するために欠陥濃度が十分に低い窒化物半導体層を製造することが困難なことが分かっている。
本発明の一実施形態は、ＦＥＴが通常オフであって比較的大きい絶縁破壊電圧を有し、またオンであるとき、トランジスタのソースとドレイン間の電流に対する抵抗が比較的小さくなるように各層の圧電及び自発分極が構成されている複数の窒化物半導体層を含むＦＥＴを提供することに関する。
本発明の一実施形態において、ＦＥＴ内の各層は、チャネル層と比較的広いバンドギャップ窒化物層との間のヘテロ接合部の近傍で、比較的狭いバンドギャップ窒化物「チャネル」層に配置された２ＤＥＧ電流チャネルを含んでいる。広バンドギャップ層はチャネル層に電子を提供する「電子供給」層として機能する。チャネル及び電子供給層は、「電位制御層」と呼ばれる第３の窒化物層に関連付けられている。本発明の一実施形態において、電位制御層の圧電及び／又は自然分極により生成された電界は、電子供給層とは逆方向を向いている。電位制御層の電界は、チャネル及び電子供給層の分極化から生じた静電界により生成された静電位を変化させて、ＦＥＴが通常オフであるように電子の第１の電流チャネル内の２ＤＥＧチャネルを実質的に空にする。
本発明の一実施形態において、第１の２ＤＥＧチャネルに関連付けられたチャネル及び電子供給層は各々ＧａＮ及びＩｎｙＡｌｚＧａｌ−ｙ−ｚＮから形成される。電位制御層は、任意選択的にＩｎｘＧａ１−ｘＮから形成される。電子移動度を下げる不純物散乱を緩和するために、任意選択的に、ＦＥＴ内のチャネル及び電子供給層内の半導体材料には意図的にドープされない。
本発明の一実施形態によれば、ＦＥＴは、ＦＥＴのアクセス領域に２ＤＥＧを有する他の窒化物層のヘテロ接合部において追加的な２ＤＥＧ電流チャネルを含んでいる。アクセス領域における追加的な２ＤＥＧチャネル及び電子により、ＦＥＴがオンにされた場合にソースとドレイン間に比較的抵抗が小さい電流路の確立が可能になる。
複数のゲートがソースとドレイン間に配置されていて、ゲートに印加される電圧を用いては２ＤＥＧ電流チャネル内での電流及び電子の濃度を制御するＦＥＴ内に電界を形成する。任意選択的に、ＦＥＴは、ＦＥＴの最上層の下側で異なる深さに底面を有する１個又は複数の凹部を有するように形成される。複数のゲートのうち異なるゲートが１個又は複数の凹部の異なる底面に配置されている。
本発明の一実施形態において、ＦＥＴをオンにすべく、ソースからゲートへの距離に対して単調に減少する電圧がゲートに印加されて、複数の２ＤＥＧチャネル層内における２ＤＥＧ内に電子集団を生成又は増大させる。任意選択的に、電圧は、ＦＥＴをオフからオンに遷移させる間に出現してＦＥＴを損傷させる恐れのあるＦＥＴ内における電流及び／又は電圧過渡現象を緩和すべく設定されている。
本発明の一実施形態において、チャネル及び電子供給層を含むＦＥＴ内の層が、バッファ層にエピタキシャル埋め込まれて、補償不純物がドープされた薄い半導体層の超格子構造上でエピタキシャルに成長する。超格子構造は、チャネル層内における電子濃度及び電子の移動度を下げ、且つＦＥＴ内におけるリーク電流を増大させる傾向がある基板からチャネル及び電子供給層への転位、パイプ及び他の欠陥の伝搬を緩和すべく動作する。補償不純物により、超格子に電流に対して増加する抵抗が与えられる。
本発明の一実施形態において、ソース及びドレイン電極用の導電材料がアニーリングの前にＦＥＴの半導体最上面だけに堆積されて、ＦＥＴのソース及びドレイン電極と、電流を搬送する「活性」チャネル層との間に抵抗接点を設ける。電極用の導電材料の堆積を最上層に限定することにより、堆積物と活性層の下側の半導体層の間の距離が最大になる。その結果、アニーリングを行なう間に、堆積物から活性層の下側の層への導電材料の拡散が緩和される。活性層の下側の層への導電材料の拡散の緩和はリーク電流を減らすよう作用する。
本概要は、以下の詳細な説明で詳述する概念の一部を単純化した形式で紹介すべく提供するものである。本概要は権利を請求する主題の主な特徴又は本質的な特徴を明示することを意図しておらず、また権利請求する主題の範囲の限定に用いられることも意図していない。
本発明の実施形態の非限定的な例を、本段落に続いて挙げられる、明細書に添付した図面を参照しながら以下に述べる。複数の図面に出現する同一の構造、要素、又は部分は一般、それらが出現する全ての図面において同一の参照番号が付与されている。図面に示す構成要素及び特徴の寸法は、表示上の利便性及び明快さを旨として選択されており、必ずしも原寸と同一縮尺では示されていない。
図１Ａは、本発明の一実施形態による、通常はオフであるＦＥＴであり、任意選択的に３個の２ＤＥＧチャネル及び３個のゲートを含むＦＥＴのオフ状態における透視図を模式的に示す。 図１Ｂは、導電材料の拡散がＦＥＴのバッファ層まで貫通する抵抗接点ソース及びドレイン電極を有するＦＥＴの形成を模式的に示す。 図１Ｃは、本発明の一実施形態による、導電材料の拡散がＦＥＴのバッファ層まで貫通するのを防止する抵抗接点ソース及びドレイン電極を有する図１Ｂに示すＦＥＴの形成を模式的に示す。 図１Ｄは、本発明の一実施形態による、図１Ａに示すオフ状態にあるＦＥＴの領域のバンド図を示す。 図２Ａは、本発明の一実施形態による、図１Ａに示すオン状態にあるＦＥＴを模式的に示す。 図２Ｂは、本発明の一実施形態による、図２Ａに示すオン状態にあるＦＥＴのエネルギーバンド図を模式的に示す。 図３は、本発明の一実施形態による、図１Ａ、２Ａに示すものと同様であって、ＦＥＴのゲートの下側で負に帯電した誘電層を含むＦＥＴを模式的に示す。 図Ａは、本発明の一実施形態による、格子パターンに構成された図１Ａに示すものと同様のＦＥＴのモノリシックアレイを模式的に示す。 図４Ｂは、本発明の一実施形態による、格子パターンに構成された図１Ａに示すものと同様のＦＥＴのモノリシックアレイを模式的に示す。 図４Ｃは、本発明の一実施形態による、金属パッドにより電気的に接続されたソース及びソースパッドから電気的に絶縁されが異なる金属パッドにより接続されたドレインを有する図４Ｂに示すＦＥＴアレイの一部の断面を模式的に示す。 図４Ｄは、本発明の一実施形態による、ＦＥＴの格子状アレイを含み、チップキャリアに搭載されたチップを模式的に示す。 図５は、本発明の一実施形態による、熱放散筐体に収納されたＦＥＴのアレイの断面を模式的に示す。
以下の詳細説明の段落において、本発明の一実施形態によるパワーＦＥＴの構造、及びオフ状態にあるＦＥＴの層内の２ＤＥＧ濃度の特徴について図１を参照しながら議論する。図１Ａに示すＦＥＴなどの装置のリーク電流を減らす傾向がある電極を有する半導体素子を提供する方法について図１Ｂ、１Ｃを参照しながら議論する。ＦＥＴがオフ状態にある場合のバンド図を図１Ｄに示すと共に、各図を参照しながら議論する。図２Ａは、ＦＥＴがオンである場合における図１Ａに示すＦＥＴを模式的に示す。ＦＥＴがオン状態にある場合のバンド図を図１Ｄに示すと共に、各図を参照しながら議論する。
議論において、別途明記しない限り、本発明の一実施形態の１個又は複数の特性を特徴付ける状態又は関係を修飾する「実質的に」及び「約」等の形容詞は、これらの状態又は特徴が、意図した応用のための実施形態の動作にとり受容可能な許容範囲内で定義されていることを意味するものと理解されたい。
図１Ａは、本発明の一実施形態による、エピタキシャル成長した半導体層のヘテロ構造スタック１２０の上に形成されたドレイン「ＤＲＮ」、ソース「ＳＲＣ」、及び任意選択的にソースとドレイン間に配置された３個のゲートＧ１、Ｇ２、Ｇ３を含む、通常はオフであるＧａＮ ＦＥＴトランジスタ２０の透視図を模式的に示す。半導体層は、ソースＳＲＣとドレインＤＲＮ間に電流を通す２ＤＥＧ電流路を有している。ゲートに対して適当な電圧を印加することにより、電流路を導電及び非導電状態にし、これに応じてＦＥＴをオン及びオフに制御する。図１Ａでは、電圧がゲートに印加されておらず、ＦＥＴはオフであると仮定する。
スタック１２０は、任意選択的に高抵抗基板層１００である底部を含み、その上部を覆う層が任意選択的に有機金属化学気相成長（ＭＯＣＶＤ）法によりエピタキシャル形成されている。本発明のいくつかの一実施形態において、これらの層は分子線エピタキシ（ＭＢＥ）成長法により成長している。基板１００は、単結晶Ｓｉ、ＡＩ２Ｏ３（サファイヤ）、ＡｌＮ、又は４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、又は３Ｃ−ＳｉＣなどのＳｉＣ（炭化ケイ素、カーボランダム）の単結晶ポリタイプを含んでいてよい。
高抵抗ＡｌＭＧａｌ−ＭＮ層バッファ層１０１が基板上に成長する。バッファ層１０１は、基板１００と上層の間での格子ミスマッチにより生じ得るスタック１２０の上層におけるスレッディングその他のずれの発生を減らすべく動作する。層１０１は、任意選択的にＦｅ、Ｗ、Ｖ、Ｃｒ、Ｎｉ又はＭｇをドープすることにより、層材料の伝導帯電子の濃度を下げて、層内を通って流れるトランジスタ内のリーク電流に対する層の抵抗を増大させる。層１０１の厚さは約０．５〜約５μｍ（ミクロン）、及びＭは０．０〜約０．０５である。
ＧａＮ／ＡｌＧａＮ超格子１０３が埋め込まれたＧａＮ層１０２が層１０１の上に形成される。ＧａＮ層１０２の厚さは約２００ｎｍ〜約４００ｎｍである。任意選択的に、ＧａＮ層１０２の厚さは約３００ｎｍに等しい。超格子１０３は、ＡｌＬＧａ１−ＬＮ層１０３ｂによりインターリーブされた複数のＧａＮ層１０３ａを含んでいる。本発明の一実施形態において、超格子１０３は、少なくとも１０個のＧａＮ／ＡｌＬＧａ１−ＬＮ層１０３ａ／１０３ｂを交互に含んでいる。超格子内の各層１０３ａ又は１０３ｂの厚さは約１ｎｍ〜約３０ｎｍである。超格子層１０３ａ及び１０３ｂの間の界面１０３ｈはヘテロ接合部であって、層１００及び１０１から、層１０２上方のスタック１２０内のエピタキシャル層への転位の伝搬を緩和する「機械的」障壁として動作する。本発明の一実施形態による、超格子１０３を含む層１０２は、層１０２上方に配置されてソースＳＲＣとドレインＤＲＮ間で電流を搬送すべく制御される活性層内の欠陥濃度を下げる追加的なバッファ層とみなすことができる。層１０２及び１０３は任意選択的に、Ｆｅ、Ｗ Ｖ、Ｃｒ、Ｎｉ又はＭｇをドープすることにより電流に対する層の抵抗を増大させる。
通常はオフである非伝導の２ＤＥＧ電流チャネルを含むエピタキシャル層の活性層の組１２２が、層１０２の上に成長する。本発明の一実施形態において、活性層の組１２２は、比較的広い帯域のＩｎｙＡｌｚＧａ１―ｙ―ｚＮ電子供給層１０６に隣接する比較的狭い帯域のＧａＮチャネル層１０５を含んでいる。２ＤＥＧ電流チャネルは、界面、すなわちＧａＮとＩｎｙＡｌｚＧａ１−ｙ―ｚＮ層１０５、１０６間のヘテロ接合部１０５ｈの近傍のＧａＮ層１０５に配置されている。
ＧａＮ層１０５内の伝導帯と価電子帯の間、及びＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１０６内の伝導帯と価電子帯の間の各々の不連続性、及びこれらの層内で圧電及び自然分極により生じた静電界により通常はヘテロ接合部１０５ｈの近傍のＧａＮ層に三角形の電位井戸が生じて電位井戸が２ＤＥＧで満たされる。層１０５、１０６内の静電界を、Ｅ１０５及びＥ１０６とラベル付けされたブロック矢印により各々模式的に表す。２ＤＥＧは、ゲートＧ１、Ｇ２及びＧ３に電圧が印加されていない場合にＧａＮ層１０５内の電流チャネルを導電させてソースＳＲＣとドレインＤＲＮ間の電流を維持できるようにし、その結果ＦＥＴ２０が通常オンとなる。
しかし、本発明の一実施形態によれば、活性層の組１２２は、電子供給層１０６の静電界Ｅ１０６とは反対の方向を有する層の自然及び／又は圧電分極により生成されたブロック矢印Ｅ１０８で表す静電界を有する電位制御層１０８を含んでいる。任意選択的に、層１０８はＩｎｘＧａ１−ｘＮを含んでいる。電界Ｅ１０８は、ヘテロ接合部１０５ｈで生成され得る三角形の電位井戸の深さを浅くし、井戸に蓄積されてヘテロ接合部で２ＤＥＧを生成し得る電子の数を減らすべく動作する電位井戸を生成する。従って、電位制御層１０８に起因してＧａＮ層１０５内の電流チャネルは通常は電子が存在せず非伝導性であり、従ってＦＥＴ２０は通常オフになる。
本発明の一実施形態において、活性層の組１２２は、図２Ａ、２Ｂを参照しながら後述するように、ＦＥＴ２０がオンであるように制御されて層１０５に電流が流れている場合、電子の層１０５への閉じ込めを改善する障壁層として機能する層１０３の上に形成されたＩｎｘＧａ１−ｘＮ層１０４を含んでいる。層１０４内の濃度「ｘ」は約０．０５〜約０．１の範囲の値を有し、層の厚さは約１ｎｍ〜約２ｎｍである。任意選択的に、活性層の組１２２は、層１０６と１０８の間に配置されたＧａＮ転位層１０７を含んでいる。層１０７は、層１０６と、層１０８と、層１０８より上の層との間の格子整合を向上させるべく動作する。
本発明の一実施形態において、ＧａＮチャネル層１０５の厚さは約５ｎｍ〜約２０ｎｍである。任意選択的に、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１０６の厚さは約８ｎｍ〜約１２ｎｍの範囲にあり、そのＡｌモル分率は層１０５とのヘテロ接合部１０５ｈにおける約０．３５から、層１０６と１０７の間のヘテロ接合部１０６ｈにおける約０．０５まで段階的に減少する。本発明の一実施形態において、チャネル層１０５と電子供給層１０６における格子整合を得るために、ｙは約０．１７６に等しく、ｚは約４．６６ｙに等しい。ＩｎｘＧａ１−ｘＮ電位制御層１０８の厚さは約３ｎｍ〜２０ｎｍであり、ｘの値は約０．０８〜約０．２２である。
ＡｌＮスペーサ層１１０により分離された第２のＧａＮチャネル層１０９及び付随するＩｎｙＡｚＧａ１−ｙ−ｚＮ電子供給層１１１が層１０８の上に形成される。ＡｌＮスペーサ１１０は、ヘテロ接合部１０９ｈにおける電子の合金散乱を現象させて、ヘテロ接合部の領域１０９Ｇ２、１０９Ｇ３の近傍に形成された２ＤＥＧにおける電子移動度及び密度を高めるべく機能する。２ＤＥＧについては後述する。層１０９の厚さは約１ｎｍ〜約２７ｎｍである。層１１１の厚さは、後述する凹部１３０の形成前は約８ｎｍ〜約１３ｎｍである。ＡｌＮスペーサ層の厚さは約０．５ｎｍ〜約３ｎｍである。任意選択的に、層１０５、１０６の場合と同様に、ＧａＮチャネル層１０９及び電子供給層１１１における格子整合を得るために、ｙは約０．１７６に等しく、ｚは約４．６６ｙに等しい。厚さが約０．５ｎｍ〜約４ｎｍの範囲であるＧａＮキャップ層１１２が、ドレインＤＲＮ及びソースＳＲＣの下及び近傍にある層１１１の表面領域を酸化から保護する。
キャップ層１１２の上に配置されたソース及びドレイン端子ＳＲＣ、ＤＲＮは、各端子と半導体層との間で抵抗接点の形成を促進すべく端子内の金属がその下側の活性半導体層内まで拡散するようにアニーリング処理を受ける抵抗接点金属スタック堆積物を含んでいる。
従来の抵抗接点端子用の金属堆積物は通常、抵抗接点が求められる半導体素子のメサの活性層の垂直縁に接触し、メサの上部エピタキシャル層が成長するバッファ層に接触するように形成される。アニーリングを行なう間、従来の堆積物内での金属の拡散は、バッファ層を貫通する先端が尖った金属的な「鍾乳石（ｓｔａｌａｃｔｉｔｅｓ）」を形成する傾向がある。バッファ層への鍾乳石の貫通、及びそれらの尖った先端により生成される強い静電界により、リーク電流が促進され、メサのバッファ及び他の層を損傷させる傾向がある。
本発明の一実施形態によれば、バッファ層に貫通する金属的鍾乳石の形成を防止すべく、ソースＳＲＣ及びドレインＤＲＮ用の金属堆積物は最上部であるＦＥＴ２０のＧａＮキャップ層１１２にしか堆積されず、スタック１２０の垂直縁との接触が防止される。
図１Ｂは、バッファ層２０６上で成長した半導体層のメサ２０４用の抵抗接点端子２０２の従来の製造プロセスから生じる鍾乳石２００の形成を模式的に示す。鍾乳石はバッファ層を貫通して、それらの比較的尖った先端及び縁で強力な電界を生成し、電界はバッファ層及びその下側の基板層２０８におけるリーク電流を促進する傾向がある。鍾乳石の尖端（分かり易いように丸印で囲んだ）間のリーク電流路を破線矢印線２１０で模式的に示す。
図１Ｃは、本発明の一実施形態による、図１Ｂに示す半導体層の同一メサ２０４用の抵抗接点端子２２２の製造プロセスにおける鍾乳石２２０の形成を模式的に示す。端子２２２用の金属がメサ２０４の最上層２０５だけに堆積され、メサ内の層の縁又はバッファ層２０６の上には堆積されないため、鍾乳石はバッファ層を貫通しない。
本発明の一実施形態において、各々がＩｎｙＡｉｚＧａ１−ｙ−ｚＮ層１１１及びＧａＮ層１０９に配置された上下のテラス１３１、１３２を含む、図１Ａに示すテラス付き凹部１３０を有するＦＥＴ２０が形成される。Ｓｉ３Ｎ４、ＡＬ２Ｏ３、又はＡｌＮ等の侮蔑的（ｉｎｓｕｌｔｉｎｇ）絶縁材料の層１１３が、凹部１３０の表面及び凹部の縁に沿った層１１１の表面領域を覆っている。下側テラス１３１を覆う絶縁層１１３にゲートＧ１が配置され、上側テラス１３２を覆う絶縁層１１３の部分にゲートＧ３が配置されている。ゲートＧ２は、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１を覆う絶縁層１１３の部分の上に配置された隣接ソースＳＲＣである。
ゲートＧ２の下側のＦＥＴ２０の領域において、ＧａＮチャネル層１０９、ＡｌＮスペーサ層１１０、及びＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１１１は「無傷」、すなわちそれらの厚さが凹部１３０により変化していない。ＧａＮチャネル層１０９内の伝導帯と価電子帯の間、及びＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層１１１内の伝導帯と価電子帯の間の各々のエネルギー差、及びこれらの層内で分極により生じた静電界により、ヘテロ接合部の領域１０９Ｇ２の近傍のＧａＮ層に三角形の電位井戸が生じて電位井戸が２ＤＥＧで満たされる。図１Ａにおいて、２ＤＥＧ内の電子を黒丸印１０９ｅＧ２で模式的に表し、参照符号は２ＤＥＧを指すためにも用いる。本発明の一実施形態において、２ＤＥＧ１０９ｅＧ２の電子濃度は、１ｃｍ２当たりの電子個数が約１０１３個以上である。後述する図１Ｄのエネルギーバンド図に電位井戸を模式的に示す。
ゲートＧ３の下側のＦＥＴ２０の領域において、ＧａＮチャネル層１０９及びＡｌＮスペーサ層１１０は無傷であるが、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ電子供給層１１１は、凹部１３０の形成により、ゲートＧ２の下側における自身の幅の約２０％〜約７０％の範囲でゲートＧ３の下側で薄くなっている。ヘテロ接合部の領域１０９Ｇ２と同様に、層１０９内の伝導帯と価電子帯の間、及び層１１１内の伝導帯と価電子帯の間のエネルギー差、並びにこれらの層内の静電界により、層１０９と１１０の間のヘテロ接合部１０９ｈの領域１０９Ｇ３ヘテロ接合部が２ＤＥＧで満たされる。２ＤＥＧ内の電子、及び２ＤＥＧを黒丸印１０９ｅＧ３で模式的に表す。しかし、ゲートＧ３の下側の電子供給層１１１の領域はＧ２の下側の電子供給層１１１の領域よりも薄く、Ｇ３の下側の２ＤＥＧ１０９ｅＧ３における電子の蓄積はゲートＧ２の下側の２ＤＥＧ１０９ｅＧ２よりも少ない。ゲートＧ２、Ｇ３の下側の２ＤＥＧの相対的な大きさを模式的に示すために、ゲートＧ３の下側の層１０９に示す電子の個数１０９ｅＧ３は、ゲートＧ２の下側の層１０９に示す電子の個数１０９ｅＧ２より少ない。本発明の一実施形態において、２ＤＥＧ１０９ｅＧ３の電子濃度は、１ｃｍ２当たりの電子個数が約３×１０１２以上である。
凹部１３０は、ゲートＧ１の下側の電子供給層１１１及びスペーサ層１１０を完全に除去した結果生じたものである。従って、ゲートＧ１に電圧が印加されていない状態ではゲートＧ１の下側に２ＤＥＧが存在せず、その結果、ソースＳＲＣとドレインＤＲＮ間に電流を搬送可能な連続的な導電路が層１０９内に存在しない。また、活性層の組１２２のどの層にもゲートＧ１の下側に２ＤＥＧが存在せず、従って、ゲートＧ１に電圧が印加されていない状態では、活性層の組によりソースＳＲＣとドレインＤＲＮ間に連続的な導電性電流路が得られない。
上述のように、本発明の一実施形態に従い、電位制御層１０８がＧａＮチャネル層１０５内における２ＤＥＧの生成を防止すべく機能するため、活性層の組１２２には２ＤＥＧが一切存在しない。２ＤＥＧ電子を蓄積することができる電位井戸（図１Ｄに模式的に示す）が、各々ゲートＧ１、Ｇ２及びＧ３の下側の、層１０８と１０９の間のヘテロ接合部の領域１０８Ｇ１、１０８Ｇ２及び１０８Ｇ３に沿って、層１０８内に存在する。ゲートＧ２、Ｇ３の下側の電位井戸は、ゲートＧ２の下側の電子１０８ｅＧ２及びゲートＧ３の下側の電子１０８ｅＧ３で満たされている。しかし、ゲートＧ１の下側の電流バンド端内の電位は、図１Ｄに示すように、Ｆｅｒｍｉエネルギーを大幅に上回るエネルギーを有しており、従って実質的に電子が存在しない。層１０８は従って、ゲートＧ１に印加される電圧が存在しない状態では、ソースＳＲＣとドレインＤＲＮ間に導電性電流路を提供しない。
その結果、ＦＥＴ２０について図１Ａに示すように、ゲートＧ１、及びゲートＧ２、Ｇ３に適当な電圧が印加されていない状態では、ＦＥＴ内でソースＳＲＣとドレインＤＲＮ間に連続的な導電路は実質的に存在せず、ＦＥＴはオフである。
図１Ｄは、ＦＥＴ２０の概略断面図、及び各々ゲートＧ１、Ｇ２及びＧ３の下側のＦＥＴの領域に関連付けられたエネルギーバンド図を示すグラフ４１０、４２０及び４３０を示す。破線４１１、４２１及び４３１は、各々グラフ４１０、４２０及び４３０のバンド図で特徴付けられるゲートＧ１、Ｇ２及びＧ３の下側のＦＥＴの領域を示す。図１Ａに示す半導体層に対応するグラフの領域には、図１Ａでラベル付けしたのと同じ参照符号がラベル付けされている。グラフの垂直な破線は層間のヘテロ接合部を示す。図１Ａのヘテロ接合部の領域に関連付けられたグラフ内のヘテロ接合部の領域を、図１Ａでヘテロ接合部の領域にラベル付けされた参照符号でラベル付けされた破線丸印で示す。電位エネルギーを各グラフの縦座標に沿って示し、線ＥＦは各バンド図のＦｅｒｍｉエネルギー準位を示す。グラフの線ＥＣ及びＥＶは、グラフに関連付けられたＦＥＴ２０の領域について伝導及び価電子バンド端を各々表す。
数値例として、グラフ４１０、４２０及び４３０に示すエネルギーバンドは、各々１８００ｎｍ、１５０ｎｍ、１ｎｍ、１０ｎｍ、１０ｎｍ、２．６ｎｍ、及び１０ｎｍに等しい層１０２、１０３、．．．１０８の厚さについて決定される。ゲートＧ２及びＧ３の下側では層１０９の厚さが２５ｎｍ、ゲートＧ１の下側では厚さが５ｎｍであると仮定されている。ゲートＧ２の下側では層１１０、１１１及び１１２の厚さは各々１ｎｍ、１０．７ｎｍ及び１．５ｎｍであると仮定されている。ゲートＧ３の下側では層１１０及び１１１の厚さは各々１ｎｍ及び５ｎｍである。誘電層１１３の厚さは２０ｎｍに等しい。
ゲートＧ１の下側のＦＥＴ２０の領域について伝導及び価電子バンド端ＥＣ及びＥＶを示すグラフ４１０において、伝導バンド端ＥＣは、ＦｅｒｍｉエネルギーＥＦより上方へずらされている。その結果、層１０８と１０９の間のヘテロ接合部の伝導帯、及び破線丸印１０８Ｇ１で示す領域内の電位井戸には電子が空いている。グラフ４１０において各々破線丸印１０５Ｇ１、１０９Ｇ１で示すヘテロ接合層１０５、１０６の領域及び層１０９と１１０の間において、より低いテラス１３１（図１）の深さ、及び層１０５〜１０９の伝導帯と価電子帯のエネルギー準位の差により、２ＤＥＧ電子を蓄積可能な電位井戸が実質的に除去される点に注意されたい。ゲートＧ１の下側に２ＤＥＧ電子が全く蓄積されないため、ゲートＧ１に電圧が印加されない場合はＦＥＴ２０がオフになる。
一方、グラフ４２０に示すように、Ｇ２の下側では、グラフ内で各々破線丸印１０８Ｇ２及び１０９Ｇ２で示す層１０８と１０９の間、及び層１０９と１１０の間のヘテロ接合部の領域内に電子電位井戸が存在し、電位井戸の一部はＦｅｒｍｉエネルギーＥＦより下に位置している。同様に、ゲートＧ３の下側の電子電位井戸が、グラフ４３０内で各々破線丸印１０８Ｇ３及び１０９Ｇ３で示す層１０８と１０９の間、及び層１０９と１１０の間のヘテロ接合部の領域内に存在し、これらの電位井戸の一部はＦｅｒｍｉレベルＥＦよりも下に位置している。その結果、破線丸印で示す領域内の電位井戸は少なくとも部分的に２ＤＥＧ電子で満たされている。
ゲートＧ２の下側の２ＤＥＧ、及びこれらの２ＤＥＧを満たす電位井戸内の電子を、図１Ａに関して上述したように、各々黒丸印１０９ｅＧ２及び１０８ｅＧ２で模式的に表す。同様に、ゲートＧ３の下側の２ＤＥＧ、及びこれらの２ＤＥＧを満たす電位井戸内の電子を、図１Ａに関して上述したように、各々黒丸印１０９ｅＧ２及び１０８ｅＧ２で模式的に表す。
ゲートＧ２及びＧ３の下側の領域は、上述のようにアクセス領域と呼ばれ、アクセス領域内の２ＤＥＧ １０９ｅＧ２、１０９ｅＧ２、１０８ｅＧ３及び１０８ｅＧ３は、ＦＥＴ２０がオンにされたときにゲートＧ１の下側の電子チャネルを急速に満たして、ソースＳＲＣとドレインＤＲＮ間に連続的な低抵抗の導電性電流路を確立すべく電子のソースとなる。
ゲートＧ１、Ｇ２及びＧ３に印加された電圧は、本発明の一実施形態に従い、ソースＳＲＣとドレインＤＲＮ間におけるＦＥＴの電流路を実質的に非導電性の高抵抗電流路から導電性の低抵抗電流路に変更してＦＥＴをオンにする電界をＦＥＴ２０内に生成すべく作用する。複数のゲートは、ゲートに印加される電圧を、ＦＥＴの動作に有利な特徴を提供するＦＥＴ内の電界及び静電位を形成すべく設定することができる。例えば、ゲートに印加された電圧を用いて、ＦＥＴがオンとオフ状態の間を遷移する間に損傷を引き起こす恐れのあるＦＥＴ内の大電圧及び／又は電流過渡現象を緩和することができる。
ＦＥＴ２０は３個のゲートを含んでいるが、本発明の実施が３個のゲートに限定されない点に注意されたい。例えば、ＦＥＴトランジスタは、ＦＥＴ内で所望の形状の静電位を生成すべくソースとドレイン間に４個以上のゲートが配置されていてもよい。
本発明の一実施形態において、ＦＥＴ２０をオンにすべくソースＳＲＣに近い方のゲートに印加される電圧は、ソースから遠い方のゲートに印加される電圧より大きい。電圧領域が小さくなることで、ＦＥＴ２０のオンとオフ状態の間の遷移期間中に電圧及び／又は電流が大きく振れることが緩和される。記号表記において、ＦＥＴ２０をオンにすべくゲートＧ１、Ｇ２及びＧ３に印加された電圧を各々Ｖ１、Ｖ２及びＶ３で表せば、電圧同士の関係はＶ２＞Ｖ１＞Ｖ３となろう。
本発明の一実施形態による、ＦＥＴ２０など通常オフであるＦＥＴを構成する場合、ＦＥＴをオンにすべくゲートＧ１、Ｇ２に印加される電圧Ｖ１、Ｖ２は正電圧である。本発明の一実施形態において、Ｖ１は約２．０ボルト以上である。任意選択的に、Ｖ１は約２．５ボルト以上である。本発明の一実施形態において、Ｖ２は約２．５ボルト以上である。任意選択的に、Ｖ２は約３ボルト以上である。本発明の一実施形態において、Ｖ３は約０ボルト以下である。任意選択的に、Ｖ３は約−１ボルト以下である。
図２Ａは、電圧Ｖ１、Ｖ２及びＶ３によりＦＥＴがオンにされた場合のＦＥＴ２０の透視図を模式的に示す。図２Ｂは、図２Ａに示すオン状態のＦＥＴ２０の断面図を模式的に示す。図２Ｂはまた、各々ゲートＧ２及びＧ３の下側のＦＥＴ２０のアクセス領域におけるエネルギーバンドＥＣ及びＥＶのグラフ５２０、５３０、及びゲートＧ１の下側のＦＥＴの領域におけるエネルギーバンドＥＣ及びＥＶのグラフ５１０を示す。図１Ｄに示すグラフのラベル付けされた破線丸印で識別されるヘテロ接合部の領域は、図２Ｂのグラフで各々同じ参照符号でラベル付けされた破線丸印で識別される。
数値例として、グラフ５１０、５２０及び５３０内のエネルギーバンドは、グラフ４１０、４２０及び４３０に示すエネルギーバンドの決定に用いたのと同じ層厚について決定され、且つＶ１で、Ｖ２、及びＶ３は各々約２．５ボルト、３ボルト、及び１ボルトに等しい。
ゲートＧ１に印加された正電圧Ｖ１は、図１Ｄのグラフ４１０に示すゲートの下側の伝導バンド端ＥＣを再構成して、図２Ｂのグラフ５１０に示す層１０５と１０６の間、及び層１０９と１１０の間のヘテロ接合部の領域１０５Ｇ１、１０９Ｇ１内のチャネル層１０９、１０５内に電位井戸を生成する。Ｖ１はまた、伝導帯ＥＣを下げることにより、領域１０９Ｇ１、１０５Ｇ１に新たに生成された電位井戸及び領域１０８Ｇ１において図１Ｄのグラフ４１０に示す電位井戸が、少なくとも部分的にＦｅｒｍｉエネルギーＥＦを下回るようになる。これらの井戸は従って、各々層１０５、１０８及び１０９内で２ＤＥＧを満たす電子により少なくとも部分的に満たされる。２ＤＥＧ及びこれらを満たす電子を図２Ａ、及び図２Ｂに示すＦＥＴ２０の断面における黒丸印１０５ｅＧ１、１０８ｅＧ１、１０９ｅＧ１で表す。
ゲートＧ２に印加された電圧Ｖ２は、伝導帯ＥＣを図１Ｄのグラフ４２０に示すＦＥＴ２０のオフ状態における位置よりも相対的に下げることにより、図２Ｂのグラフ５２０に示すように、層１０９と１１０の間、及び層１０８と１０９の間のヘテロ接合部の領域１０９Ｇ２、１０８Ｇ２内の電位井戸が各々Ｆｅｒｍｉレベルを下回るようになる。電圧Ｖ２はまた、ゲートＧ２の下側の領域１０５Ｇ２内に電位井戸を生成するか又は強化し、これもまた図２Ｂのグラフ５２０に示すようにＦｅｒｍｉレベルを下回る。層１０５、１０８及び１０９内の電位井戸は、図２Ａに示すＦＥＴ２０、及び図２ＢのＦＥＴの断面において各々黒丸印１０５ｅＧ２、１０８ｅＧ２及び１０９ｅＧ２により模式的に表す２ＤＥＧで満たされている。負電圧Ｖ３は、ゲートＧ３の下側のアクセス領域の電界及び電位低下を緩和して、ドレインへの貫通を防止すべく作用する。
層１０５、１０８及び１０９内でゲートＧ１の下側に２ＤＥＧを生成し、層１０８、１０９内のゲートＧ２の下側のアクセス領域内２ＤＥＧを増大させ、且つ層１０５内で２ＤＥＧを生成した結果、ソースＳＲＣとドレインＤＲＮ間に複数の平行な２ＤＥＧ導電路が得られる。層１０５、１０６及び１０９内の陰付き領域５００として示す平行な電流路を「組み合わせて」要素内のどの電流路の抵抗よりも低い抵抗により特徴付けられる強化された２ＤＥＧ電流路をソースとドレイン間に提供する。組み合わされた電流路により、ＦＥＴ２０がオン時に、ソースとドレイン間の電圧低下が比較的小さくなり、従って熱負荷が比較的緩和されるよう、ソースＳＲＣとドレインＤＲＮ間の比較的大きい電流に対応可能である。
本発明の一実施形態において、ＦＥＴ２０は、ソースＳＲＣとドレインＤＲＮ間のオン抵抗が、ソースＳＲＣからドレインＤＲＮまでの電流が約１００アンペア、及びソースとドレイン間の電圧が約１７００ボルトである場合に約７５ミリオーム以下であることにより特徴付けられる。任意選択的に、オン抵抗は約５０ミリオーム以下である。
ＦＥＴがオンであって比較的大きい電流を通している場合、相対的に大量の熱電子がＦＥＮのソースとドレイン間の電流チャネルに生じる。熱電子の一部はＦＥＴドレインの方へ伝搬して、電流を搬送する半導体チャネル層と、ゲート及びドレインのアクセス領域の下側のＦＥＴ２０内の誘電層１１３等の誘電層と間の界面において表面状態で、及び／又は誘電層内及び／又はドレインの下側の層１１２等のパシベーション層のトラップ内に、閉じ込められる。閉じ込められた電子は一般に、ＦＥＴに損傷を与え、その動作パラメータを劣化させる。
ＦＥＴ、例えば本発明の一実施形態によるＦＥＴ２０と同様のＦＥＴは、任意選択的に強化された化学蒸着又は原子層堆積により層プラズマ内に電子を埋め込むことにより負に帯電した誘電層を自身のゲートの下側に有していてよい。負に帯電した誘電体は、熱電子に対する障壁として動作して、熱電子が高感度ヘテロ接合部面に閉じ込められる確率を下げる反発電界を提供する。図３は、本発明の一実施形態による、ＦＥＴ２０と同様であるが、熱電子に対する障壁として動作する、電子６１４により帯電した誘電層６１３を有するＦＥＴ６２０の一部を模式的に示す。
本発明の一実施形態において、任意選択的にＦＥＴ２０と同様の複数のＦＥＴが、適当な基板上の格子状アレイとして各ソースと一体形成されていて、ＦＥＴのＳＲＣはアレイ内の他のＦＥＴの少なくとも２個のドレインＤＲＮに隣接している。図４Ａは、ＦＥＴが自身のソースＳＲＣ及びドレインＤＲＮが格子模様を形成するように加工されているＦＥＴ７０１の一体形成されたアレイ７００を模式的に示す。任意選択的に、ＦＥＴ７０１はＦＥＴ２０と同様であって、各ＦＥＴ７０１は３個のゲートＧ１、Ｇ２及びＧ３を含んでいる。簡潔のため、ドレイン及びゲートの下側のＦＥＴ内の半導体層は図示していない。図４Ａに示すように、全てのＦＥＴのゲートＧ１が電気的に接続されている。同様に、全てのゲートＧ２が電気的に接続され、全てのゲートＧ３が電気的に接続されている。図４Ａに模式的に示すように、ゲート間の電気的接続は任意選択的にアレイ７００内の異なるレベルでなされる。
格子状アレイ内でＦＥＴ７０１を成長させることにより、ゲートは、ソースが互いに隣接していて隣接ソースの列が隣接ドレインの列の反対側にある従来のＦＥＴアレイ内のゲートと比較して、ソースとドレイン間の２ＤＥＧ電流チャネルを制御するための比較的大きい「活性」周辺部を有する。一般に、本発明の一実施形態による、ＦＥＴの格子状アレイは、同数のＦＥＴを含んでいる従来のアレイと比較して、アレイ内のゲートの活性周辺部を２倍に広げる。ＦＥＴ及びＦＥＴのアレイのオン抵抗がゲート周辺部の活性を有する長さにほぼ比例するため、本発明の一実施形態によるＦＥＴのアレイは、従来のアレイの約半分のオン抵抗を有することができる。所与の電流に対して、本発明の一実施形態による格子状アレイオン抵抗が減少する結果、従来のアレイと比較してアレイの熱負荷が大幅に減少する。格子状構成はまた、ＦＥＴ内のホットスポットを緩和して、従来のアレイにおける温度分布よりも均一なＦＥＴ内の温度分布をもたらす傾向がある。
本発明の一実施形態による格子状アレイは無論、２個のソース及び２個のドレインを有するアレイに限定されない。例えば、図４Ｂは、任意選択的に本発明の一実施形態によるアレイ７００より大きいＦＥＴ２０（図１Ａ）と同様のＦＥＴの格子状アレイ７２０を模式的に示す。アレイ７２０が長方形であって、「インターリーブされた」ソースＳＲＣ及びドレインＤＲＮの２個の行７２１及びの４個の列７２２を含んでいるが、１個のアレイが任意の数の行及び列を有していてよい点に注意されたい。例えば、本発明の一実施形態によるＦＥＴの格子状アレイは正方形であって、同数の行及び列を含んでいてよい。本発明の一実施形態において、格子状ＦＥＴアレイは、ＦＥＴ２０（図１Ａ）と同様のＦＥＴの３６個の行と３６個の列を含み、５０Ａの電流に対応可能である。
図４Ｃは、図４Ｂに線ＡＡで示す格子状アレイ７２０の平面で切った模式的断面図を示し、本発明の一実施形態によるアレイのソースＳＲＣ及びドレインＤＲＮへの抵抗接点の形成を示している。ソースＳＲＣへの抵抗接点は任意選択的に、ソースＳＲＣ、ドレインＤＲＮ及びゲートＧ１、Ｇ２、Ｇ３を覆うべく堆積されたＳｉ３Ｎ４、ＡＬ２Ｏ３、又はＡｌＮ等の絶縁材料の層に堆積された金属７４０の層により提供される。金属層７４０はまた、ソースパッド７４０とも呼ばれる。金属層７４０と各種ソースＳＲＣの間の電気接点は、ビア７３３に堆積された金属層７４０の部分で作られる。絶縁層７３４が、ドレインＤＲＮへの抵抗接点を提供する金属層７４２から導電層７４０を電気的に絶縁する。金属層７４２と各種ソースＳＲＣの間の電気接点は、ビア７３５に堆積された金属層７４０の部分で作られる。ビア７３５内の金属は、絶縁層７３４、７３２の領域により金属層７４から絶縁されている。金属層７４２はまた、ドレインパッド７４２とも呼ばれる。
図４Ｄは、本発明の一実施形態による、チップ７５０をＰＣＢに接続する電気接点を提供するチップキャリア８００に取り付けられて電気的に接続された任意選択的なＦＥＴの正方形の格子状アレイを含むＦＥＴ格子状チップ７５０を模式的に示す。任意選択的に図４Ｃに示すように、ＦＥＴ格子状チップ７５０のドレインＤＲＮを電気的に接続するチップドレインパッド７４２は、チップキャリア８００に含まれる２個のキャリアドレインパッド８０２に接続されていてよい。キャリアドレインパッド８０２は任意選択的にチップ７５０の互いに反対側の縁に沿って配置されていて、各キャリアドレインパッド８０２は、等間隔に配置された複数の、チップ及びキャリアドレインパッドにボール接合された、任意選択的にＡｌ製の、ワイヤーボンド８２０によりチップドレインパッド７４２に接続されている。ＦＥＴ格子状チップ７５０内の全てのソースＳＲＣを接続するチップソースパッド７４１（図４Ｃ）は任意選択的に、ボール接合されたＡｌワイヤーボンド８２２により、チップに隣接するキャリアドレインパッド８０２の縁に垂直なチップ７５０の互いの反対側の縁に隣接して配置されたキャリアソースパッド８０４に接続されている。ゲートＧ１、Ｇ２、Ｇ３は、ワイヤーボンド８２４により、キャリアソースパッド８０４に隣接するチップ７５０の同じ縁に各々隣接するキャリアゲートパッド８０６、８０８、８１０に各々電気的に接続されている。
図５は、本発明の一実施形態による、上部及び下部ヒートシンク９４１、９４２を含むヒートシンク筐体９４０に収納された格子状ＦＥＴチップ９００の断面を模式的に示す。
チップ９００は、ＰＣＢ（図示せず）にチップ９００を電気的に接続する電気接点を提供するセラミック相互接続配基板パネル９１０に搭載されて電気的に接続されている。チップと相互接続配基板パネルの間の接続は、任意選択的にＡｕＳｎ等の高温はんだ合金を含むはんだボール９２０のボールグリッドアレイにより実現される。はんだボールは任意選択的に、チップのゲートＧ１、Ｇ２、Ｇ３、及びソースＳＲＣとドレインＤＲＮ（図４Ａ、４Ｂ）に電気的に接続されたチップ９００内の接触パッド９０１の上に形成されている。はんだボールは、チップを相互接続基板に電気的に接続すべく相互接続配基板パネル９１０に含まれた対応する同種の接触パッド９１２にはんだ付けされている。任意選択的に、はんだボールは最初に基板９１０内の接触パッド９１２の上に形成され、次いでチップ９００のパッド９０１にはんだ付けされてチップと相互接続基板を電気的に接続する。図５では、チップ９００内のソースＳＲＣとドレインＤＲＮに接続された接触パッド９０１だけを示す。チップ９００と基板９１０の間の小孔はチップと基板の間の接触の機械的安定性を増し、はんだボール同士の電気絶縁を向上させる誘電接着剤９３０で任意選択的に満たされている。
チップ９００及び基板９１０は、ヒートシンクがチップ及び基板と良好に熱接触するよう、上下のヒートシンク９４１、９４２に挟まれている。外部のヒートシンク筐体９４０からセラミック相互接続基板９１０への電気接点は、任意選択的に、相互接続基板に含まれる「周辺」接触パッド９１６にワイヤーボンド９１４によりワイヤボンディングされた好適なコネクタ９４４により得られる。
本出願の記述及び特許請求の範囲における「備える」「含む」及び「有する」の各動詞は同根語であって、各動詞の１個又は複数の目的語が必ずしも当該動詞の１個又は複数の主語の成分、要素又は部分を完全に網羅している訳ではないことを示すために用いる。
本出願の本発明の各実施形態の記述は、例示目的で提供するものであり、本発明の範囲を限定することは意図していない。記述した各実施形態は、異なる特徴を含み、その全てが本発明の全ての実施形態で必要とされる訳ではない。いくつかの実施形態は、いくつかの特徴又は特徴の可能な組合せだけを利用する。記述した本発明の実施形態、及び記述した実施形態に注記した特徴の異なる組合せを含む本発明の実施形態の変形形態は、当業者には想到できるだろう。本発明の範囲は請求項によってのみ限定される。

Claims (51)

  1. 通常はオフである電界効果トランジスタ（ＦＥＴ）において、
    異なる組成及び隣接する層間のヘテロ接合部界面、Ｆｅｒｍｉレベル、並びに伝導帯及び原子価エネルギーバンドを有する複数の隣接する窒化物半導体層と、
    前記複数の窒化物層の最上位窒化物層を覆い、前記ソース及びドレインの近傍で前記ヘテロ接合部のうち少なくとも２個の領域を各々含むソース及びドレイン及びアクセス領域を有するソース及びドレインと、
    前記ソースとドレインとの間の第１のゲートと、
    窒化物層の組であって、
    第１のバンドギャップを有する第１の窒化物層と、
    前記第１の層に隣接する第２の窒化物層であって、前記第１のバンドギャップより広い第２のバンドギャップ、及び前記第２の層の電子を前記第１と第２の層間のヘテロ接合部の方へドリフトさせるべく動作する方向を有する静電界を有する第２の窒化物層と、
    第３のバンドギャップ、及び前記第１と第２の層間のヘテロ接合部における電子の蓄積を防止すべく動作する、前記第２層内の電界とは逆方向の静電界を有す第３の窒化物層とを有する窒化物層の組と
    を含み、
    前記ゲートと共通接地電圧との間に電位差が存在しない場合、各々のソースとドレインアクセス領域内の複数のヘテロ接合部において２次元電子ガス（２ＤＥＧ）が前記アクセス領域に存在し、前記第１のゲートの下側のヘテロ接合部のどの領域にも隣接する２ＤＥＧが実質的に存在しないことを特徴とする電界効果トランジスタ。
  2. 請求項１に記載のＦＥＴにおいて、前記第１の層がＧａＮを含むことを特徴とするＦＥＴ。
  3. 請求項２に記載のＦＥＴにおいて、前記ＧａＮ層の厚さが約５ｎｍ〜約１０ｎｍであることを特徴とするＦＥＴ。
  4. 請求項１乃至３のの何れか１項に記載のＦＥＴにおいて、前記第２の層がＩｎｙＡｌｚＧａ１−ｙ−ｚＮを含むことを特徴とするＦＥＴ。
  5. 請求項４に記載のＦＥＴにおいて、前記ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層の厚さが約８ｎｍ〜約１１ｎｍであることを特徴とするＦＥＴ。
  6. 請求項４又は請求項５に記載のＦＥＴにおいて、前記ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ層が前記第１と第２の層間のヘテロ接合部からの距離に応じて減少する段階的Ａｌモル分率を有することを特徴とするＦＥＴ。
  7. 請求項６に記載のＦＥＴにおいて、前記モル分率の値が前記第１と第２の層間のヘテロ接合部において約０．３５に等しいことを特徴とするＦＥＴ。
  8. 請求項６又は請求項７に記載のＦＥＴにおいて、前記モル分率が約０．０５に等しい最小値まで減少することを特徴とするＦＥＴ。
  9. 請求項１乃至８の何れか１項に記載のＦＥＴにおいて、前記第１の層が、前記第１と第２の層間のヘテロ接合部の近傍の伝導帯に電位井戸を有し、前記第３の層内の電界が前記電位をＦｅｒｍｉレベルより高く上昇させることを特徴とするＦＥＴ。
  10. 請求項１乃至９の何れか１項に記載のＦＥＴにおいて、前記第３の層が、前記第１及び第２の層より高く、従って前記ソース及びドレインにより近いことを特徴とするＦＥＴ。
  11. 請求項１乃至１０の何れか１項に記載のＦＥＴにおいて、前記第３の層がＩｎｘＧａ１−ｘＮを含むことを特徴とするＦＥＴ。
  12. 請求項１１に記載のＦＥＴにおいて、前記第３の層の厚さが約３ｎｍ〜１０ｎｍであることを特徴とするＦＥＴ。
  13. 請求項１１又は１２に記載のＦＥＴにおいて、ｘの値が約０．０８〜約０．１１であることを特徴とするＦＥＴ。
  14. 請求項１乃至１３の何れか１項に記載のＦＥＴにおいて、前記第３のバンドギャップより広いバンドギャップを有し、前記第３の層に隣接する第４の窒化物層を含むことを特徴とするＦＥＴ。
  15. 請求項１４に記載のＦＥＴにおいて、前記第４の層がＧａＮを含むことを特徴とするＦＥＴ。
  16. 請求項１４又は１５に記載のＦＥＴにおいて、前記第３と第４の層間のヘテロ接合部の領域内の前記ソースアクセス領域に２ＤＥＧが存在することを特徴とするＦＥＴ。
  17. 請求項１４乃至１６の何れか１項に記載のＦＥＴにおいて、前記第３と第４の層間のヘテロ接合部の領域内の前記ドレインアクセス領域に２ＤＥＧが存在することを特徴とするＦＥＴ。
  18. 請求項１４乃至１７の何れか１項に記載のＦＥＴにおいて、前記複数の層が、前記第４の層まで延在して前記第４の層内に凹表面を有する凹部を有するように形成されていることを特徴とするＦＥＴ。
  19. 請求項１８に記載のＦＥＴにおいて、前記第１のゲートが前記凹表面を覆う絶縁層の上に配置されていることを特徴とするＦＥＴ。
  20. 請求項２１に記載のＦＥＴにおいて、前記絶縁層が負に帯電していることを特徴とするＦＥＴ。
  21. 請求項１９又は請求項２０に記載のＦＥＴにおいて、前記凹部のいずれかのにある前記第４の層の厚さが約１ｎｍ〜約１７ｎｍであることを特徴とするＦＥＴ。
  22. 請求項１乃至１２１の何れか１項に記載のＦＥＴにおいて、電子を前記第４の層の方へドリフトさせる静電界を有し前記第４の層を覆う第５の窒化物層を含むことを特徴とするＦＥＴ。
  23. 請求項２２に記載のＦＥＴにおいて、前記第４と第５の層間のヘテロ接合部の領域内、又は前記第４の層と、前記第４と第５の層間に配置された追加的な窒化物層との間のヘテロ接合部におけるドレインアクセス領域に２ＤＥＧが存在することを特徴とするＦＥＴ。
  24. 請求項２２又は請求項２３に記載のＦＥＴにおいて、前記第５の層及び前記ソースとドレインのアクセス領域を各々覆う前記第１のゲートの両側に第２及び第３のゲートを含むことを特徴とするＦＥＴ。
  25. 請求項２４に記載のＦＥＴにおいて、前記複数の隣接する窒化物層が、前記第５の窒化物層まで延在して前記第５の窒化物層内に配置された凹表面を有する凹部を有するように形成されていることを特徴とするＦＥＴ。
  26. 請求項２５に記載のＦＥＴにおいて、前記第３のゲートが前記第５の窒化物層内の凹表面を覆う絶縁層の上に配置されていることを特徴とするＦＥＴ。
  27. 請求項２６に記載のＦＥＴにおいて、前記絶縁層が負に帯電していることを特徴とするＦＥＴ。
  28. 請求項１乃至２７の何れか１項に記載のＦＥＴにおいて、前記第１のゲートに印加された正電圧が、前記ソースとドレインとの間に連続的な導電路を形成すると共に前記ＦＥＴをオンにする１ＤＥＧを、前記第１と第２の層間のヘテロ接合部における前記第１のゲートの下側に生成することを特徴とするＦＥＴ。
  29. 請求項２８に記載のＦＥＴにおいて、前記電圧が約１ボルトを下回る場合、前記ＦＥＴがオンにならないことを特徴とするＦＥＴ。
  30. 請求項３１に記載ＦＥＴにおいて、電圧Ｖ１、Ｖ１、及びＶ３を前記第１、第２、及び第３のゲートに印加して前記ＦＥＴをオンにする電源を含み、前記電圧が関係Ｖ１＞Ｖ１＞Ｖ３により関係付けられることを特徴とするＦＥＴ。
  31. 請求項３０に記載のＦＥＴにおいて、Ｖ３が負であることを特徴とするＦＥＴ。
  32. 請求項１乃至３１の何れか１項に記載のＦＥＴにおいて、前記複数の窒化物半導体層が絶縁基板層の上に形成されていることを特徴とするＦＥＴ。
  33. 請求項３２に記載のＦＥＴにおいて、前記複数の窒化物半導体層が、前記基板層に隣接するバッファ層を含むことを特徴とするＦＥＴ。
  34. 請求項３３に記載のＦＥＴにおいて、前記バッファ層に埋め込まれた薄いエピタキシャル半導体層の超格子構造を含むことを特徴とするＦＥＴ。
  35. 請求項３４に記載のＦＥＴにおいて、前記超格子構造が、約０．０５〜０．１のＡｌＬＧａ１−ＬＮの層によりインターリーブされたＧａＮの層を含むことを特徴とするＦＥＴ。
  36. 請求項３５に記載のＦＥＴにおいて、前記超格子の各層の厚さが約１ｎｍ〜約３０ｎｍであることを特徴とするＦＥＴ。
  37. 請求項３４乃至３６の何れか１項に記載のＦＥＴにおいて、前記バッファ層に補償不純物がドープされていることを特徴とするＦＥＴ。
  38. 自身のソース及びドレインが格子状パターンに構成されている複数のＦＥＴを含むことを特徴とするモノリシックアレイ。
  39. ドレイン請求項３８に記載のモノリシックアレイにおいて、前記アレイが、インターリーブされたソース及びドレインを含む複数の行と、インターリーブされたソース及びドレインを含む複数の列とを有する矩形のアレイを含むことを特徴とするモノリシックアレイ。
  40. 請求項３８に記載のモノリシックアレイにおいて、前記アレイが、インターリーブされたソース及びドレインを含む列の数に等しい数のインターリーブされたソース及びドレインを含む行を有する正方形のアレイを含むことを特徴とするモノリシックアレイ。
  41. 請求項４０に記載のモノリシックアレイにおいて、前記ソースの各々と抵抗電気接点を有する第１の導電層を含むことを特徴とするモノリシックアレイ。
  42. 請求項４１に記載のモノリシックアレイにおいて、前記第１の層から電気的に絶縁されていて、前記ドレインの各々と抵抗電気接点を有する第２の導線層を含むことを特徴とするモノリシックアレイ。
  43. 請求項４２の何れか１項に記載のモノリシックアレイにおいて、前記アレイを支持すると共に、前記アレイに接続された電気接触パッドを有するチップキャリアを含むことを特徴とするモノリシックアレイ。
  44. 請求項４３に記載のモノリシックアレイにおいて、前記接触パッドが、前記第１の導電層に電気的に接続された前記アレイの両側のソースパッドを含むことを特徴とするモノリシックアレイ。
  45. 請求項４４に記載のモノリシックアレイにおいて、複数のワイヤーボンドが前記ソースパッドを前記第１の導電層に電気的に接続することを特徴とするモノリシックアレイ。
  46. 請求項４４又は請求項４５に記載のモノリシックアレイにおいて、前記接触パッドが、前記第２の導電層に電気的に接続された前記アレイの両側にドレインパッドを含むことを特徴とするモノリシックアレイ。
  47. 請求項４６に記載のモノリシックアレイにおいて、複数のワイヤーボンドが、前記ドレインパッドを前記第２の導電層に電気的に接続することを特徴とするモノリシックアレイ。
  48. 請求項４７に記載のモノリシックアレイにおいて、前記ドレインパッド及びソースパッドが前記アレイの異なる側にあることを特徴とするモノリシックアレイ。
  49. 請求項４０乃至４２の何れか１項に記載のモノリシックアレイにおいて、前記アレイを支持すると共に前記アレイを外部回路に接続するための電気的接点を提供する相互接続配基板に前記ソース及びドレインを電気的に接続するボールグリッドアレイを含むことを特徴とするモノリシックアレイ。
  50. 請求項４９に記載のモノリシックアレイにおいて、前記ＦＥＴが、前記ＦＥＴがエピタキシャル形成された非導電性基板の上にエピタキシャル形成されていることを特徴とするモノリシックアレイ。
  51. 請求項５０に記載のモノリシックアレイにおいて、前記相互接続アレイに隣接する第１のヒートシンク及び前記基板に隣接する第２のヒートシンクを含むことを特徴とするモノリシックアレイ。
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