JP2000223697A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 本発明の目的は、しきい値電圧の制御性を改
善し、ディプレッション型、エンハンスメント型ＦＥＴ
の作り分けを可能にするＨＪＦＥＴ構造を提供すること
にある。 【解決手段】 基板10に接して、少なくとも１層のＧａ
Ｎを含むバッファ層11、チャネル層12、ゲート絶縁層1
3、ソース電極17S、ドレイン電極17D、ゲート電極19を
有するヘテロ接合電界効果トランジスタにおいて、前記
チャネル層12の組成がＩｎZＧａ1-ZＮ（０≦ｚ＜１）で
あり、前記ゲート絶縁層13がＩｎＡｌＧａＮ層であり、
前記ソース17Sおよびドレイン電極17Dが前記のチャネル
層12とオーム性接触しており、前記ゲート電極19と前記
ゲート絶縁層13の間にショトキー性接触が取られている
ことを特徴とするヘテロ接合電界効果トランジスタを提
供する。
善し、ディプレッション型、エンハンスメント型ＦＥＴ
の作り分けを可能にするＨＪＦＥＴ構造を提供すること
にある。 【解決手段】 基板10に接して、少なくとも１層のＧａ
Ｎを含むバッファ層11、チャネル層12、ゲート絶縁層1
3、ソース電極17S、ドレイン電極17D、ゲート電極19を
有するヘテロ接合電界効果トランジスタにおいて、前記
チャネル層12の組成がＩｎZＧａ1-ZＮ（０≦ｚ＜１）で
あり、前記ゲート絶縁層13がＩｎＡｌＧａＮ層であり、
前記ソース17Sおよびドレイン電極17Dが前記のチャネル
層12とオーム性接触しており、前記ゲート電極19と前記
ゲート絶縁層13の間にショトキー性接触が取られている
ことを特徴とするヘテロ接合電界効果トランジスタを提
供する。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合電界効果
トランジスタ（Heterojunction Field Effect Transist
or; HJFETと略する。）に関し、特に、しきい値電圧の
制御性に優れたHJFETに関するものである。
トランジスタ（Heterojunction Field Effect Transist
or; HJFETと略する。）に関し、特に、しきい値電圧の
制御性に優れたHJFETに関するものである。
【０００２】
【従来の技術】図９（ａ）は、従来技術によるHJFETの
素子構造を示す図である。このようなHJFETは、例え
ば、ミシュラ(U.K.Mishra)らによる文献、アイ・イー・
イー・イー・トランザクションズ・オン・マイクロウェ
ーブ・セオリー・アンド・テクニークス(IEEE Trans. M
icrowave Theory Tech.)、第46巻、第756頁、1998年）
に報告されている。
素子構造を示す図である。このようなHJFETは、例え
ば、ミシュラ(U.K.Mishra)らによる文献、アイ・イー・
イー・イー・トランザクションズ・オン・マイクロウェ
ーブ・セオリー・アンド・テクニークス(IEEE Trans. M
icrowave Theory Tech.)、第46巻、第756頁、1998年）
に報告されている。
【０００３】図９（ａ）においてサファイア（Ａｌ
2Ｏ3）基板90に接して、窒化アルミニウム（ＡｌＮ）と
窒化ガリウム（ＧａＮ）の積層構造からなるバッファ層
91が形成され、さらに、バッファ層91に接して窒化ガリ
ウム（ＧａＮ）からなるチャネル層92が形成される。さ
らに、ＧａＮチャネル層92に接してアンドープＡｌＧａ
Ｎからなるゲート絶縁層93が形成されている。 そし
て、チャネル層92中には2次元電子94が形成され、ゲー
ト絶縁層93上に形成されたソース電極97S、ドレイン電
極97Dとチャネル層92との間にはオーム性接触が取られ
ている。さらに、ソース電極97Sとドレイン電極97Dの間
にはゲート電極99が形成され、ゲート絶縁層93との間に
ショトキー性接触が取られている。
2Ｏ3）基板90に接して、窒化アルミニウム（ＡｌＮ）と
窒化ガリウム（ＧａＮ）の積層構造からなるバッファ層
91が形成され、さらに、バッファ層91に接して窒化ガリ
ウム（ＧａＮ）からなるチャネル層92が形成される。さ
らに、ＧａＮチャネル層92に接してアンドープＡｌＧａ
Ｎからなるゲート絶縁層93が形成されている。 そし
て、チャネル層92中には2次元電子94が形成され、ゲー
ト絶縁層93上に形成されたソース電極97S、ドレイン電
極97Dとチャネル層92との間にはオーム性接触が取られ
ている。さらに、ソース電極97Sとドレイン電極97Dの間
にはゲート電極99が形成され、ゲート絶縁層93との間に
ショトキー性接触が取られている。
【０００４】
【発明が解決しようとする課題】図９（ｂ）は従来技術
によるＨＪＦＥＴのゲート電極99とＧａＮチャネル層92
間における伝導帯エネルギーの概略図である。ゲート絶
縁層93を形成するＡｌＧａＮの格子定数（a軸）がバッ
ファ層91を形成するＧａＮより短いため、基板から表面
に向かう方向にピエゾ電界が生じ、ゲート電圧が0 Vに
おいてもチャネル層92に2次元電子94が生成される。こ
のため、従来技術によるＨＪＦＥＴは、しきい値電圧を
制御することが難しく、通常は、ディプレッション型と
なって、エンハンスメント型ＦＥＴが作製しにくいとい
う問題があった。
によるＨＪＦＥＴのゲート電極99とＧａＮチャネル層92
間における伝導帯エネルギーの概略図である。ゲート絶
縁層93を形成するＡｌＧａＮの格子定数（a軸）がバッ
ファ層91を形成するＧａＮより短いため、基板から表面
に向かう方向にピエゾ電界が生じ、ゲート電圧が0 Vに
おいてもチャネル層92に2次元電子94が生成される。こ
のため、従来技術によるＨＪＦＥＴは、しきい値電圧を
制御することが難しく、通常は、ディプレッション型と
なって、エンハンスメント型ＦＥＴが作製しにくいとい
う問題があった。
【０００５】本発明の目的は、上記問題点を解消し、し
きい値電圧の制御性を改善することで、ディプレッショ
ン型、エンハンスメント型ＦＥＴの作り分けが可能なＨ
ＪＦＥＴ構造を提供することである。
きい値電圧の制御性を改善することで、ディプレッショ
ン型、エンハンスメント型ＦＥＴの作り分けが可能なＨ
ＪＦＥＴ構造を提供することである。
【０００６】
【課題を解決するための手段】本発明は、基板上に、少
なくとも１層のＧａＮを含むバッファ層、チャネル層、
ゲート絶縁層、ソース電極、ドレイン電極、ゲート電極
を有するヘテロ接合電界効果トランジスタにおいて、上
記チャネル層の組成がＩｎZＧａ1-ZＮ（０≦ｚ＜１）で
あり、上記ゲート絶縁層がＩｎＡｌＧａＮであり、上記
ソースおよびドレイン電極が上記のチャネル層とオーム
性接触しており、上記ゲート電極と上記ゲート絶縁層の
間にショトキー性接触が取られていることを特徴とする
ヘテロ接合電界効果トランジスタに関する。
なくとも１層のＧａＮを含むバッファ層、チャネル層、
ゲート絶縁層、ソース電極、ドレイン電極、ゲート電極
を有するヘテロ接合電界効果トランジスタにおいて、上
記チャネル層の組成がＩｎZＧａ1-ZＮ（０≦ｚ＜１）で
あり、上記ゲート絶縁層がＩｎＡｌＧａＮであり、上記
ソースおよびドレイン電極が上記のチャネル層とオーム
性接触しており、上記ゲート電極と上記ゲート絶縁層の
間にショトキー性接触が取られていることを特徴とする
ヘテロ接合電界効果トランジスタに関する。
【０００７】
【発明の実施の形態】従来技術において、しきい値電圧
を制御しにくかったのは、ゲート絶縁層を形成するＡｌ
ＧａＮの格子定数（a軸）がバッファ層を形成するＧａ
Ｎより短いために、ピエゾ効果でチャネル層中に２次元
電子が生成されてしまうためであった。したがって、し
きい値電圧の制御性を改善することで、デプレッション
型ＦＥＴ、エンハンスメント型ＦＥＴの作り分けを可能
にするためには、ａ軸長をＧａＮの格子定数（ａ軸）の
周囲で変化できる材料によりゲート絶縁層を形成すれば
よい。これは、４元系半導体であるＩｎxＡｌyＧａ
1-x-yＮにおいて、組成比ｘ、ｙを適当に設定すること
によって実現可能である。
を制御しにくかったのは、ゲート絶縁層を形成するＡｌ
ＧａＮの格子定数（a軸）がバッファ層を形成するＧａ
Ｎより短いために、ピエゾ効果でチャネル層中に２次元
電子が生成されてしまうためであった。したがって、し
きい値電圧の制御性を改善することで、デプレッション
型ＦＥＴ、エンハンスメント型ＦＥＴの作り分けを可能
にするためには、ａ軸長をＧａＮの格子定数（ａ軸）の
周囲で変化できる材料によりゲート絶縁層を形成すれば
よい。これは、４元系半導体であるＩｎxＡｌyＧａ
1-x-yＮにおいて、組成比ｘ、ｙを適当に設定すること
によって実現可能である。
【０００８】本発明では、ＧａＮバッファ層、ＩｎzＧ
ａ1-zＮチャネル層（０≦ｚ＜１）を有するＨＪＦＥＴ
において、ゲート絶縁層としてＩｎxＡｌyＧａ1-x-yＮ
（ｘ＞０、ｙ＞０、ｘ＋ｙ≦１）を用いる。
ａ1-zＮチャネル層（０≦ｚ＜１）を有するＨＪＦＥＴ
において、ゲート絶縁層としてＩｎxＡｌyＧａ1-x-yＮ
（ｘ＞０、ｙ＞０、ｘ＋ｙ≦１）を用いる。
【０００９】チャネル層としてＩｎzＧａ1-zＮ（ｚ≠
0）を用いた場合でも、膜厚が薄い場合は歪み層の効果
により結晶転移の発生しない良好な結晶が形成される。
この時、ＩｎzＧａ1-zＮ（ｚ≠0）チャネル層のａ軸長
はバッファ層ＧａＮのそれと等しくなることが既に知ら
れている。この条件を満たすチャネル層の膜厚は、例え
ば Z＝0.1の場合、３００Å以下、好ましくは、３０〜
２００Åであり、Z＝0.2の場合、１００Å以下、好まし
くは３０〜８０Åである。
0）を用いた場合でも、膜厚が薄い場合は歪み層の効果
により結晶転移の発生しない良好な結晶が形成される。
この時、ＩｎzＧａ1-zＮ（ｚ≠0）チャネル層のａ軸長
はバッファ層ＧａＮのそれと等しくなることが既に知ら
れている。この条件を満たすチャネル層の膜厚は、例え
ば Z＝0.1の場合、３００Å以下、好ましくは、３０〜
２００Åであり、Z＝0.2の場合、１００Å以下、好まし
くは３０〜８０Åである。
【００１０】ＩｎxＡｌyＧａ1-x-yＮのａ軸長は、 ａ（ｘ，ｙ）＝３．５４８ｘ＋３．１１２ｙ＋３．１８９（１−ｘ−ｙ）Å・・ ・（１） と表わされる。ＩｎxＡｌyＧａ1-x-yＮのａ軸長がバッ
ファ層ＧａＮ（ａ＝３．１８９Å）、より小さくなる条
件は、ａ（ｘ，ｙ）＜３．１８９Å、これより、 ｙ＞４．６６ｘ・・・（２） この時は、従来技術の場合と同様に、基板から表面に向
かう方向にピエゾ電界が発生するため、ディプレッショ
ン型ＦＥＴを作製し易くなる。
ファ層ＧａＮ（ａ＝３．１８９Å）、より小さくなる条
件は、ａ（ｘ，ｙ）＜３．１８９Å、これより、 ｙ＞４．６６ｘ・・・（２） この時は、従来技術の場合と同様に、基板から表面に向
かう方向にピエゾ電界が発生するため、ディプレッショ
ン型ＦＥＴを作製し易くなる。
【００１１】ＩｎxＡｌyＧａ1-x-yＮのａ軸長がバッフ
ァ層ＧａＮより大きくなる条件は、ａ（ｘ，ｙ）＞３．
１８９Å、これより、 ｙ＜４．６６ｘ・・・（３） この時は、従来技術の場合とは逆に、表面から基板に向
かう方向にピエゾ電界が発生する。このため、ゲート電
圧が0 Vの時にはチャネル層が空乏化され、エンハンス
メント型ＦＥＴが作製し易くなる。
ァ層ＧａＮより大きくなる条件は、ａ（ｘ，ｙ）＞３．
１８９Å、これより、 ｙ＜４．６６ｘ・・・（３） この時は、従来技術の場合とは逆に、表面から基板に向
かう方向にピエゾ電界が発生する。このため、ゲート電
圧が0 Vの時にはチャネル層が空乏化され、エンハンス
メント型ＦＥＴが作製し易くなる。
【００１２】望ましくは、ゲート絶縁層を形成するＩｎ
xＡｌyＧａ1-x-yＮとバッファ層を形成するＧａＮのａ
軸長の差は、ＡｌＮ（ａ＝３．１１２Å）とＧａＮ（ａ
＝３．１８９Å）とのａ軸長差以下にすればよい。こう
すれば、結晶転位が発生する臨界膜厚が増加して、しき
い値電圧の制御性が向上する。ＩｎxＡｌyＧａ1-x-yＮ
とＧａＮとのａ軸長の差がＡｌＮとＧａＮとのａ軸長の
差より小さくなる条件は、｜ａ（ｘ，ｙ）−３．１８９
｜＜３．１８９−３．１１２Åとなる。これより、｜ｙ
−４．６６ｘ｜＜１・・・（４）
xＡｌyＧａ1-x-yＮとバッファ層を形成するＧａＮのａ
軸長の差は、ＡｌＮ（ａ＝３．１１２Å）とＧａＮ（ａ
＝３．１８９Å）とのａ軸長差以下にすればよい。こう
すれば、結晶転位が発生する臨界膜厚が増加して、しき
い値電圧の制御性が向上する。ＩｎxＡｌyＧａ1-x-yＮ
とＧａＮとのａ軸長の差がＡｌＮとＧａＮとのａ軸長の
差より小さくなる条件は、｜ａ（ｘ，ｙ）−３．１８９
｜＜３．１８９−３．１１２Åとなる。これより、｜ｙ
−４．６６ｘ｜＜１・・・（４）
【００１３】さらに望ましくは、ＩｎxＡｌyＧａ1-x-y
Ｎのａ軸長がバッファ層ＧａＮと等しくなる場合で、こ
の条件は、ａ（ｘ，ｙ）＝３．１８９Å、これより、ｙ
＝４．６６ｘが得られる。この時、結晶転位が発生しな
いので、ゲート絶縁層の膜厚が自由になり、しきい値電
圧の制御性が格段に改善される。より現実的には、混晶
比の格子整合条件からのずれとして±５％の誤差を許容
するとして、この条件は、 ｜ｙ−４．６６ｘ｜＜０．０５・・・（５）
Ｎのａ軸長がバッファ層ＧａＮと等しくなる場合で、こ
の条件は、ａ（ｘ，ｙ）＝３．１８９Å、これより、ｙ
＝４．６６ｘが得られる。この時、結晶転位が発生しな
いので、ゲート絶縁層の膜厚が自由になり、しきい値電
圧の制御性が格段に改善される。より現実的には、混晶
比の格子整合条件からのずれとして±５％の誤差を許容
するとして、この条件は、 ｜ｙ−４．６６ｘ｜＜０．０５・・・（５）
【００１４】また、リーク電流が小さい良好なゲート絶
縁層として機能するためには、ゲート絶縁層のバンドギ
ャップはチャネル層を形成するＩｎzＧａ1-zＮより大き
くする必要がある。ＩｎxＡｌyＧａ1-x-yＮのバンドギ
ャップは、 Ｅｇ（ｘ，ｙ）＝１．８９ｘ＋６．２ｙ＋３．３９（１−ｘ−ｙ）［ｅＶ］・・ ・（６） と表わされる。一方、ＩｎzＧａ1-zＮのバンドギャップ
は、 Ｅｇ（ｚ）＝１．８９ｚ＋３．３９（１−ｚ）［ｅＶ］・・・（７） と表わされるから、ＩｎxＡｌyＧａ1-x-yＮのバンドギ
ャップがＩｎzＧａ1-zＮより大きくなる条件は、Ｅｇ
（ｘ，ｙ）＞Ｅｇ（ｚ）、これより、下式を得る。 ｙ＞０．５３３（ｘ―ｚ）・・・（８）
縁層として機能するためには、ゲート絶縁層のバンドギ
ャップはチャネル層を形成するＩｎzＧａ1-zＮより大き
くする必要がある。ＩｎxＡｌyＧａ1-x-yＮのバンドギ
ャップは、 Ｅｇ（ｘ，ｙ）＝１．８９ｘ＋６．２ｙ＋３．３９（１−ｘ−ｙ）［ｅＶ］・・ ・（６） と表わされる。一方、ＩｎzＧａ1-zＮのバンドギャップ
は、 Ｅｇ（ｚ）＝１．８９ｚ＋３．３９（１−ｚ）［ｅＶ］・・・（７） と表わされるから、ＩｎxＡｌyＧａ1-x-yＮのバンドギ
ャップがＩｎzＧａ1-zＮより大きくなる条件は、Ｅｇ
（ｘ，ｙ）＞Ｅｇ（ｚ）、これより、下式を得る。 ｙ＞０．５３３（ｘ―ｚ）・・・（８）
【００１５】また、本発明の目的は、ゲート絶縁層とし
て３元系半導体超格子、InTGa1-T N／AlSGa1-SN、 In
1-TGaTN／In1-SAlSN、InTAl1-TN／Al1-SGaSN等を用いて
も実現可能である。これらの場合３元系超格子は、各々
のトータル層厚の重み付きの平均組成を持つ４元系半導
体と同等である。例えば、 InTGa1-T N部分の層厚の合
計がｅ Åであり、AlSGa1-SN部分の層厚の合計がｆ Å
であるような InTGa1-T N／AlSGa1-SN超格子は実質的に
IneT/(e+f)AlfS/(e+f)Ga(e(1-T) +f(1-S))/(e+f)Nと同
等のａ軸長およびバンドギャップを持つ。同様にIn1-TG
aTNの部分の層厚の合計がｅ Åであり、 In1-SAlSN 部
分の層厚の合計がｆ ÅであるようなIn1-TGaTN／In1-SA
lSN超格子は実質的In(e(1-T) +f(1- S))/(e+f)Al
fS/(e+f)Ga eT/(e+f)Nと同等のａ軸長およびバンドギ
ャップを、同様に、 InTAl1-TNの部分の層厚の合計がｅ
Åであり、 Al1-SGaSN 部分の層厚の合計がｆ Åであ
るようなInTAl1-TN／Al1-SGaSN超格子は実質的にIn
eT/(e+f)Al(e(1-T) +f(1-S))/(e+f)Ga fS/(e+f)Nと同
等のａ軸長およびバンドギャップを持つ。よって、上記
のＩｎxＡｌyＧａ1-x-yＮについてなされた上記の議論
は、３元系半導体超格子についても同様になりたつもの
である。
て３元系半導体超格子、InTGa1-T N／AlSGa1-SN、 In
1-TGaTN／In1-SAlSN、InTAl1-TN／Al1-SGaSN等を用いて
も実現可能である。これらの場合３元系超格子は、各々
のトータル層厚の重み付きの平均組成を持つ４元系半導
体と同等である。例えば、 InTGa1-T N部分の層厚の合
計がｅ Åであり、AlSGa1-SN部分の層厚の合計がｆ Å
であるような InTGa1-T N／AlSGa1-SN超格子は実質的に
IneT/(e+f)AlfS/(e+f)Ga(e(1-T) +f(1-S))/(e+f)Nと同
等のａ軸長およびバンドギャップを持つ。同様にIn1-TG
aTNの部分の層厚の合計がｅ Åであり、 In1-SAlSN 部
分の層厚の合計がｆ ÅであるようなIn1-TGaTN／In1-SA
lSN超格子は実質的In(e(1-T) +f(1- S))/(e+f)Al
fS/(e+f)Ga eT/(e+f)Nと同等のａ軸長およびバンドギ
ャップを、同様に、 InTAl1-TNの部分の層厚の合計がｅ
Åであり、 Al1-SGaSN 部分の層厚の合計がｆ Åであ
るようなInTAl1-TN／Al1-SGaSN超格子は実質的にIn
eT/(e+f)Al(e(1-T) +f(1-S))/(e+f)Ga fS/(e+f)Nと同
等のａ軸長およびバンドギャップを持つ。よって、上記
のＩｎxＡｌyＧａ1-x-yＮについてなされた上記の議論
は、３元系半導体超格子についても同様になりたつもの
である。
【００１６】本発明に用いられる基板は、例えば、シリ
コン（Ｓｉ）、砒化ガリウム（ＧａＡｓ）等が使用され
るが、特に、Al2O3、炭化珪素（SiC）が好ましい。
コン（Ｓｉ）、砒化ガリウム（ＧａＡｓ）等が使用され
るが、特に、Al2O3、炭化珪素（SiC）が好ましい。
【００１７】
【実施例】次に、本発明の実施例および作製方法につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】（第一の実施例）図1（ａ）は本発明によ
るＨＪＦＥＴの第一の実施例の構造図である。このＨＪ
ＦＥＴの例では、Al2O3基板10に接してアンドープAlN層
とアンドープＧａＮ層から成るバッファ層11が形成さ
れ、さらにバッファ層11に接してｎ型ＧａＮチャネル層
12が形成されている。さらに、チャネル層12に接して４
元系半導体のアンドープのIn0.2Al0.3Ga0.5Nゲート絶縁
層13が形成されている。ＩｎＡｌＧａＮゲート絶縁層13
に接してソース電極17S、ドレイン電極17Dが形成され、
オーム性接触がとられている。さらに、ＩｎＡｌＧａＮ
ゲート絶縁層13上にはゲート電極19が形成され、ショッ
トキー性接触がとられている。
るＨＪＦＥＴの第一の実施例の構造図である。このＨＪ
ＦＥＴの例では、Al2O3基板10に接してアンドープAlN層
とアンドープＧａＮ層から成るバッファ層11が形成さ
れ、さらにバッファ層11に接してｎ型ＧａＮチャネル層
12が形成されている。さらに、チャネル層12に接して４
元系半導体のアンドープのIn0.2Al0.3Ga0.5Nゲート絶縁
層13が形成されている。ＩｎＡｌＧａＮゲート絶縁層13
に接してソース電極17S、ドレイン電極17Dが形成され、
オーム性接触がとられている。さらに、ＩｎＡｌＧａＮ
ゲート絶縁層13上にはゲート電極19が形成され、ショッ
トキー性接触がとられている。
【００１９】このようなＨＪＦＥＴは以下のようにして
作製される。Al2O3基板10上に、例えば、有機金属気相
成長（Metal Organic Chemical Vapor Deposition; 「M
OCVD」と略する。）法により、下記に示す順および膜厚
で順次成長させる。 １）アンドープＡｌＮ層11a・・・100nm ２）アンドープＧａＮ層11b・・・1μm ３）ｎ型ＧａＮ層（5×1017cm-3）12・・・50nm ４）アンドープＩｎ0.2Ａｌ0.3Ｇａ0.5Ｎ層13・・・30n
m 次に、アンドープＩｎＡｌＧａＮゲート絶縁層13上に
は、例えばＴｉ/Ａｌ/Ｎｉ/Ａｕなどの金属を蒸着し、
約900℃でアロイ処理することにより、ソース電極17S、
ドレイン電極17Dをそれぞれ形成し、チャネル層12との
オーム性接触をとる。最後に、アンドープＩｎＡｌＧａ
Ｎゲート絶縁層13上に、例えば、Ｎｉ/Ａｕなどの金属
を蒸着することにより、ゲート電極19を形成し、ショッ
トキー接触をとる。このようにして、本実施例のＨＪＦ
ＥＴが作製される。
作製される。Al2O3基板10上に、例えば、有機金属気相
成長（Metal Organic Chemical Vapor Deposition; 「M
OCVD」と略する。）法により、下記に示す順および膜厚
で順次成長させる。 １）アンドープＡｌＮ層11a・・・100nm ２）アンドープＧａＮ層11b・・・1μm ３）ｎ型ＧａＮ層（5×1017cm-3）12・・・50nm ４）アンドープＩｎ0.2Ａｌ0.3Ｇａ0.5Ｎ層13・・・30n
m 次に、アンドープＩｎＡｌＧａＮゲート絶縁層13上に
は、例えばＴｉ/Ａｌ/Ｎｉ/Ａｕなどの金属を蒸着し、
約900℃でアロイ処理することにより、ソース電極17S、
ドレイン電極17Dをそれぞれ形成し、チャネル層12との
オーム性接触をとる。最後に、アンドープＩｎＡｌＧａ
Ｎゲート絶縁層13上に、例えば、Ｎｉ/Ａｕなどの金属
を蒸着することにより、ゲート電極19を形成し、ショッ
トキー接触をとる。このようにして、本実施例のＨＪＦ
ＥＴが作製される。
【００２０】このようなＨＪＦＥＴのゲート電極19とチ
ャネル層12間における伝導帯エネルギーの概略図を図１
（ｂ）に示す。ここで、ゲート絶縁層13を形成するＩｎ
0.2Ａｌ0.3Ｇａ0.5Ｎのａ軸長は3.24Åと、バッファ層1
1を形成するＧａＮ（3.19Å）より大きいため、表面か
ら基板に向かう方向にピエゾ電界が発生する。したがっ
て、ゲート電圧が0 Vの時にはチャネル層12が空乏化さ
れ、エンハンスメント型となる。また、Ｉｎ0.2Ａｌ0.3
Ｇａ0.5Ｎのバンドギャップは3.93eVと、ＧａＮ（3.39e
V）より大きいため、良好なゲート絶縁層となる。これ
らの特徴は、ｘ＝０．２、ｙ＝０．３、ｚ＝０におい
て、式（３）、式（４）及び式（８）が成り立つことか
らも明らかである。
ャネル層12間における伝導帯エネルギーの概略図を図１
（ｂ）に示す。ここで、ゲート絶縁層13を形成するＩｎ
0.2Ａｌ0.3Ｇａ0.5Ｎのａ軸長は3.24Åと、バッファ層1
1を形成するＧａＮ（3.19Å）より大きいため、表面か
ら基板に向かう方向にピエゾ電界が発生する。したがっ
て、ゲート電圧が0 Vの時にはチャネル層12が空乏化さ
れ、エンハンスメント型となる。また、Ｉｎ0.2Ａｌ0.3
Ｇａ0.5Ｎのバンドギャップは3.93eVと、ＧａＮ（3.39e
V）より大きいため、良好なゲート絶縁層となる。これ
らの特徴は、ｘ＝０．２、ｙ＝０．３、ｚ＝０におい
て、式（３）、式（４）及び式（８）が成り立つことか
らも明らかである。
【００２１】（第二の実施例）図２（ａ）は本発明によ
る第二の実施例の構造図である。このＨＪＦＥＴ構造で
は、チャネル層22としてアンドープＧａＮが、ゲート絶
縁層23としてｎ型Ｉｎ 0.1Ａｌ0.7Ｇａ0.2Ｎが用いられ
ている点で、第一の実施例と異なっている。
る第二の実施例の構造図である。このＨＪＦＥＴ構造で
は、チャネル層22としてアンドープＧａＮが、ゲート絶
縁層23としてｎ型Ｉｎ 0.1Ａｌ0.7Ｇａ0.2Ｎが用いられ
ている点で、第一の実施例と異なっている。
【００２２】このようなHJFETのゲート電極19とチャネ
ル層22間における伝導帯エネルギーの概略図を図２
（ｂ）に示す。ゲート絶縁層23（電子供給層）を形成す
るＩｎ0. 1Ａｌ0.7Ｇａ0.2Ｎのａ軸長は3.17Åと、バッ
ファ層11を形成するＧａＮ（3.19Å）より小さいため、
基板から表面に向かう方向にピエゾ電界が発生する。し
たがって、ゲート電圧が0 Vの時にはチャネル層22内に
二次元電子24が形成されて、ディプレッション型とな
る。また、Ｉｎ0.1Ａｌ0.7Ｇａ0.2Ｎのバンドギャップ
は5.21eVと、ＧａＮ（3.39eV）より大きいため、良好な
ゲート絶縁層となる。これらの特徴は、ｘ＝０．１、ｙ
＝０．７、ｚ＝０において、式（２）、式（４）及び式
（８）が成り立つことからも明らかである。
ル層22間における伝導帯エネルギーの概略図を図２
（ｂ）に示す。ゲート絶縁層23（電子供給層）を形成す
るＩｎ0. 1Ａｌ0.7Ｇａ0.2Ｎのａ軸長は3.17Åと、バッ
ファ層11を形成するＧａＮ（3.19Å）より小さいため、
基板から表面に向かう方向にピエゾ電界が発生する。し
たがって、ゲート電圧が0 Vの時にはチャネル層22内に
二次元電子24が形成されて、ディプレッション型とな
る。また、Ｉｎ0.1Ａｌ0.7Ｇａ0.2Ｎのバンドギャップ
は5.21eVと、ＧａＮ（3.39eV）より大きいため、良好な
ゲート絶縁層となる。これらの特徴は、ｘ＝０．１、ｙ
＝０．７、ｚ＝０において、式（２）、式（４）及び式
（８）が成り立つことからも明らかである。
【００２３】本実施例では、チャネル層をアンドープＧ
ａＮで、ゲート絶縁層をｎ型ＩｎＡｌＧａＮで形成して
いる。電子が走行するチャネル層内の不純物濃度が低い
ため、第一の実施例と比べて、電子移動度が向上、高周
波特性が改善される。
ａＮで、ゲート絶縁層をｎ型ＩｎＡｌＧａＮで形成して
いる。電子が走行するチャネル層内の不純物濃度が低い
ため、第一の実施例と比べて、電子移動度が向上、高周
波特性が改善される。
【００２４】（第三の実施例）図３は本発明による第三
の実施例の構造図である。このＨＪＦＥＴ構造では、チ
ャネル層32として厚さ５０Åのｎ型Ｉｎ0.2Ｇａ0.8Ｎを
用いている点で第一の実施例と異なっている。チャネル
層は充分に薄いためにそのａ軸長はバッファ層と同一で
あり、チャネル層とゲート絶縁層の間での格子整合性を
考慮する必要はない。
の実施例の構造図である。このＨＪＦＥＴ構造では、チ
ャネル層32として厚さ５０Åのｎ型Ｉｎ0.2Ｇａ0.8Ｎを
用いている点で第一の実施例と異なっている。チャネル
層は充分に薄いためにそのａ軸長はバッファ層と同一で
あり、チャネル層とゲート絶縁層の間での格子整合性を
考慮する必要はない。
【００２５】ゲート絶縁層13を形成するＩｎ0.2Ａｌ0.3
Ｇａ0.5Ｎのａ軸長は3.24Åと、バッファ層11を形成す
るＧａＮ（3.19Å）より大きいため、第一の実施例と同
様な原理により、エンハンスメント型となる。また、Ｉ
ｎ0.2Ａｌ0.3Ｇａ0.5Ｎのバンドギャップは3.93eVと、
チャネル層を形成するＩｎ0.2Ｇａ0.8Ｎ（3.09eV）より
大きいため、良好なゲート絶縁層となる。これらの特徴
はｘ＝０．２、ｙ＝０．３、ｚ＝０．２において、式
（３）、式（４）及び式（８）が成り立つことからも明
らかである。
Ｇａ0.5Ｎのａ軸長は3.24Åと、バッファ層11を形成す
るＧａＮ（3.19Å）より大きいため、第一の実施例と同
様な原理により、エンハンスメント型となる。また、Ｉ
ｎ0.2Ａｌ0.3Ｇａ0.5Ｎのバンドギャップは3.93eVと、
チャネル層を形成するＩｎ0.2Ｇａ0.8Ｎ（3.09eV）より
大きいため、良好なゲート絶縁層となる。これらの特徴
はｘ＝０．２、ｙ＝０．３、ｚ＝０．２において、式
（３）、式（４）及び式（８）が成り立つことからも明
らかである。
【００２６】本実施例では、チャネル層（５０Å）をｎ
型Ｉｎ0.2Ｇａ0.8Ｎで形成しているため、電子が走行す
るチャネル層内の電子有効質量が小さくなり、第一の実
施例と比べて、電子移動度が向上し、高周波特性が改善
される。
型Ｉｎ0.2Ｇａ0.8Ｎで形成しているため、電子が走行す
るチャネル層内の電子有効質量が小さくなり、第一の実
施例と比べて、電子移動度が向上し、高周波特性が改善
される。
【００２７】（第四の実施例）図４は本発明による第四
の実施例の構造図である。このＨＪＦＥＴ構造では、ゲ
ート絶縁層43として厚さ２０ÅのアンドープＩｎ0.4Ｇ
ａ0.6Ｎ層と厚さ２０ÅのＡｌ0.6Ｇａ0.4Ｎ層とを７回
積層した構造からなる超格子層を用いている点で第一の
実施例と異なっている。
の実施例の構造図である。このＨＪＦＥＴ構造では、ゲ
ート絶縁層43として厚さ２０ÅのアンドープＩｎ0.4Ｇ
ａ0.6Ｎ層と厚さ２０ÅのＡｌ0.6Ｇａ0.4Ｎ層とを７回
積層した構造からなる超格子層を用いている点で第一の
実施例と異なっている。
【００２８】ゲート絶縁層を形成するＩｎ0.4Ｇａ0.6Ｎ
／Ａｌ0.6Ｇａ0.4Ｎ層超格子層は、実質的に、４元混晶
のＩｎ0.2Ａｌ0.3Ｇａ0.5Ｎと同様に働くので、第一の
実施例と同様な原理により、エンハンスメント型とな
る。
／Ａｌ0.6Ｇａ0.4Ｎ層超格子層は、実質的に、４元混晶
のＩｎ0.2Ａｌ0.3Ｇａ0.5Ｎと同様に働くので、第一の
実施例と同様な原理により、エンハンスメント型とな
る。
【００２９】本実施例では、ゲート絶縁層をアンドープ
ＩｎＧａＮ／ＡｌＧａＮ超格子層で形成している。３元
系半導体材料により構成できるので、混晶比の制御が困
難な４元系半導体材料を用いる第一の実施例と比べて、
高品質なエピタキシャル層の形成が容易になる。
ＩｎＧａＮ／ＡｌＧａＮ超格子層で形成している。３元
系半導体材料により構成できるので、混晶比の制御が困
難な４元系半導体材料を用いる第一の実施例と比べて、
高品質なエピタキシャル層の形成が容易になる。
【００３０】本実施例では、ＩｎＡｌＧａＮ層の代わり
に、ＩｎＧａＮ／ＡｌＧａＮ超格子構造を用いたが、同
様な機能は、ＩｎＧａＮ／ＩｎＡｌＮ超格子構造、Ｉｎ
ＡｌＮ／ＡｌＧａＮ超格子構造等、他の組み合わせの超
格子構造を用いても実現できる。
に、ＩｎＧａＮ／ＡｌＧａＮ超格子構造を用いたが、同
様な機能は、ＩｎＧａＮ／ＩｎＡｌＮ超格子構造、Ｉｎ
ＡｌＮ／ＡｌＧａＮ超格子構造等、他の組み合わせの超
格子構造を用いても実現できる。
【００３１】（第五の実施例）図５（ａ）は本発明によ
るＨＪＦＥＴの第五の構造図である。このＨＪＦＥＴ構
造では、基板50としてＳｉＣを用い、基板50に接するバ
ッファ層51としてアンドープＡｌＮ層とアンドープＧａ
Ｎ層から成る積層膜を用い、バッファ層51に接するチャ
ネル層52としてｎ型ＧａＮを、チャネル層52に接するゲ
ート絶縁層53はアンドープのＩｎ0.1Ａｌ0.47Ｇａ0.43
Ｎを用いている。ＩｎＡｌＧａＮゲート絶縁層53に接し
てソース電極57S、ドレイン電極57Dが形成され、オーム
性接触がとられている。さらに、ＩｎＡｌＧａＮゲート
絶縁層53上にはゲート電極59が形成され、ショットキー
性接触がとられている。
るＨＪＦＥＴの第五の構造図である。このＨＪＦＥＴ構
造では、基板50としてＳｉＣを用い、基板50に接するバ
ッファ層51としてアンドープＡｌＮ層とアンドープＧａ
Ｎ層から成る積層膜を用い、バッファ層51に接するチャ
ネル層52としてｎ型ＧａＮを、チャネル層52に接するゲ
ート絶縁層53はアンドープのＩｎ0.1Ａｌ0.47Ｇａ0.43
Ｎを用いている。ＩｎＡｌＧａＮゲート絶縁層53に接し
てソース電極57S、ドレイン電極57Dが形成され、オーム
性接触がとられている。さらに、ＩｎＡｌＧａＮゲート
絶縁層53上にはゲート電極59が形成され、ショットキー
性接触がとられている。
【００３２】このようなHJFETは以下のようにして作製
される。ＳｉＣ基板50上に、例えば、分子線エピタキシ
ャル成長（Molucular Beam Epitaxy; 「MBE」と略す
る）法により、下記に示す順および膜厚で順次成長させ
る。 １）アンドープＡｌＮ層51a・・・100nm ２）アンドープＧａＮ層51b・・・1μm ３）ｎ型ＧａＮ層（5×1017cm-3）52・・・100nm ４）アンドープＩｎ0.1Ａｌ0.47Ｇａ0.43Ｎ層53・・・4
0nm 次に、アンドープＩｎＡｌＧａＮゲート絶縁層53上に
は、例えばＴｉ/Ａｌ/Ｎｉ/Ａｕなどの金属を蒸着、約9
00℃でアロイ処理することにより、ソース電極57S、ド
レイン電極57Dをそれぞれ形成し、チャネル層52とのオ
ーム性接触をとる。最後に、アンドープＩｎＡｌＧａＮ
ゲート絶縁層53上に、例えば、Ｎｉ/Ａｕなどの金属を
蒸着することにより、ゲート電極59を形成し、ショット
キー接触をとる。このようにして、本実施例のＨＪＦＥ
Ｔが作製される。
される。ＳｉＣ基板50上に、例えば、分子線エピタキシ
ャル成長（Molucular Beam Epitaxy; 「MBE」と略す
る）法により、下記に示す順および膜厚で順次成長させ
る。 １）アンドープＡｌＮ層51a・・・100nm ２）アンドープＧａＮ層51b・・・1μm ３）ｎ型ＧａＮ層（5×1017cm-3）52・・・100nm ４）アンドープＩｎ0.1Ａｌ0.47Ｇａ0.43Ｎ層53・・・4
0nm 次に、アンドープＩｎＡｌＧａＮゲート絶縁層53上に
は、例えばＴｉ/Ａｌ/Ｎｉ/Ａｕなどの金属を蒸着、約9
00℃でアロイ処理することにより、ソース電極57S、ド
レイン電極57Dをそれぞれ形成し、チャネル層52とのオ
ーム性接触をとる。最後に、アンドープＩｎＡｌＧａＮ
ゲート絶縁層53上に、例えば、Ｎｉ/Ａｕなどの金属を
蒸着することにより、ゲート電極59を形成し、ショット
キー接触をとる。このようにして、本実施例のＨＪＦＥ
Ｔが作製される。
【００３３】このようなＨＪＦＥＴのゲート電極59とチ
ャネル層52間における伝導帯エネルギーの概略図を図５
（ｂ）に示す。ここで、ゲート絶縁層53を形成するＩｎ
0.1Ａｌ0.47Ｇａ0.43Ｎのａ軸長は3.19Åと、バッファ
層51を形成するＧａＮ（3.19Å）と同等であるため、格
子歪みの無い良好な結晶が得られる。このため、ゲート
絶縁層の膜厚の制限が無くなり、しきい値電圧の制御性
が向上する。また、Ｉｎ0.1Ａｌ0.47Ｇａ0.43Ｎのバン
ドギャップは4.56eVと、チャネル層52を形成するＧａＮ
（3.39eV）より大きいため、良好なゲート絶縁層とな
る。これらの特徴は、ｘ＝０．１、ｙ＝０．４７、ｚ＝
０において、式（５）及び式（８）が成り立つことから
も明らかである。
ャネル層52間における伝導帯エネルギーの概略図を図５
（ｂ）に示す。ここで、ゲート絶縁層53を形成するＩｎ
0.1Ａｌ0.47Ｇａ0.43Ｎのａ軸長は3.19Åと、バッファ
層51を形成するＧａＮ（3.19Å）と同等であるため、格
子歪みの無い良好な結晶が得られる。このため、ゲート
絶縁層の膜厚の制限が無くなり、しきい値電圧の制御性
が向上する。また、Ｉｎ0.1Ａｌ0.47Ｇａ0.43Ｎのバン
ドギャップは4.56eVと、チャネル層52を形成するＧａＮ
（3.39eV）より大きいため、良好なゲート絶縁層とな
る。これらの特徴は、ｘ＝０．１、ｙ＝０．４７、ｚ＝
０において、式（５）及び式（８）が成り立つことから
も明らかである。
【００３４】（第六の実施例）図６（ａ）は本発明によ
るＨＪＦＥＴの第六の構造図である。このＨＪＦＥＴで
は、チャネル層62はアンドープＧａＮにより、ゲート絶
縁層63はｎ型Ｉｎ0.05Ａｌ0.23Ｇａ0.72Ｎを用いている
点で第五の実施例と異なっている。
るＨＪＦＥＴの第六の構造図である。このＨＪＦＥＴで
は、チャネル層62はアンドープＧａＮにより、ゲート絶
縁層63はｎ型Ｉｎ0.05Ａｌ0.23Ｇａ0.72Ｎを用いている
点で第五の実施例と異なっている。
【００３５】このようなＨＪＦＥＴのゲート電極59とチ
ャネル層62間における伝導帯エネルギーの概略図を図６
（ｂ）に示す。ここで、ゲート絶縁層63を形成するＩｎ
0.05Ａｌ0.23Ｇａ0.72Ｎのａ軸長は3.19Åと、バッファ
層51及びチャネル層62を形成するＧａＮ（3.19Å）と同
等であるため、格子歪みの無い良好な結晶が得られる。
このため、ゲート絶縁層の膜厚の制限が無くなり、しき
い値電圧の制御性が向上する。また、Ｉｎ0.05Ａｌ0.23
Ｇａ0.72Ｎのバンドギャップは3.96eVと、チャネル層62
を形成するＧａＮ（3.39eV）より大きいため、良好なゲ
ート絶縁層となる。これらの特徴は、ｘ＝０．０５、ｙ
＝０．２３、ｚ＝０において、式（５）及び式（８）が
成り立つことからも明らかである。
ャネル層62間における伝導帯エネルギーの概略図を図６
（ｂ）に示す。ここで、ゲート絶縁層63を形成するＩｎ
0.05Ａｌ0.23Ｇａ0.72Ｎのａ軸長は3.19Åと、バッファ
層51及びチャネル層62を形成するＧａＮ（3.19Å）と同
等であるため、格子歪みの無い良好な結晶が得られる。
このため、ゲート絶縁層の膜厚の制限が無くなり、しき
い値電圧の制御性が向上する。また、Ｉｎ0.05Ａｌ0.23
Ｇａ0.72Ｎのバンドギャップは3.96eVと、チャネル層62
を形成するＧａＮ（3.39eV）より大きいため、良好なゲ
ート絶縁層となる。これらの特徴は、ｘ＝０．０５、ｙ
＝０．２３、ｚ＝０において、式（５）及び式（８）が
成り立つことからも明らかである。
【００３６】本実施例では、チャネル層をアンドープＧ
ａＮで、ゲート絶縁層をｎ型ＩｎＡｌＧａＮで形成して
いる。電子が走行するチャネル層内の不純物濃度が低い
ため、第五の実施例と比べて、電子移動度が向上、高周
波特性が改善される。
ａＮで、ゲート絶縁層をｎ型ＩｎＡｌＧａＮで形成して
いる。電子が走行するチャネル層内の不純物濃度が低い
ため、第五の実施例と比べて、電子移動度が向上、高周
波特性が改善される。
【００３７】（第七の実施例）図７は本発明による第七
の実施例の構造図である。このＨＪＦＥＴ構造は、チャ
ネル層72が厚さ５０Åのｎ型Ｉｎ0.2Ｇａ0.8Ｎである点
が第五の実施例と異なっている。
の実施例の構造図である。このＨＪＦＥＴ構造は、チャ
ネル層72が厚さ５０Åのｎ型Ｉｎ0.2Ｇａ0.8Ｎである点
が第五の実施例と異なっている。
【００３８】チャネル層は充分に薄いためにａ軸長はバ
ッファ層と同一であり、チャネル層とゲート絶縁層の間
での格子整合性を考慮する必要はない。
ッファ層と同一であり、チャネル層とゲート絶縁層の間
での格子整合性を考慮する必要はない。
【００３９】ゲート絶縁層53を形成するＩｎ0.1Ａｌ
0.47Ｇａ0.43Ｎのａ軸長は3.19Åと、バッファ層51を形
成するＧａＮ（3.19Å）と同等であるため、第一の実施
例と同様な原理により、しきい値電圧の制御性が向上す
る。また、Ｉｎ0.1Ａｌ0.47Ｇａ0.43Ｎのバンドギャッ
プは4.56eVと、チャネル層を形成するＩｎ0.2Ｇａ0.8Ｎ
（3.09eV）より大きいため、良好なゲート絶縁層とな
る。これらの特徴は、ｘ＝０．１、ｙ＝０．４７、ｚ＝
０．２において、式（５）及び式（８）が成り立つこと
からも明らかである。
0.47Ｇａ0.43Ｎのａ軸長は3.19Åと、バッファ層51を形
成するＧａＮ（3.19Å）と同等であるため、第一の実施
例と同様な原理により、しきい値電圧の制御性が向上す
る。また、Ｉｎ0.1Ａｌ0.47Ｇａ0.43Ｎのバンドギャッ
プは4.56eVと、チャネル層を形成するＩｎ0.2Ｇａ0.8Ｎ
（3.09eV）より大きいため、良好なゲート絶縁層とな
る。これらの特徴は、ｘ＝０．１、ｙ＝０．４７、ｚ＝
０．２において、式（５）及び式（８）が成り立つこと
からも明らかである。
【００４０】本実施例では、チャネル層をｎ型ＩｎＧａ
Ｎで形成しているため、電子が走行するチャネル層内の
電子有効質量が小さくなり、第五の実施例と比べて、電
子移動度が向上、高周波特性が改善される。
Ｎで形成しているため、電子が走行するチャネル層内の
電子有効質量が小さくなり、第五の実施例と比べて、電
子移動度が向上、高周波特性が改善される。
【００４１】（第八の実施例）図８は本発明による第八
の実施例の構造図である。このＨＪＦＥＴ構造では、ゲ
ート絶縁層83として厚さ３０ÅのアンドープＩｎ0.2Ｇ
ａ0.8Ｎ層と、厚さ３０ÅのＡｌ0.94Ｇａ0.06Ｎ層とを
７回積層した構造からなる超格子層を用いている点で第
五の実施例と異なっている。
の実施例の構造図である。このＨＪＦＥＴ構造では、ゲ
ート絶縁層83として厚さ３０ÅのアンドープＩｎ0.2Ｇ
ａ0.8Ｎ層と、厚さ３０ÅのＡｌ0.94Ｇａ0.06Ｎ層とを
７回積層した構造からなる超格子層を用いている点で第
五の実施例と異なっている。
【００４２】ゲート絶縁層を形成するＩｎ0.2Ｇａ0.8Ｎ
／Ａｌ0.94Ｇａ0.06Ｎ層超格子層は、実質的に、４元混
晶のＩｎ0.1Ａｌ0.47Ｇａ0.43Ｎと同様に働くので、第
五の実施例と同様な原理により、バッファ層51を構成す
るＧａＮと格子整合する。
／Ａｌ0.94Ｇａ0.06Ｎ層超格子層は、実質的に、４元混
晶のＩｎ0.1Ａｌ0.47Ｇａ0.43Ｎと同様に働くので、第
五の実施例と同様な原理により、バッファ層51を構成す
るＧａＮと格子整合する。
【００４３】本実施例では、ゲート絶縁層をアンドープ
ＩｎＧａＮ／ＡｌＧａＮ超格子層で形成している。３元
系半導体材料により構成できるので、混晶比の制御が困
難な４元系半導体材料を用いる第五の実施例と比べて、
高品質なエピタキシャル層の形成が容易になる。
ＩｎＧａＮ／ＡｌＧａＮ超格子層で形成している。３元
系半導体材料により構成できるので、混晶比の制御が困
難な４元系半導体材料を用いる第五の実施例と比べて、
高品質なエピタキシャル層の形成が容易になる。
【００４４】本実施例では、ＩｎＡｌＧａＮ層の代わり
に、ＩｎＧａＮ／ＡｌＧａＮ超格子構造を用いたが、同
様な機能は、ＩｎＧａＮ／ＩｎＡｌＮ超格子構造、Ｉｎ
ＡｌＮ／ＡｌＧａＮ超格子構造等、他の組み合わせの超
格子構造を用いても実現できる。
に、ＩｎＧａＮ／ＡｌＧａＮ超格子構造を用いたが、同
様な機能は、ＩｎＧａＮ／ＩｎＡｌＮ超格子構造、Ｉｎ
ＡｌＮ／ＡｌＧａＮ超格子構造等、他の組み合わせの超
格子構造を用いても実現できる。
【００４５】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜 ＩｎxＡｌyＧａ1-x-yＮ（ｘ＞０、ｙ＞
０、ｘ＋ｙ≦１）の混晶比ｘ、ｙを変えることによっ
て、ａ軸長をＧａＮより大きくしたり、小さくすること
ができ、エンハンスメント型、ディプレッション型ＦＥ
Ｔを作り分けることができる。更には、ＧａＮに格子整
合させられることもでき、ゲート絶縁層の膜厚自由度が
改善され、しきい値電圧の制御性が格段に向上する。こ
のため、ＨＪＦＥＴの高性能化に大きく寄与する。
ゲート絶縁膜 ＩｎxＡｌyＧａ1-x-yＮ（ｘ＞０、ｙ＞
０、ｘ＋ｙ≦１）の混晶比ｘ、ｙを変えることによっ
て、ａ軸長をＧａＮより大きくしたり、小さくすること
ができ、エンハンスメント型、ディプレッション型ＦＥ
Ｔを作り分けることができる。更には、ＧａＮに格子整
合させられることもでき、ゲート絶縁層の膜厚自由度が
改善され、しきい値電圧の制御性が格段に向上する。こ
のため、ＨＪＦＥＴの高性能化に大きく寄与する。
【図面の簡単な説明】
【図1】（ａ）本発明によるＨＪＦＥＴの第一実施例の
構造を示す図である。 （ｂ）本発明の第一の実施例における伝導帯エネルギー
図である。
構造を示す図である。 （ｂ）本発明の第一の実施例における伝導帯エネルギー
図である。
【図２】（ａ）本発明によるＨＪＦＥＴの第二実施例の
構造を示す図である。 （ｂ）本発明の第二の実施例における伝導帯エネルギー
図である。
構造を示す図である。 （ｂ）本発明の第二の実施例における伝導帯エネルギー
図である。
【図３】本発明によるＨＪＦＥＴの第三実施例の構造を
示す図である。
示す図である。
【図４】本発明によるＨＪＦＥＴの第四実施例の構造を
示す図である。
示す図である。
【図５】（ａ）本発明によるＨＪＦＥＴの第五実施例の
構造を示す図である。 （ｂ）本発明の第五の実施例における伝導帯エネルギー
図である。
構造を示す図である。 （ｂ）本発明の第五の実施例における伝導帯エネルギー
図である。
【図６】（ａ）本発明によるＨＪＦＥＴの第六実施例の
構造を示す図である。 （ｂ）本発明の第六の実施例における伝導帯エネルギー
図である。
構造を示す図である。 （ｂ）本発明の第六の実施例における伝導帯エネルギー
図である。
【図７】本発明によるＨＪＦＥＴの第七実施例の構造を
示す図である。
示す図である。
【図８】本発明によるＨＪＦＥＴの第八実施例の構造を
示す図である。
示す図である。
【図９】（ａ）従来技術によるＨＪＦＥＴの一例の構造
を示す図である。 （ｂ）従来例における伝導帯エネルギー図である。
を示す図である。 （ｂ）従来例における伝導帯エネルギー図である。
10、90 Ａｌ2Ｏ3基板 11、51、91 アンドープＧａＮ/ＡｌＮバッファ層 12、52、92 ｎ型ＧａＮ層 13、53 アンドープＩｎＡｌＧａＮ層 17S、57S、97Sソース電極 17D、57D、97D ドレイン電極 19、59、99 ゲート電極 22、62 アンドープＧａＮ層 23、63 ｎ型ＩｎＡｌＧａＮ層 32、72 ｎ型InＧａＮ層 43、83 アンドープAlＧａＮ/InＧａＮ超格子層 50 ＳｉＣ基板93 アンドープＡｌ
ＧａＮ層
ＧａＮ層
Claims (8)
- 【請求項1】 基板に接して、少なくとも１層のＧａＮ
を含む構造からなるバッファ層、チャネル層、ゲート絶
縁層、ソース電極、ドレイン電極、ゲート電極を有する
ヘテロ接合電界効果トランジスタにおいて、前記チャネ
ル層の組成がＩｎZＧａ1-ZＮ（０≦ｚ＜１）であり、前
記ゲート絶縁層がＩｎＡｌＧａＮ層であり、前記ソース
およびドレイン電極が前記のチャネル層とオーム性接触
しており、前記ゲート電極と前記ゲート絶縁層の間にシ
ョトキー性接触が取られていることを特徴とするヘテロ
接合電界効果トランジスタ。 - 【請求項2】 前記ＩｎＡｌＧａＮ層の組成がＩｎxＡｌ
yＧａ1-x-yＮ（ｘ＞０、ｙ＞０、ｘ＋ｙ≦１）で表わさ
れると共に、組成比ｘ、ｙが関係式 ｜ｙ−４．６６ｘ｜＜１ を充たすことを特徴とする請求項１記載のヘテロ接合電
界効果トランジスタ。 - 【請求項３】 前記ＩｎＡｌＧａＮ層の組成がＩｎxＡ
ｌyＧａ1-x-yＮ（ｘ＞０、ｙ＞０、ｘ＋ｙ≦１）で表わ
されると共に、組成比ｘ、ｙが関係式 ｜ｙ−４．６６ｘ｜＜０．０５ を充たすことを特徴とする請求項１記載のヘテロ接合電
界効果トランジスタ。 - 【請求項４】 前記ＩｎＡｌＧａＮ層において、組成比
ｘ、ｙが関係式 ｙ＞０．５３３（ｘ−ｚ） を充たすことを特徴とする請求項２または３記載のヘテ
ロ接合電界効果トランジスタ。 - 【請求項５】 前記ＩｎＡｌＧａＮ層がＩｎTＧａ1-TＮ
層（０＜T＜１）とＡｌSＧａ1-SＮ層（０＜S＜１）の積
層構造から成る超格子構造であることを特徴とする請求
項１記載のヘテロ接合電界効果トランジスタ。 - 【請求項６】 前記ＩｎＡｌＧａＮ層がＩｎ1-TＧａTＮ
層（０＜T＜１）とＩｎ1-SＡｌSＮ層（０＜S＜１）の積
層構造から成る超格子構造であることを特徴とする請求
項１記載のヘテロ接合電界効果トランジスタ。 - 【請求項７】 前記ＩｎＡｌＧａＮ層がＩｎTＡｌ1-TＮ
層（０＜T＜１）とＡｌ1-SＧａSＮ層（０＜S＜１）の積
層構造から成る超格子構造であることを特徴とする請求
項１記載のヘテロ接合電界効果トランジスタ。 - 【請求項８】 前記ＩｎＡｌＧａＮ層に不純物がドーピ
ングされていることを特徴とする請求項１〜４のいずれ
かに記載のヘテロ接合電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02251699A JP3209270B2 (ja) | 1999-01-29 | 1999-01-29 | ヘテロ接合電界効果トランジスタ |
| US09/492,611 US6429467B1 (en) | 1999-01-29 | 2000-01-27 | Heterojunction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02251699A JP3209270B2 (ja) | 1999-01-29 | 1999-01-29 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223697A true JP2000223697A (ja) | 2000-08-11 |
| JP3209270B2 JP3209270B2 (ja) | 2001-09-17 |
Family
ID=12084944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02251699A Expired - Fee Related JP3209270B2 (ja) | 1999-01-29 | 1999-01-29 | ヘテロ接合電界効果トランジスタ |
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| Country | Link |
|---|---|
| US (1) | US6429467B1 (ja) |
| JP (1) | JP3209270B2 (ja) |
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