JP2002176169A - ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ - Google Patents
ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタInfo
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Abstract
(57)【要約】
【課題】 ２次元電子を効率的に蓄積することで２次元
電子の移動度を高めることができ、その高移動度を利用
して低雑音のデバイスとすることができるようにする。 【解決手段】 この発明は、ＧａＡｓ単結晶基板１０の
表面上に積層された少なくとも、緩衝層１１と、ＧａX
Ｉｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層１２
と、ＧａＩｎＰからなるスペーサ層１３と、ＧａＩｎＰ
からなる電子供給層１４とを備えたＧａＩｎＰ系積層構
造体１において、電子走行層１２は、電子供給層１４側
との接合界面１２ｂに向けて層厚の増加方向にインジウ
ム組成比（１−Ｘ）を増加させて勾配を付した組成勾配
領域を含む、ことを特徴としている。
電子の移動度を高めることができ、その高移動度を利用
して低雑音のデバイスとすることができるようにする。 【解決手段】 この発明は、ＧａＡｓ単結晶基板１０の
表面上に積層された少なくとも、緩衝層１１と、ＧａX
Ｉｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層１２
と、ＧａＩｎＰからなるスペーサ層１３と、ＧａＩｎＰ
からなる電子供給層１４とを備えたＧａＩｎＰ系積層構
造体１において、電子走行層１２は、電子供給層１４側
との接合界面１２ｂに向けて層厚の増加方向にインジウ
ム組成比（１−Ｘ）を増加させて勾配を付した組成勾配
領域を含む、ことを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、ＧａＡｓ単結晶
基板の表面上に積層された少なくとも、緩衝層と、Ｇａ
XＩｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層と、Ｇ
ａZＩｎ1-ZＰ（０≦Ｚ≦１）からなるスペーサ層と、Ｇ
ａYＩｎ1-YＰ（０≦Ｙ≦１）からなる電子供給層とを備
えたＧａＩｎＰ系積層構造体、およびそれを用いて作製
した電界効果型トランジスタに関するものである。
基板の表面上に積層された少なくとも、緩衝層と、Ｇａ
XＩｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層と、Ｇ
ａZＩｎ1-ZＰ（０≦Ｚ≦１）からなるスペーサ層と、Ｇ
ａYＩｎ1-YＰ（０≦Ｙ≦１）からなる電子供給層とを備
えたＧａＩｎＰ系積層構造体、およびそれを用いて作製
した電界効果型トランジスタに関するものである。
【０００２】
【従来の技術】ミリ波帯で動作可能な電界効果トランジ
スタ（ＭＥＳＦＥＴ）の一種に、リン化ガリウム・イン
ジウム混晶（ＧａYＩｎ1-YＰ：０≦Ｙ≦１）を利用した
ＧａＩｎＰ系高電子移動度電界効果型トランジスタ（Ｔ
ＥＦＧＥＴ、ＭＯＤＦＥＴなどと略称される）がある
（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ，Ｖｏｌ．３７，Ｎｏ．１０（１９９０），２１
４１〜２１４７頁参照）。ＧａＩｎＰ系ＭＯＤＦＥＴ
は、例えばマイクロ波帯域での低雑音信号増幅素子とし
て利用されている（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４６，Ｎｏ．１（１
９９９），４８〜５４頁参照）。また、高周波発信デバ
イスとして利用されている（ＩＥＥＥ Ｔｒａｎｓ．Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．４４，Ｎｏ．
９（１９９７），１３４１〜１３４８頁参照）。
スタ（ＭＥＳＦＥＴ）の一種に、リン化ガリウム・イン
ジウム混晶（ＧａYＩｎ1-YＰ：０≦Ｙ≦１）を利用した
ＧａＩｎＰ系高電子移動度電界効果型トランジスタ（Ｔ
ＥＦＧＥＴ、ＭＯＤＦＥＴなどと略称される）がある
（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ，Ｖｏｌ．３７，Ｎｏ．１０（１９９０），２１
４１〜２１４７頁参照）。ＧａＩｎＰ系ＭＯＤＦＥＴ
は、例えばマイクロ波帯域での低雑音信号増幅素子とし
て利用されている（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４６，Ｎｏ．１（１
９９９），４８〜５４頁参照）。また、高周波発信デバ
イスとして利用されている（ＩＥＥＥ Ｔｒａｎｓ．Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．４４，Ｎｏ．
９（１９９７），１３４１〜１３４８頁参照）。
【０００３】図４は従来のＧａＩｎＰ系ＴＥＧＦＥＴの
断面構造の模式図である。基板９０には、｛００１｝結
晶面を主面とする半絶縁性の砒化ガリウム（化学式：Ｇ
ａＡｓ）が利用される。基板９０の表面上には、高抵抗
のＩＩＩ−Ｖ族化合物半導体層からなる緩衝層９１が堆
積される。緩衝層９１上には、ｎ形の砒化ガリウム・イ
ンジウム混晶（ＧａXＩｎ1-XＡｓ：０≦Ｘ≦１）からな
る電子走行層（チャネル層）９２が堆積される。電子走
行層９２上には、スペーサ層９３が堆積される。スペー
サ層９３は、アンドープのＧａZＩｎ1-ZＰ（０≦Ｚ≦
１）から一般に構成されている（上記のＩＥＥＥ Ｔｒ
ａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．
４４（１９９７）参照）。スペーサ層９３上には、ｎ形
のリン化ガリウム・インジウム混晶（ＧａYＩｎ1-YＰ：
０≦Ｙ≦１）からなる電子供給層９４が堆積される。電
子供給層９４のキャリア（電子）濃度は、珪素（Ｓｉ）
などの拡散し難いｎ形不純物を故意に添加（ドーピン
グ）して調整される。電子供給層９４上には、低接触抵
抗のソース電極９６及びドレイン電極９７の各オーミッ
ク電極を形成するためのｎ形ＧａＡｓ等からなるコンタ
クト層９５が一般に設けられる。ソース及びドレイン電
極９６，９７の中間のリセス構造部には、露呈した電子
供給層９４の表面にショットキー接合型ゲート電極９８
を設けてＴＥＧＦＥＴ９１０が構成されている。
断面構造の模式図である。基板９０には、｛００１｝結
晶面を主面とする半絶縁性の砒化ガリウム（化学式：Ｇ
ａＡｓ）が利用される。基板９０の表面上には、高抵抗
のＩＩＩ−Ｖ族化合物半導体層からなる緩衝層９１が堆
積される。緩衝層９１上には、ｎ形の砒化ガリウム・イ
ンジウム混晶（ＧａXＩｎ1-XＡｓ：０≦Ｘ≦１）からな
る電子走行層（チャネル層）９２が堆積される。電子走
行層９２上には、スペーサ層９３が堆積される。スペー
サ層９３は、アンドープのＧａZＩｎ1-ZＰ（０≦Ｚ≦
１）から一般に構成されている（上記のＩＥＥＥ Ｔｒ
ａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．
４４（１９９７）参照）。スペーサ層９３上には、ｎ形
のリン化ガリウム・インジウム混晶（ＧａYＩｎ1-YＰ：
０≦Ｙ≦１）からなる電子供給層９４が堆積される。電
子供給層９４のキャリア（電子）濃度は、珪素（Ｓｉ）
などの拡散し難いｎ形不純物を故意に添加（ドーピン
グ）して調整される。電子供給層９４上には、低接触抵
抗のソース電極９６及びドレイン電極９７の各オーミッ
ク電極を形成するためのｎ形ＧａＡｓ等からなるコンタ
クト層９５が一般に設けられる。ソース及びドレイン電
極９６，９７の中間のリセス構造部には、露呈した電子
供給層９４の表面にショットキー接合型ゲート電極９８
を設けてＴＥＧＦＥＴ９１０が構成されている。
【０００４】電子走行層９２のスペーサ層９３（スペー
サ層９３を配置しない場合は電子供給層９４）との接合
界面９２ｂの近傍の領域には、電子供給層９４から供給
される電子が２次元電子として蓄積される。高移動度を
発揮する２次元電子は、電子走行層９２とスペーサ層９
３（または電子供給層９４）との接合界面９２ｂでの障
壁が高い程、一般にはより効率的に蓄積できる。そし
て、電子走行層９２は層厚の方向に組成を一定とするＧ
ａXＩｎ1-XＡｓから構成するのが常套となっている。イ
ンジウムの組成比は最大でも約０．２５（２５％）とす
るのがもっぱらである（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎ．，３６（９）（１９９３），１２３５〜
１２３７頁参照）。
サ層９３を配置しない場合は電子供給層９４）との接合
界面９２ｂの近傍の領域には、電子供給層９４から供給
される電子が２次元電子として蓄積される。高移動度を
発揮する２次元電子は、電子走行層９２とスペーサ層９
３（または電子供給層９４）との接合界面９２ｂでの障
壁が高い程、一般にはより効率的に蓄積できる。そし
て、電子走行層９２は層厚の方向に組成を一定とするＧ
ａXＩｎ1-XＡｓから構成するのが常套となっている。イ
ンジウムの組成比は最大でも約０．２５（２５％）とす
るのがもっぱらである（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎ．，３６（９）（１９９３），１２３５〜
１２３７頁参照）。
【０００５】
【発明が解決しようとする課題】しかし、上記従来の電
子走行層９２のように、インジウム組成（＝（１−
Ｘ））を略一定とし、しかも最大でも０．２５程度とす
る場合、スペーサ層９３との接合界面９２ｂの近傍での
障壁を高くしようとしても限度があり、このため、接合
界面９２ｂの近傍領域に２次元電子を効率的に蓄積させ
ることができない。したがって、２次元電子の移動度を
高めることができず、その移動度を利用して低雑音のＧ
ａＩｎＰ系ＴＥＧＦＥＴを得ようとしても困難であると
いう問題点を有していた。
子走行層９２のように、インジウム組成（＝（１−
Ｘ））を略一定とし、しかも最大でも０．２５程度とす
る場合、スペーサ層９３との接合界面９２ｂの近傍での
障壁を高くしようとしても限度があり、このため、接合
界面９２ｂの近傍領域に２次元電子を効率的に蓄積させ
ることができない。したがって、２次元電子の移動度を
高めることができず、その移動度を利用して低雑音のＧ
ａＩｎＰ系ＴＥＧＦＥＴを得ようとしても困難であると
いう問題点を有していた。
【０００６】この発明は上記に鑑み提案されたもので、
２次元電子を効率的に蓄積することで２次元電子の移動
度を高めることができ、その高移動度を利用して低雑音
のデバイスとすることができるＧａＩｎＰ系積層構造
体、およびそれを用いて作製した電界効果型トランジス
タを提供することを目的とする。
２次元電子を効率的に蓄積することで２次元電子の移動
度を高めることができ、その高移動度を利用して低雑音
のデバイスとすることができるＧａＩｎＰ系積層構造
体、およびそれを用いて作製した電界効果型トランジス
タを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、ＧａＡｓ単結晶基板の表
面上に積層された少なくとも、緩衝層と、ＧａXＩｎ1-X
Ａｓ（０≦Ｘ≦１）からなる電子走行層と、ＧａZＩｎ
1-ZＰ（０≦Ｚ≦１）からなるスペーサ層と、ＧａYＩｎ
1-YＰ（０≦Ｙ≦１）からなる電子供給層とを備えたＧ
ａＩｎＰ系積層構造体において、上記電子走行層が、電
子供給層側に向けてインジウム組成比（１−Ｘ）を増加
させた組成勾配領域を含む、ことを特徴としている。
に、請求項１に記載の発明は、ＧａＡｓ単結晶基板の表
面上に積層された少なくとも、緩衝層と、ＧａXＩｎ1-X
Ａｓ（０≦Ｘ≦１）からなる電子走行層と、ＧａZＩｎ
1-ZＰ（０≦Ｚ≦１）からなるスペーサ層と、ＧａYＩｎ
1-YＰ（０≦Ｙ≦１）からなる電子供給層とを備えたＧ
ａＩｎＰ系積層構造体において、上記電子走行層が、電
子供給層側に向けてインジウム組成比（１−Ｘ）を増加
させた組成勾配領域を含む、ことを特徴としている。
【０００８】また、請求項２に記載の発明は、上記した
請求項１に記載の発明の構成に加えて、上記組成勾配領
域が、インジウム組成比（１−Ｘ）を連続的或いは不連
続的に変化させている、ことを特徴としている。
請求項１に記載の発明の構成に加えて、上記組成勾配領
域が、インジウム組成比（１−Ｘ）を連続的或いは不連
続的に変化させている、ことを特徴としている。
【０００９】また、請求項３に記載の発明は、上記した
請求項１または２に記載の発明の構成に加えて、上記イ
ンジウム組成比（１−Ｘ）が、電子供給層側の接合界面
において０．３０以上で０．５０以下である、ことを特
徴としている。
請求項１または２に記載の発明の構成に加えて、上記イ
ンジウム組成比（１−Ｘ）が、電子供給層側の接合界面
において０．３０以上で０．５０以下である、ことを特
徴としている。
【００１０】また、請求項４に記載の発明は、上記した
請求項１から３の何れか１項に記載の発明の構成に加え
て、上記電子走行層が、１ナノメータ以上で５ナノメー
タ以下の層厚である、ことを特徴としている。
請求項１から３の何れか１項に記載の発明の構成に加え
て、上記電子走行層が、１ナノメータ以上で５ナノメー
タ以下の層厚である、ことを特徴としている。
【００１１】さらに、請求項５に記載の発明は、上記し
た請求項１から４の何れか１項に記載の発明の構成に加
えて、上記電子走行層が、硼素（元素記号：Ｂ）を添加
したｎ形ＧａXＩｎ1ーXＡｓ（０≦Ｘ≦１）からなる層
である、ことを特徴としている。
た請求項１から４の何れか１項に記載の発明の構成に加
えて、上記電子走行層が、硼素（元素記号：Ｂ）を添加
したｎ形ＧａXＩｎ1ーXＡｓ（０≦Ｘ≦１）からなる層
である、ことを特徴としている。
【００１２】また、請求項６に記載の発明は、上記した
請求項１から５の何れか１項に記載の発明の構成に加え
て、上記スペーサ層が、電子供給層側に向けてガリウム
組成比を減少させた組成勾配領域を含むＧａZＩｎ1-ZＰ
（０≦Ｚ≦１）からなる層である、ことを特徴としてい
る。
請求項１から５の何れか１項に記載の発明の構成に加え
て、上記スペーサ層が、電子供給層側に向けてガリウム
組成比を減少させた組成勾配領域を含むＧａZＩｎ1-ZＰ
（０≦Ｚ≦１）からなる層である、ことを特徴としてい
る。
【００１３】請求項７に記載の発明は、上記した請求項
１から６の何れか１項に記載の発明の構成に加えて、上
記スペーサ層を備えていない、ことを特徴としている。
１から６の何れか１項に記載の発明の構成に加えて、上
記スペーサ層を備えていない、ことを特徴としている。
【００１４】また、請求項８に記載の発明は、上記請求
項１から７の何れか１項に記載のＧａＩｎＰ系積層構造
体を用いて作製した電界効果型トランジスタであること
を特徴としている。
項１から７の何れか１項に記載のＧａＩｎＰ系積層構造
体を用いて作製した電界効果型トランジスタであること
を特徴としている。
【００１５】
【発明の実施の形態】以下にこの発明の実施の形態を図
面に基づいて詳細に説明する。
面に基づいて詳細に説明する。
【００１６】図１はこの発明のＧａＩｎＰ系積層構造体
の説明図であり、（ａ）はＧａＩｎＰ系積層構造体の断
面を模式的に示す図、（ｂ）（ｃ）（ｄ）は電子走行層
におけるインジウムの組成勾配を示す図である。図にお
いて、この発明のＧａＩｎＰ系積層構造体１は、ＧａＡ
ｓ単結晶基板１０に積層して形成され、緩衝層１１と、
ＧａXＩｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層１
２と、ＧａZＩｎ1-ZＰ（０≦Ｚ≦１）からなるスペーサ
層１３と、ＧａYＩｎ1-YＰ（０≦Ｙ≦１）からなる電子
供給層１４とを有している。そして、このＧａＩｎＰ系
積層構造体１は、その電子走行層１２に、スペーサ層１
３側との接合界面１２ｂに向けて層厚の増加方向にイン
ジウム組成比（１−Ｘ）を増加させて勾配を付した組成
勾配領域を含んでいる。
の説明図であり、（ａ）はＧａＩｎＰ系積層構造体の断
面を模式的に示す図、（ｂ）（ｃ）（ｄ）は電子走行層
におけるインジウムの組成勾配を示す図である。図にお
いて、この発明のＧａＩｎＰ系積層構造体１は、ＧａＡ
ｓ単結晶基板１０に積層して形成され、緩衝層１１と、
ＧａXＩｎ1-XＡｓ（０≦Ｘ≦１）からなる電子走行層１
２と、ＧａZＩｎ1-ZＰ（０≦Ｚ≦１）からなるスペーサ
層１３と、ＧａYＩｎ1-YＰ（０≦Ｙ≦１）からなる電子
供給層１４とを有している。そして、このＧａＩｎＰ系
積層構造体１は、その電子走行層１２に、スペーサ層１
３側との接合界面１２ｂに向けて層厚の増加方向にイン
ジウム組成比（１−Ｘ）を増加させて勾配を付した組成
勾配領域を含んでいる。
【００１７】例えば、（ｂ）では、緩衝層１１との接合
界面１２ａからスペーサ層１３との接合界面１２ｂに向
けてインジウム組成比（＝（１−Ｘ））を層厚の増加方
向に直線的に増加させている。また、（ｃ）では、接合
界面１２ａから所定の層厚まではインジウム組成比を一
定に保ち、その後層厚の増加方向に接合界面１２ｂまで
直線的に増加させている。また、（ｄ）では、接合界面
１２ａから接合界面１２ｂに向けてインジウム組成比を
不連続的に層厚の増加方向に増加させている。例えば、
緩衝層１１との接合界面１２ａより層厚が７ｎｍに至る
領域でのインジウム組成比を約０．１８とし、次の２ｎ
ｍに至る層厚の領域でのインジウム組成比を約０．２５
とし、次のスペーサ層１３との接合界面１２ｂまでの２
ｎｍの層厚の領域でのインジウム組成比を０．３０とし
て、組成比を不連続的に増加させている。
界面１２ａからスペーサ層１３との接合界面１２ｂに向
けてインジウム組成比（＝（１−Ｘ））を層厚の増加方
向に直線的に増加させている。また、（ｃ）では、接合
界面１２ａから所定の層厚まではインジウム組成比を一
定に保ち、その後層厚の増加方向に接合界面１２ｂまで
直線的に増加させている。また、（ｄ）では、接合界面
１２ａから接合界面１２ｂに向けてインジウム組成比を
不連続的に層厚の増加方向に増加させている。例えば、
緩衝層１１との接合界面１２ａより層厚が７ｎｍに至る
領域でのインジウム組成比を約０．１８とし、次の２ｎ
ｍに至る層厚の領域でのインジウム組成比を約０．２５
とし、次のスペーサ層１３との接合界面１２ｂまでの２
ｎｍの層厚の領域でのインジウム組成比を０．３０とし
て、組成比を不連続的に増加させている。
【００１８】また、この発明の実施形態では、電子走行
層１２のスペーサ層１３との接合界面１２ｂでのインジ
ウム組成比を、０．３０以上で０．５０以下としてい
る。
層１２のスペーサ層１３との接合界面１２ｂでのインジ
ウム組成比を、０．３０以上で０．５０以下としてい
る。
【００１９】ここで、スペーサ層１３を、Ｇａ組成比を
０．５１とするＧａ0.51Ｉｎ0.49Ｐで構成したとする
と、スペーサ層１３の禁止帯幅は約１．８８ｅＶと算出
される（赤崎 勇編著、「ＩＩＩ−Ｖ族化合物半導体」
（株式会社培風館、１９９４年５月２０日発行初版、１
８７頁参照）。一方、電子走行層１２をその接合界面１
２ｂでのインジウム組成比を０．３０とするＧａ0.70Ｉ
ｎ0.30Ａｓで構成したとすると、その室温での禁止帯幅
は約１．０１エレクトロンボルト（ｅＶ）である（上記
の「ＩＩＩ−Ｖ族化合物半導体」参照）。したがって、
電子走行層１２とスペーサ層１３との間での禁止帯幅の
差異は約０．８７ｅＶとなる。また、接合界面１２ｂで
の電子走行層１２のインジウム組成比を０．３０以上と
すると、電子走行層１２とスペーサ層１３との禁止帯幅
の差異を従来に無く拡幅することができ、この電子走行
層１２の接合界面１２ｂ側に２次元電子を効率的に蓄積
する上でより有利となる。
０．５１とするＧａ0.51Ｉｎ0.49Ｐで構成したとする
と、スペーサ層１３の禁止帯幅は約１．８８ｅＶと算出
される（赤崎 勇編著、「ＩＩＩ−Ｖ族化合物半導体」
（株式会社培風館、１９９４年５月２０日発行初版、１
８７頁参照）。一方、電子走行層１２をその接合界面１
２ｂでのインジウム組成比を０．３０とするＧａ0.70Ｉ
ｎ0.30Ａｓで構成したとすると、その室温での禁止帯幅
は約１．０１エレクトロンボルト（ｅＶ）である（上記
の「ＩＩＩ−Ｖ族化合物半導体」参照）。したがって、
電子走行層１２とスペーサ層１３との間での禁止帯幅の
差異は約０．８７ｅＶとなる。また、接合界面１２ｂで
の電子走行層１２のインジウム組成比を０．３０以上と
すると、電子走行層１２とスペーサ層１３との禁止帯幅
の差異を従来に無く拡幅することができ、この電子走行
層１２の接合界面１２ｂ側に２次元電子を効率的に蓄積
する上でより有利となる。
【００２０】一方、インジウム組成比を極端に高める
と、インジウム組成の不均一性が顕著となり、また電子
走行層１２表面の平坦性が損なわれる。このため、スペ
ーサ層１３との平坦な接合界面１２ｂが形成できず、高
移動度が安定して得られ難くなる。このため、電子走行
層１２のスペーサ層１３との接合界面１２ｂでのインジ
ウム組成比を、０．５以下とするのが望ましい。
と、インジウム組成の不均一性が顕著となり、また電子
走行層１２表面の平坦性が損なわれる。このため、スペ
ーサ層１３との平坦な接合界面１２ｂが形成できず、高
移動度が安定して得られ難くなる。このため、電子走行
層１２のスペーサ層１３との接合界面１２ｂでのインジ
ウム組成比を、０．５以下とするのが望ましい。
【００２１】ところで、スペーサ層１３をなすＧａZＩ
ｎ1-ZＰや電子供給層１４をなすＧａ YＩｎ1-YＰの禁止
帯幅はガリウム組成比を増大させると大となり（上記の
「ＩＩＩ−Ｖ族化合物半導体」、１８７頁参照）、一方
の電子走行層１２をなすＧａXＩｎ1-XＡｓの禁止帯幅は
インジウム組成比を増大させると小となる。したがっ
て、スペーサ層１３は接合界面１２ｂに向けてガリウム
組成比を大とし、電子走行層１２は接合界面１２ｂに向
けてインジウム組成比を小とすることで、電子走行層１
２とスペーサ層１３との間の禁止帯幅の差異をより大き
くすることができ、両層間での障壁をより高くできる。
すなわち、電子走行層１２の内部に２次元電子を効率的
に局在させ蓄積して高電子移動度を発現するに優位なヘ
テロ接合構造を形成することができる。
ｎ1-ZＰや電子供給層１４をなすＧａ YＩｎ1-YＰの禁止
帯幅はガリウム組成比を増大させると大となり（上記の
「ＩＩＩ−Ｖ族化合物半導体」、１８７頁参照）、一方
の電子走行層１２をなすＧａXＩｎ1-XＡｓの禁止帯幅は
インジウム組成比を増大させると小となる。したがっ
て、スペーサ層１３は接合界面１２ｂに向けてガリウム
組成比を大とし、電子走行層１２は接合界面１２ｂに向
けてインジウム組成比を小とすることで、電子走行層１
２とスペーサ層１３との間の禁止帯幅の差異をより大き
くすることができ、両層間での障壁をより高くできる。
すなわち、電子走行層１２の内部に２次元電子を効率的
に局在させ蓄積して高電子移動度を発現するに優位なヘ
テロ接合構造を形成することができる。
【００２２】また、この発明の実施形態では、電子走行
層１２の内部に設ける組成勾配領域の層厚を１ナノメー
タ（ｎｍ）以上で５ｎｍ以下としている。組成勾配領域
の厚さが１ｎｍ未満であると、２次元電子を充分に局在
させ、蓄積するに至らない。また、インジウム組成を大
とした組成勾配領域の層厚を５ｎｍを越えて厚くする
と、上層のスペーサ層１３を構成するＧａZＩｎ1-ZＰと
の格子不整合性が増大され、良質のスペーサ層１３の形
成が阻害されるため好ましくない。組成勾配領域を構成
するＧａXＩｎ1-XＡｓのインジウム組成比（＝（１−
Ｘ））を大とする程、組成勾配領域の層厚を薄層とする
と好結果が得られる。また、組成勾配領域はキャリア濃
度の低い高純度のｎ形ＧａXＩｎ1-XＡｓ層から構成する
のが望ましい。キャリア濃度は望ましくは５×１０16ｃ
ｍ-3以下、さらに、１×１０16ｃｍ-3以下であるのが望
ましい。キャリア濃度は通常のホール（Ｈａｌｌ）効果
測定法或いは容量−電圧（Ｃ−Ｖ）法等を利用して測定
できる。
層１２の内部に設ける組成勾配領域の層厚を１ナノメー
タ（ｎｍ）以上で５ｎｍ以下としている。組成勾配領域
の厚さが１ｎｍ未満であると、２次元電子を充分に局在
させ、蓄積するに至らない。また、インジウム組成を大
とした組成勾配領域の層厚を５ｎｍを越えて厚くする
と、上層のスペーサ層１３を構成するＧａZＩｎ1-ZＰと
の格子不整合性が増大され、良質のスペーサ層１３の形
成が阻害されるため好ましくない。組成勾配領域を構成
するＧａXＩｎ1-XＡｓのインジウム組成比（＝（１−
Ｘ））を大とする程、組成勾配領域の層厚を薄層とする
と好結果が得られる。また、組成勾配領域はキャリア濃
度の低い高純度のｎ形ＧａXＩｎ1-XＡｓ層から構成する
のが望ましい。キャリア濃度は望ましくは５×１０16ｃ
ｍ-3以下、さらに、１×１０16ｃｍ-3以下であるのが望
ましい。キャリア濃度は通常のホール（Ｈａｌｌ）効果
測定法或いは容量−電圧（Ｃ−Ｖ）法等を利用して測定
できる。
【００２３】さらに、この発明の実施形態では、電子走
行層１２を、硼素（元素記号：Ｂ）を添加したｎ形Ｇａ
XＩｎ1ーXＡｓからなる層として構成している。硼素を
ドーピングすることにより、電子走行層１２のキャリア
濃度を減少させることができる。特に、インジウム組成
比が大である程、硼素のドーピング量を大とするとキャ
リア濃度が効果的に低減される。例えば、アンドープ状
態で４×１０16ｃｍ-3であるＧａXＩｎ1-XＡｓからなる
電子走行層１２のキャリア濃度は硼素ドーピングによ
り、約１桁以上減少させられる。これにより、電子走行
層１２の内部に蓄積される２次元電子が被る散乱の影響
を低減できる。したがって、高い電子移動度が顕現され
ることとなり、相互コンダクタンス（ｇm）特性に優れ
るＧａＩｎＰ系高電子移動度トランジスタを提供するこ
とができる。
行層１２を、硼素（元素記号：Ｂ）を添加したｎ形Ｇａ
XＩｎ1ーXＡｓからなる層として構成している。硼素を
ドーピングすることにより、電子走行層１２のキャリア
濃度を減少させることができる。特に、インジウム組成
比が大である程、硼素のドーピング量を大とするとキャ
リア濃度が効果的に低減される。例えば、アンドープ状
態で４×１０16ｃｍ-3であるＧａXＩｎ1-XＡｓからなる
電子走行層１２のキャリア濃度は硼素ドーピングによ
り、約１桁以上減少させられる。これにより、電子走行
層１２の内部に蓄積される２次元電子が被る散乱の影響
を低減できる。したがって、高い電子移動度が顕現され
ることとなり、相互コンダクタンス（ｇm）特性に優れ
るＧａＩｎＰ系高電子移動度トランジスタを提供するこ
とができる。
【００２４】組成勾配領域を含む硼素ドープの電子走行
層１２は、ＧａXＩｎ1ーXＡｓ層を成膜しつつ、硼素を
ドーピングして形成できる。硼素のドーピング源として
はトリメチル硼素（（ＣＨ3）3Ｂ）やトリエチル硼素
（（Ｃ2Ｈ5）3Ｂ）が例示できる。硼素は硼素の原子濃
度にして１×１０16原子／ｃｍ3以上で１×１０18原子
／ｃｍ3以下となる様にドーピングするのが望ましい。
さらには、大凡、ＧａXＩｎ1ーXＡｓ層のキャリア濃度
を上回る原子濃度となるように硼素のドーピングを施す
のが好ましい。ＧａXＩｎ1ーXＡｓ層内部の硼素原子濃
度は成長反応成長系への硼素ドーピング源の供給量をも
って調整できる。また、ＧａXＩｎ1ーXＡｓ層の内部に
於ける硼素の原子濃度は、例えば一般的な２次イオン質
量分析法（ＳＩＭＳ）により計測できる。
層１２は、ＧａXＩｎ1ーXＡｓ層を成膜しつつ、硼素を
ドーピングして形成できる。硼素のドーピング源として
はトリメチル硼素（（ＣＨ3）3Ｂ）やトリエチル硼素
（（Ｃ2Ｈ5）3Ｂ）が例示できる。硼素は硼素の原子濃
度にして１×１０16原子／ｃｍ3以上で１×１０18原子
／ｃｍ3以下となる様にドーピングするのが望ましい。
さらには、大凡、ＧａXＩｎ1ーXＡｓ層のキャリア濃度
を上回る原子濃度となるように硼素のドーピングを施す
のが好ましい。ＧａXＩｎ1ーXＡｓ層内部の硼素原子濃
度は成長反応成長系への硼素ドーピング源の供給量をも
って調整できる。また、ＧａXＩｎ1ーXＡｓ層の内部に
於ける硼素の原子濃度は、例えば一般的な２次イオン質
量分析法（ＳＩＭＳ）により計測できる。
【００２５】このように、この発明の実施形態では、電
子走行層１２に、スペーサ層１３側との接合界面１２ｂ
に向けて層厚の増加方向にインジウム組成比を増加させ
て勾配を付した組成勾配領域を設けるようにしたので、
電子走行層１２とスペーサ層１３との間の禁止帯幅の差
異をより大きくすることができ、両層間での障壁をより
高くできる。このため、電子走行層１２の内部に、電子
供給層１４から供給される電子を２次元電子として効率
的に蓄積して、高い電子移動度を実現することができ、
したがって、相互コンダクタンス（ｇm ）特性に優れた
電界効果型トランジスタを提供することができる。
子走行層１２に、スペーサ層１３側との接合界面１２ｂ
に向けて層厚の増加方向にインジウム組成比を増加させ
て勾配を付した組成勾配領域を設けるようにしたので、
電子走行層１２とスペーサ層１３との間の禁止帯幅の差
異をより大きくすることができ、両層間での障壁をより
高くできる。このため、電子走行層１２の内部に、電子
供給層１４から供給される電子を２次元電子として効率
的に蓄積して、高い電子移動度を実現することができ、
したがって、相互コンダクタンス（ｇm ）特性に優れた
電界効果型トランジスタを提供することができる。
【００２６】また、電子走行層１２のスペーサ層１３と
の接合界面１２ｂでのインジウム組成比を、０．３０以
上で０．５０以下としたので、電子走行層１２の内部に
２次元電子を効率的に蓄積できるとともに、インジウム
組成比が高すぎた場合に電子走行層１２表面の平坦性が
損なわれその結果発生するスペーサ層１３や電子供給層
１４の結晶性の劣化を的確に抑制することができ、した
がって、電子走行層１２の構成を、高い電子移動度を確
保する上で最適なものとすることができる。
の接合界面１２ｂでのインジウム組成比を、０．３０以
上で０．５０以下としたので、電子走行層１２の内部に
２次元電子を効率的に蓄積できるとともに、インジウム
組成比が高すぎた場合に電子走行層１２表面の平坦性が
損なわれその結果発生するスペーサ層１３や電子供給層
１４の結晶性の劣化を的確に抑制することができ、した
がって、電子走行層１２の構成を、高い電子移動度を確
保する上で最適なものとすることができる。
【００２７】また、電子走行層１２の内部に設ける組成
勾配領域の層厚を１ｎｍ以上で５ｎｍ以下としたので、
電子走行層１２の層厚を確保して層内に２次元電子を十
分に局在させ蓄積できるとともに、厚すぎた場合に発生
する上層との格子不整合を防止することができ、結晶性
に優れたスペーサ層１３や電子供給層１４を確実に形成
することができる。
勾配領域の層厚を１ｎｍ以上で５ｎｍ以下としたので、
電子走行層１２の層厚を確保して層内に２次元電子を十
分に局在させ蓄積できるとともに、厚すぎた場合に発生
する上層との格子不整合を防止することができ、結晶性
に優れたスペーサ層１３や電子供給層１４を確実に形成
することができる。
【００２８】さらに、電子走行層１２に、硼素をドーピ
ングするようにしたので、電子走行層１２のキャリア濃
度を減少させることができ、電子走行層１２の内部に蓄
積される２次元電子が被る散乱の影響を低減できる。し
たがって、この点からも高い電子移動度を実現すること
ができ、相互コンダクタンス（ｇm ）特性に優れた電界
効果型トランジスタを提供することができる。
ングするようにしたので、電子走行層１２のキャリア濃
度を減少させることができ、電子走行層１２の内部に蓄
積される２次元電子が被る散乱の影響を低減できる。し
たがって、この点からも高い電子移動度を実現すること
ができ、相互コンダクタンス（ｇm ）特性に優れた電界
効果型トランジスタを提供することができる。
【００２９】また、電子走行層１２に、スペーサ層１３
側との接合界面１２ｂに向けて層厚の増加方向にインジ
ウム組成比を増加させて勾配を付すとともに、スペーサ
層１３を、電子走行層１２との接合界面１２ｂより電子
供給層１４側に向けて層厚の増加方向にガリウム組成比
を減少させた組成勾配領域を含むＧａZＩｎ1-ZＰ（０≦
Ｚ≦１）層から構成したので、両層１２，１３間での障
壁をより一層確実に高いものとすることができ、したが
って、電子走行層１２の内部に２次元電子を効率的に蓄
積でき、高い電子移動度を顕現できる。
側との接合界面１２ｂに向けて層厚の増加方向にインジ
ウム組成比を増加させて勾配を付すとともに、スペーサ
層１３を、電子走行層１２との接合界面１２ｂより電子
供給層１４側に向けて層厚の増加方向にガリウム組成比
を減少させた組成勾配領域を含むＧａZＩｎ1-ZＰ（０≦
Ｚ≦１）層から構成したので、両層１２，１３間での障
壁をより一層確実に高いものとすることができ、したが
って、電子走行層１２の内部に２次元電子を効率的に蓄
積でき、高い電子移動度を顕現できる。
【００３０】次に、この発明のＧａＩｎＰ系積層構造体
およびそれを用いて作製した電界効果型トランジスタ
を、より具体的な実施例を以て説明する。
およびそれを用いて作製した電界効果型トランジスタ
を、より具体的な実施例を以て説明する。
【００３１】
【実施例】（第１実施例）図２は第１実施例のＴＥＧＦ
ＥＴの断面模式図である。本実施例では、組成勾配領域
を有する電子走行層を備えたＧａＩｎＰ系高電子移動度
電界効果型トランジスタ（ＴＥＧＦＥＴ）を構成する場
合を例にして、本発明を詳細に説明する。
ＥＴの断面模式図である。本実施例では、組成勾配領域
を有する電子走行層を備えたＧａＩｎＰ系高電子移動度
電界効果型トランジスタ（ＴＥＧＦＥＴ）を構成する場
合を例にして、本発明を詳細に説明する。
【００３２】ＴＥＧＦＥＴ用途のエピタキシャル積層構
造体１Ａは、アンドープ半絶縁性の（１００）２°オフ
（ｏｆｆ）ＧａＡｓ単結晶を基板１００として構成し
た。基板１００のＧａＡｓ単結晶の比抵抗は室温で約３
×１０7Ω・ｃｍであった。
造体１Ａは、アンドープ半絶縁性の（１００）２°オフ
（ｏｆｆ）ＧａＡｓ単結晶を基板１００として構成し
た。基板１００のＧａＡｓ単結晶の比抵抗は室温で約３
×１０7Ω・ｃｍであった。
【００３３】直径を約１００ｍｍとする基板１００の表
面上には、緩衝層１０１を構成するＡｌCＧａ1-CＡｓ／
ＧａＡｓ系超格子構造を堆積させた。超格子構造体はア
ルミニウム組成比（＝Ｃ）を０．３０とするアンドープ
のＡｌ0.30Ｇａ0.70Ａｓ層と、アンドープでｐ形のＧａ
Ａｓ層とから構成した。Ａｌ0.30Ｇａ0.70Ａｓ層のキャ
リア濃度は約１×１０14ｃｍ-3とし、層厚は４５ｎｍと
した。ｐ形ＧａＡｓ層のキャリア濃度は７×１０13ｃｍ
-3とし、層厚は５０ｎｍとした。Ａｌ0.30Ｇａ 0.70Ａｓ
層とｐ形ＧａＡｓ層との積層周期数は５周期とした。Ａ
ｌ0.30Ｇａ0.70Ａｓ層とｐ形ＧａＡｓ層は、何れもトリ
メチルガリウム（（ＣＨ3）3Ｇａ）／トリメチルアルミ
ニウム（（ＣＨ3）3Ａｌ）／アルシン（ＡｓＨ3）／水
素（Ｈ2）反応系に依る減圧ＭＯＣＶＤ法に依り、６４
０℃で成膜した。成膜時の圧力は約１．３×１０4パス
カル（Ｐａ）とした。キャリア（輸送）ガスには水素を
利用した。
面上には、緩衝層１０１を構成するＡｌCＧａ1-CＡｓ／
ＧａＡｓ系超格子構造を堆積させた。超格子構造体はア
ルミニウム組成比（＝Ｃ）を０．３０とするアンドープ
のＡｌ0.30Ｇａ0.70Ａｓ層と、アンドープでｐ形のＧａ
Ａｓ層とから構成した。Ａｌ0.30Ｇａ0.70Ａｓ層のキャ
リア濃度は約１×１０14ｃｍ-3とし、層厚は４５ｎｍと
した。ｐ形ＧａＡｓ層のキャリア濃度は７×１０13ｃｍ
-3とし、層厚は５０ｎｍとした。Ａｌ0.30Ｇａ 0.70Ａｓ
層とｐ形ＧａＡｓ層との積層周期数は５周期とした。Ａ
ｌ0.30Ｇａ0.70Ａｓ層とｐ形ＧａＡｓ層は、何れもトリ
メチルガリウム（（ＣＨ3）3Ｇａ）／トリメチルアルミ
ニウム（（ＣＨ3）3Ａｌ）／アルシン（ＡｓＨ3）／水
素（Ｈ2）反応系に依る減圧ＭＯＣＶＤ法に依り、６４
０℃で成膜した。成膜時の圧力は約１．３×１０4パス
カル（Ｐａ）とした。キャリア（輸送）ガスには水素を
利用した。
【００３４】緩衝層１０１上には、（ＣＨ3）3Ｇａ／シ
クロペンタジエニルインジウム（Ｃ 5Ｈ5Ｉｎ）／ＡｓＨ
3／Ｈ2反応系を利用した減圧ＭＯＣＶＤ法に依り、アン
ドープのｎ形Ｇａ0.80Ｉｎ0.20Ａｓ層を電子走行層（チ
ャネル層）１０２を構成する第１の構成層１０２−１と
して積層した。第１の層１０２−１の層厚は約９ｎｍと
した。第１の層１０２−１上にはインジウム組成比を
０．３０とするｎ形Ｇａ 0.70Ｉｎ0.30Ａｓ層を第２の構
成層１０２−２として積層させた。第２の構成層１０２
−２の層厚は約２ｎｍとした。第１及び第２の構成層１
０２−１，１０２−２からインジウム組成に勾配を有す
る電子走行層１０２を構成した。電子走行層１０２を構
成する第１及び第２の構成層１０２−１，１０２−２の
キャリア濃度は何れも３×１０15ｃｍ-3とした。
クロペンタジエニルインジウム（Ｃ 5Ｈ5Ｉｎ）／ＡｓＨ
3／Ｈ2反応系を利用した減圧ＭＯＣＶＤ法に依り、アン
ドープのｎ形Ｇａ0.80Ｉｎ0.20Ａｓ層を電子走行層（チ
ャネル層）１０２を構成する第１の構成層１０２−１と
して積層した。第１の層１０２−１の層厚は約９ｎｍと
した。第１の層１０２−１上にはインジウム組成比を
０．３０とするｎ形Ｇａ 0.70Ｉｎ0.30Ａｓ層を第２の構
成層１０２−２として積層させた。第２の構成層１０２
−２の層厚は約２ｎｍとした。第１及び第２の構成層１
０２−１，１０２−２からインジウム組成に勾配を有す
る電子走行層１０２を構成した。電子走行層１０２を構
成する第１及び第２の構成層１０２−１，１０２−２の
キャリア濃度は何れも３×１０15ｃｍ-3とした。
【００３５】ＧａＩｎＡｓ組成勾配層１０２上には、
（ＣＨ3）3Ｇａ／Ｃ5Ｈ5Ｉｎ／ＰＨ3／Ｈ2反応系を利用
した減圧ＭＯＣＶＤ法に依り、アンドープのｎ形Ｇａ
0.51Ｉｎ0.49Ｐからなるスペーサ層１０３を積層させ
た。
（ＣＨ3）3Ｇａ／Ｃ5Ｈ5Ｉｎ／ＰＨ3／Ｈ2反応系を利用
した減圧ＭＯＣＶＤ法に依り、アンドープのｎ形Ｇａ
0.51Ｉｎ0.49Ｐからなるスペーサ層１０３を積層させ
た。
【００３６】スペーサ層１０３の上には、珪素（Ｓｉ）
をドーピングしたｎ形Ｇａ0.51Ｉｎ 0.49Ｐからなる電子
供給層１０４を、（ＣＨ3）3Ｇａ／Ｃ5Ｈ5Ｉｎ／ＰＨ3
／Ｈ2反応系を利用した減圧ＭＯＣＶＤ法に依り積層さ
せた。Ｓｉのドーピング源には、水素−ジシラン（Ｓｉ
2Ｈ6）（濃度１０体積ｐｐｍ）混合ガスを使用した。成
膜時の圧力は約１．３×１０4パスカル（Ｐａ）とし
た。電子供給層１０４のキャリア濃度は２×１０18ｃｍ
-3とし、層厚は２５ｎｍとした。
をドーピングしたｎ形Ｇａ0.51Ｉｎ 0.49Ｐからなる電子
供給層１０４を、（ＣＨ3）3Ｇａ／Ｃ5Ｈ5Ｉｎ／ＰＨ3
／Ｈ2反応系を利用した減圧ＭＯＣＶＤ法に依り積層さ
せた。Ｓｉのドーピング源には、水素−ジシラン（Ｓｉ
2Ｈ6）（濃度１０体積ｐｐｍ）混合ガスを使用した。成
膜時の圧力は約１．３×１０4パスカル（Ｐａ）とし
た。電子供給層１０４のキャリア濃度は２×１０18ｃｍ
-3とし、層厚は２５ｎｍとした。
【００３７】電子供給層１０４の表面上には、（Ｃ
Ｈ3）3Ｇａ／ＡｓＨ3／Ｈ2反応系により，Ｓｉドープｎ
形ＧａＡｓからなるコンタクト層１０５を積層させた。
Ｓｉのドーピング源は上記の水素−ジシラン混合ガスを
使用した。コンタクト層１０５のキャリア濃度は２×１
０18ｃｍ-3とし、層厚は約５０ｎｍとした。なお、Ｇａ
YＩｎ1-YＰからなる電子供給層１０４のガリウム組成比
を０．５１とし、その上に積層させるＧａＡｓからなる
コンタクト層１０５と格子間隔が略同一となるように調
整したので、双方は良好な整合性を有している。
Ｈ3）3Ｇａ／ＡｓＨ3／Ｈ2反応系により，Ｓｉドープｎ
形ＧａＡｓからなるコンタクト層１０５を積層させた。
Ｓｉのドーピング源は上記の水素−ジシラン混合ガスを
使用した。コンタクト層１０５のキャリア濃度は２×１
０18ｃｍ-3とし、層厚は約５０ｎｍとした。なお、Ｇａ
YＩｎ1-YＰからなる電子供給層１０４のガリウム組成比
を０．５１とし、その上に積層させるＧａＡｓからなる
コンタクト層１０５と格子間隔が略同一となるように調
整したので、双方は良好な整合性を有している。
【００３８】以上をもって、積層構造体１００Ａをなす
構成層１０１〜１０５のエピタキシャル成長を終了した
後、アルシン（ＡｓＨ3）を含む雰囲気内で約５００℃
迄降温し、その後、水素雰囲気内で室温迄冷却した。
構成層１０１〜１０５のエピタキシャル成長を終了した
後、アルシン（ＡｓＨ3）を含む雰囲気内で約５００℃
迄降温し、その後、水素雰囲気内で室温迄冷却した。
【００３９】最表層のｎ形ＧａＡｓコンタクト層１０５
の表面にインジウム・錫（Ｉｎ・Ｓｎ）合金からなるオ
ーミック電極を形成した。次に、通常のホール（Ｈａｌ
ｌ）効果測定法に依り、電子走行層１０２を走行する２
次元電子に係わる電子移動度を測定した。室温（約３０
０ケルビン（Ｋ））でのシートキャリア濃度（ｎs ）は
約１．８×１０12ｃｍ-2であり、電子移動度（μRT）は
約５７００ｃｍ2／Ｖ・ｓとなった。ちなみに、従来
の、組成勾配領域を内包しない、インジウム組成比を
０．２０一定とするＧａ0.80Ｉｎ0.20Ａｓ層から電子走
行層を構成した場合における電子移動度（μRT）は約３
５００ｃｍ2／Ｖ・ｓであり、これに比べて本実施例で
は顕著な改善がみられた。
の表面にインジウム・錫（Ｉｎ・Ｓｎ）合金からなるオ
ーミック電極を形成した。次に、通常のホール（Ｈａｌ
ｌ）効果測定法に依り、電子走行層１０２を走行する２
次元電子に係わる電子移動度を測定した。室温（約３０
０ケルビン（Ｋ））でのシートキャリア濃度（ｎs ）は
約１．８×１０12ｃｍ-2であり、電子移動度（μRT）は
約５７００ｃｍ2／Ｖ・ｓとなった。ちなみに、従来
の、組成勾配領域を内包しない、インジウム組成比を
０．２０一定とするＧａ0.80Ｉｎ0.20Ａｓ層から電子走
行層を構成した場合における電子移動度（μRT）は約３
５００ｃｍ2／Ｖ・ｓであり、これに比べて本実施例で
は顕著な改善がみられた。
【００４０】公知のフォトリソグライー技術を駆使した
パターニング法を利用して、最表層のｎ形ＧａＡｓコン
タクト層１０５の表面をリセス（ｒｅｃｅｓｓ）状に加
工した。メサ（ｍｅｓａ）状に残置させたｎ形ＧａＡｓ
コンタクト層１０５上にはソース電極１０６及びドレイ
ン電極１０７を形成した。ソース及びドレイン各オーミ
ック電極１０６、１０７は、金・ゲルマニウム（Ａｕ９
３重量％・Ｇｅ７重量％）・ニッケル（Ｎｉ）・金（Ａ
ｕ）重層構造から構成した。ソース電極１０６とドレイ
ン電極１０７との間隔は１０μｍとした。リセス部に露
呈したＧａ0.51Ｉｎ0.49Ｐ電子供給層１０４の表面に、
下層をチタン（Ｔｉ）とし、上層をアルミニウム（Ａ
ｌ）とする重層構造のショットキー（Ｓｃｈｏｔｔｋ
ｙ）接合型ゲート電極１０８を形成した。ゲート電極１
０８のゲート長は約１μｍとした。
パターニング法を利用して、最表層のｎ形ＧａＡｓコン
タクト層１０５の表面をリセス（ｒｅｃｅｓｓ）状に加
工した。メサ（ｍｅｓａ）状に残置させたｎ形ＧａＡｓ
コンタクト層１０５上にはソース電極１０６及びドレイ
ン電極１０７を形成した。ソース及びドレイン各オーミ
ック電極１０６、１０７は、金・ゲルマニウム（Ａｕ９
３重量％・Ｇｅ７重量％）・ニッケル（Ｎｉ）・金（Ａ
ｕ）重層構造から構成した。ソース電極１０６とドレイ
ン電極１０７との間隔は１０μｍとした。リセス部に露
呈したＧａ0.51Ｉｎ0.49Ｐ電子供給層１０４の表面に、
下層をチタン（Ｔｉ）とし、上層をアルミニウム（Ａ
ｌ）とする重層構造のショットキー（Ｓｃｈｏｔｔｋ
ｙ）接合型ゲート電極１０８を形成した。ゲート電極１
０８のゲート長は約１μｍとした。
【００４１】このようにして構成したＧａＩｎＰ系ＴＥ
ＧＦＥＴ１１０の直流（ＤＣ）特性を評価した。ドレイ
ン電圧を２ボルト（Ｖ）とした際の飽和ドレイン電流
（Ｉds s）は約６８ミリアンペア（ｍＡ）となった。ド
レイン電圧を０Ｖから５Ｖの間で掃引した際に、ドレイ
ン電流上にループ（ヒステリシス）は殆ど観測されなか
った。ソース／ドレイン間電圧を２．０Ｖとして計測さ
れた室温の相互コンダクタンス（ｇm）は２００±５ミ
リジーメンス（ｍＳ）／ｍｍと高く、且つ均一となっ
た。ちなみに、従来の、組成勾配領域を内包しない、イ
ンジウム組成比を０．２０一定とするＧａ0.80Ｉｎ0.20
Ａｓ層から電子走行層を構成した場合における相互コン
ダクタンス（ｇm ）は約１５０ミリジーメンス（ｍＳ）
／ｍｍであり、これに比べて本実施例では顕著な改善が
みられた。
ＧＦＥＴ１１０の直流（ＤＣ）特性を評価した。ドレイ
ン電圧を２ボルト（Ｖ）とした際の飽和ドレイン電流
（Ｉds s）は約６８ミリアンペア（ｍＡ）となった。ド
レイン電圧を０Ｖから５Ｖの間で掃引した際に、ドレイ
ン電流上にループ（ヒステリシス）は殆ど観測されなか
った。ソース／ドレイン間電圧を２．０Ｖとして計測さ
れた室温の相互コンダクタンス（ｇm）は２００±５ミ
リジーメンス（ｍＳ）／ｍｍと高く、且つ均一となっ
た。ちなみに、従来の、組成勾配領域を内包しない、イ
ンジウム組成比を０．２０一定とするＧａ0.80Ｉｎ0.20
Ａｓ層から電子走行層を構成した場合における相互コン
ダクタンス（ｇm ）は約１５０ミリジーメンス（ｍＳ）
／ｍｍであり、これに比べて本実施例では顕著な改善が
みられた。
【００４２】また、緩衝層１０１の表面を露呈して形成
した、間隔を１００μｍとするＡｕ・Ｇｅオーミック電
極間に流通する漏洩電流は４０Ｖで１μＡ未満の高耐圧
性を示した。このため、ゲートピンチ・オフ電圧は約−
０．９Ｖ±０．０３Ｖとなり、均一な閾値電圧を有する
ＧａＩｎＰ系ＴＥＧＦＥＴが提供された。
した、間隔を１００μｍとするＡｕ・Ｇｅオーミック電
極間に流通する漏洩電流は４０Ｖで１μＡ未満の高耐圧
性を示した。このため、ゲートピンチ・オフ電圧は約−
０．９Ｖ±０．０３Ｖとなり、均一な閾値電圧を有する
ＧａＩｎＰ系ＴＥＧＦＥＴが提供された。
【００４３】（第２実施例）図３は第２実施例のＴＥＧ
ＦＥＴの断面模式図である。第１実施例１と同一の構成
要素には第１実施例の符号の１桁目の数字１を２と書き
換えることとし、その説明を省略する。
ＦＥＴの断面模式図である。第１実施例１と同一の構成
要素には第１実施例の符号の１桁目の数字１を２と書き
換えることとし、その説明を省略する。
【００４４】本実施例の電子走行層２０２は、緩衝層２
０１との接合界面２０２ａでインジウム組成比を０．２
０とし、スペーサ層２０３との接合界面２０２ｂでイン
ジウム組成比を約０．３５とするＧａXＩｎ1-XＡｓ組成
勾配領域を有する構成とした。電子走行層２０２の層厚
は約８ｎｍとした。インジウム組成比の勾配は、層厚の
増加と共にＭＯＣＶＤ反応系へ供給するガリウム源に対
するインジウム源（トリメチルインジウム：（ＣＨ3）3
Ｉｎ）との比率（＝（ＣＨ3）3Ｉｎ／（ＣＨ3）3Ｇａ）
を経時的に一律に直線的に増加させて付与した。電子走
行層２０２のキャリア濃度は約４×１０16ｃｍ-3に設定
した。
０１との接合界面２０２ａでインジウム組成比を０．２
０とし、スペーサ層２０３との接合界面２０２ｂでイン
ジウム組成比を約０．３５とするＧａXＩｎ1-XＡｓ組成
勾配領域を有する構成とした。電子走行層２０２の層厚
は約８ｎｍとした。インジウム組成比の勾配は、層厚の
増加と共にＭＯＣＶＤ反応系へ供給するガリウム源に対
するインジウム源（トリメチルインジウム：（ＣＨ3）3
Ｉｎ）との比率（＝（ＣＨ3）3Ｉｎ／（ＣＨ3）3Ｇａ）
を経時的に一律に直線的に増加させて付与した。電子走
行層２０２のキャリア濃度は約４×１０16ｃｍ-3に設定
した。
【００４５】積層構造体２００Ａについて、一般的なホ
ール（Ｈａｌｌ）効果測定法に依り測定した室温（約３
００Ｋ）でのシート（ｓｈｅｅｔ）キャリア濃度
（ｎs）は約１．７×１０12ｃｍ-2であり、平均的な電
子移動度（μRT）は約６０００ｃｍ 2／Ｖ・ｓであり、
高い電子移動度が発現された。また、第１実施例に記載
と同様の手法で構成したＧａＩｎＰ系ＴＥＧＦＥＴ２１
０において、ドレイン電圧を２．０Ｖとした際の室温で
の相互コンダクタンス（ｇm）は２１０±５ミリジーメ
ンス（ｍＳ）／ｍｍと高く、高性能のＴＥＧＦＥＴが提
供された。
ール（Ｈａｌｌ）効果測定法に依り測定した室温（約３
００Ｋ）でのシート（ｓｈｅｅｔ）キャリア濃度
（ｎs）は約１．７×１０12ｃｍ-2であり、平均的な電
子移動度（μRT）は約６０００ｃｍ 2／Ｖ・ｓであり、
高い電子移動度が発現された。また、第１実施例に記載
と同様の手法で構成したＧａＩｎＰ系ＴＥＧＦＥＴ２１
０において、ドレイン電圧を２．０Ｖとした際の室温で
の相互コンダクタンス（ｇm）は２１０±５ミリジーメ
ンス（ｍＳ）／ｍｍと高く、高性能のＴＥＧＦＥＴが提
供された。
【００４６】（第３実施例）本実施例では、第２実施例
に記したと同一のインジウム組成の勾配を有する、硼素
（Ｂ）をドーピングしたＧａXＩｎ1-XＡｓ電子走行層を
備えたＧａＩｎＰ系ＴＥＧＦＥＴを例にして、本発明を
具体的に説明する。本実施例のＴＥＧＦＥＴは、第２実
施例とはＧａXＩｎ1-XＡｓ電子走行層のみを異なるもの
としているため図３を利用して説明する。
に記したと同一のインジウム組成の勾配を有する、硼素
（Ｂ）をドーピングしたＧａXＩｎ1-XＡｓ電子走行層を
備えたＧａＩｎＰ系ＴＥＧＦＥＴを例にして、本発明を
具体的に説明する。本実施例のＴＥＧＦＥＴは、第２実
施例とはＧａXＩｎ1-XＡｓ電子走行層のみを異なるもの
としているため図３を利用して説明する。
【００４７】この第３実施例では、電子走行層２０２を
構成するＧａXＩｎ1-XＡｓ組成勾配領域の成長時に、硼
素をドーピングした。硼素のドーピング源には市販の電
子工業用のトリエチル硼素（（Ｃ2Ｈ5）3Ｂ）を使用し
た。トリエチル硼素のＭＯＣＶＤ反応系へのドーピング
量は、アンドープ状態でのｎ形ＧａXＩｎ1-XＡｓ組成勾
配層のキャリア濃度が約４×１０16ｃｍ-3であることに
鑑み、層内で約４×１０17ｃｍ-3の硼素原子濃度を帰結
する様に設定した。ＧａXＩｎ1-XＡｓ電子走行層２０２
のキャリア濃度は硼素のドーピングにより約５×１０15
ｃｍ-3以下となった。
構成するＧａXＩｎ1-XＡｓ組成勾配領域の成長時に、硼
素をドーピングした。硼素のドーピング源には市販の電
子工業用のトリエチル硼素（（Ｃ2Ｈ5）3Ｂ）を使用し
た。トリエチル硼素のＭＯＣＶＤ反応系へのドーピング
量は、アンドープ状態でのｎ形ＧａXＩｎ1-XＡｓ組成勾
配層のキャリア濃度が約４×１０16ｃｍ-3であることに
鑑み、層内で約４×１０17ｃｍ-3の硼素原子濃度を帰結
する様に設定した。ＧａXＩｎ1-XＡｓ電子走行層２０２
のキャリア濃度は硼素のドーピングにより約５×１０15
ｃｍ-3以下となった。
【００４８】一般的なホール（Ｈａｌｌ）効果測定法に
依り測定した室温（約３００Ｋ）でのシート（ｓｈｅｅ
ｔ）キャリア濃度（ｎs）は約１．６×１０12ｃｍ-2で
あり、平均的な電子移動度（μRT）は約６４００ｃｍ2
／Ｖ・ｓとなった。このように、電子走行層２０２に硼
素をドープすることで、第２実施例の場合に比較してよ
り高い電子移動度が発現された。ドレイン電圧を２Ｖに
設定した際の飽和ソース・ドレイン電流は約７０ｍＡと
なり、また、ドレイン電流にヒステリシス（ループ）は
殆ど認めらなかった。また、ソース／ドレイン間電圧を
２．０Ｖとした際の室温での相互コンダクタンス
（ｇm）は約２５０ミリジーメンス（ｍＳ）／ｍｍと高
いものとなった。
依り測定した室温（約３００Ｋ）でのシート（ｓｈｅｅ
ｔ）キャリア濃度（ｎs）は約１．６×１０12ｃｍ-2で
あり、平均的な電子移動度（μRT）は約６４００ｃｍ2
／Ｖ・ｓとなった。このように、電子走行層２０２に硼
素をドープすることで、第２実施例の場合に比較してよ
り高い電子移動度が発現された。ドレイン電圧を２Ｖに
設定した際の飽和ソース・ドレイン電流は約７０ｍＡと
なり、また、ドレイン電流にヒステリシス（ループ）は
殆ど認めらなかった。また、ソース／ドレイン間電圧を
２．０Ｖとした際の室温での相互コンダクタンス
（ｇm）は約２５０ミリジーメンス（ｍＳ）／ｍｍと高
いものとなった。
【００４９】
【発明の効果】この発明は上記した構成からなるので、
以下に説明するような効果を奏することができる。
以下に説明するような効果を奏することができる。
【００５０】請求項１または請求項２に記載の発明で
は、電子走行層に、電子供給層側との接合界面に向けて
層厚の増加方向にインジウム組成比を増加させて勾配を
付した組成勾配領域を設けるようにしたので、電子走行
層の電子供給層側との間の接合界面における禁止帯幅の
差異をより大きくすることができ、接合界面を挟持する
両層間での障壁をより高くできる。このため、電子走行
層の内部に、電子供給層から供給される電子を２次元電
子として効率的に蓄積して、高い電子移動度を実現する
ことができ、したがって、相互コンダクタンス特性に優
れた電界効果型トランジスタを提供することができる。
は、電子走行層に、電子供給層側との接合界面に向けて
層厚の増加方向にインジウム組成比を増加させて勾配を
付した組成勾配領域を設けるようにしたので、電子走行
層の電子供給層側との間の接合界面における禁止帯幅の
差異をより大きくすることができ、接合界面を挟持する
両層間での障壁をより高くできる。このため、電子走行
層の内部に、電子供給層から供給される電子を２次元電
子として効率的に蓄積して、高い電子移動度を実現する
ことができ、したがって、相互コンダクタンス特性に優
れた電界効果型トランジスタを提供することができる。
【００５１】また、請求項３に記載の発明では、電子走
行層の電子供給層側との接合界面でのインジウム組成比
を、０．３０以上で０．５０以下としたので、電子走行
層の内部に２次元電子を効率的に蓄積できるとともに、
インジウム組成比が高すぎた場合に電子走行層表面の平
坦性が損なわれその結果発生するスペーサ層や電子供給
層の結晶性の劣化を的確に抑制することができる。
行層の電子供給層側との接合界面でのインジウム組成比
を、０．３０以上で０．５０以下としたので、電子走行
層の内部に２次元電子を効率的に蓄積できるとともに、
インジウム組成比が高すぎた場合に電子走行層表面の平
坦性が損なわれその結果発生するスペーサ層や電子供給
層の結晶性の劣化を的確に抑制することができる。
【００５２】さらに、請求項４に記載の発明では、電子
走行層の層厚を１ｎｍ以上で５ｎｍ以下としたので、電
子走行層の層厚を確保して層内に２次元電子を十分に局
在させ蓄積できるとともに、厚すぎた場合に発生する上
層との格子不整合を防止することができ、結晶性に優れ
たスペーサ層や電子供給層を確実に形成することができ
る。
走行層の層厚を１ｎｍ以上で５ｎｍ以下としたので、電
子走行層の層厚を確保して層内に２次元電子を十分に局
在させ蓄積できるとともに、厚すぎた場合に発生する上
層との格子不整合を防止することができ、結晶性に優れ
たスペーサ層や電子供給層を確実に形成することができ
る。
【００５３】また、請求項５に記載の発明では、電子走
行層に、硼素をドーピングするようにしたので、電子走
行層のキャリア濃度を減少させることができ、電子走行
層の内部に蓄積される２次元電子が被る散乱の影響を低
減できる。したがって、この点からも高い電子移動度を
実現することができ、相互コンダクタンス特性に優れた
電界効果型トランジスタを提供することができる。
行層に、硼素をドーピングするようにしたので、電子走
行層のキャリア濃度を減少させることができ、電子走行
層の内部に蓄積される２次元電子が被る散乱の影響を低
減できる。したがって、この点からも高い電子移動度を
実現することができ、相互コンダクタンス特性に優れた
電界効果型トランジスタを提供することができる。
【００５４】請求項６に記載の発明では、スペーサ層
を、電子供給層側との接合界面に向けて層厚の増加方向
にガリウム組成比を減少させて勾配を付した組成勾配領
域を含むＧａXＩｎ1-XＰ（０≦Ｘ≦１）層から構成した
ので、電子走行層とスペーサ層間での障壁をより一層確
実に高いものとすることができ、したがって、電子走行
層の内部に２次元電子を効率的に蓄積でき、高い電子移
動度を顕現できる。
を、電子供給層側との接合界面に向けて層厚の増加方向
にガリウム組成比を減少させて勾配を付した組成勾配領
域を含むＧａXＩｎ1-XＰ（０≦Ｘ≦１）層から構成した
ので、電子走行層とスペーサ層間での障壁をより一層確
実に高いものとすることができ、したがって、電子走行
層の内部に２次元電子を効率的に蓄積でき、高い電子移
動度を顕現できる。
【図１】この発明のＧａＩｎＰ系積層構造体の説明図で
あり、（ａ）はＧａＩｎＰ系積層構造体の断面を模式的
に示す図、（ｂ）（ｃ）（ｄ）は電子走行層におけるイ
ンジウムの組成勾配を示す図である。
あり、（ａ）はＧａＩｎＰ系積層構造体の断面を模式的
に示す図、（ｂ）（ｃ）（ｄ）は電子走行層におけるイ
ンジウムの組成勾配を示す図である。
【図２】第１実施例のＴＥＧＦＥＴの断面模式図であ
る。
る。
【図３】第２実施例のＴＥＧＦＥＴの断面模式図であ
る。
る。
【図４】従来のＧａＩｎＰ系ＴＥＧＦＥＴの断面構造の
模式図である。
模式図である。
１ ＧａＩｎＰ系積層構造体 １０ 単結晶基板 １１ 緩衝層 １２ 電子走行層 １２ａ 接合界面 １２ｂ 接合界面 １３ スペーサ層 １４ 電子供給層 １００ 基板 １００Ａ 積層構造体 １０１ 緩衝層 １０２ 電子走行層 １０２−１ 構成層 １０２−２ 構成層 １０３ スペーサ層 １０４ 電子供給層 １０５ コンタクト層 １０６ ソース電極 １０７ ドレイン電極 １０８ ゲート電極 ２００Ａ 積層構造体 ２０１ 緩衝層 ２０２ 電子走行層 ２０２ａ 接合界面 ２０２ｂ 接合界面 ２０３ スペーサ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA05 AA11 AA17 BA02 BA08 BA11 BA25 BB12 CA04 FA10 JA01 JA06 LA14 5F045 AA04 AB10 AB17 AC01 AC08 AD10 AE23 AF05 AF13 BB16 CA06 DA54 DA57 5F102 FA00 GB01 GC01 GD01 GJ05 GK05 GK06 GK08 GL04 GL16 GL17 GM04 GM08 GM10 GN05 GQ01 GR01 GR04 GR07 GT02 GT03 HC01 HC07
Claims (8)
- 【請求項１】 ＧａＡｓ単結晶基板の表面上に積層され
た少なくとも、緩衝層と、ＧａXＩｎ1-XＡｓ（０≦Ｘ≦
１）からなる電子走行層と、ＧａZＩｎ1-ZＰ（０≦Ｚ≦
１）からなるスペーサ層と、ＧａYＩｎ1-YＰ（０≦Ｙ≦
１）からなる電子供給層とを備えたＧａＩｎＰ系積層構
造体において、 上記電子走行層が、電子供給層側に向けてインジウム組
成比（１−Ｘ）を増加させた組成勾配領域を含む、 ことを特徴とするＧａＩｎＰ系積層構造体。 - 【請求項２】 上記組成勾配領域が、インジウム組成比
（１−Ｘ）を連続的或いは不連続的に変化させている、
請求項１に記載のＧａＩｎＰ系積層構造体。 - 【請求項３】 上記インジウム組成比（１−Ｘ）が、電
子供給層側の接合界面において０．３０以上で０．５０
以下である、請求項１または２に記載のＧａＩｎＰ系積
層構造体。 - 【請求項４】 上記電子走行層が、１ナノメータ以上で
５ナノメータ以下の層厚である、請求項１から３の何れ
か１項に記載のＧａＩｎＰ系積層構造体。 - 【請求項５】 上記電子走行層が、硼素（元素記号：
Ｂ）を添加したｎ形Ｇａ XＩｎ1ーXＡｓ（０≦Ｘ≦１）
からなる層である、請求項１から４の何れか１項に記載
のＧａＩｎＰ系積層構造体。 - 【請求項６】 上記スペーサ層が、電子供給層側に向け
てガリウム組成比を減少させた組成勾配領域を含むＧａ
ZＩｎ1-ZＰ（０≦Ｚ≦１）からなる層である、請求項１
から５の何れか１項に記載のＧａＩｎＰ系積層構造体。 - 【請求項７】 上記スペーサ層を備えていない、請求項
１から６の何れか１項に記載のＧａＩｎＰ系積層構造
体。 - 【請求項８】 上記請求項１から７の何れか１項に記載
のＧａＩｎＰ系積層構造体を用いて作製した電界効果型
トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369705A JP2002176169A (ja) | 2000-12-05 | 2000-12-05 | ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ |
| TW90129641A TW517390B (en) | 2000-12-05 | 2001-11-30 | GaInP series laminated construct and field effect transistor made from the construct |
| US10/001,815 US6664575B2 (en) | 2000-12-05 | 2001-12-05 | GaInP stacked layer structure and field-effect transistor manufactured using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000369705A JP2002176169A (ja) | 2000-12-05 | 2000-12-05 | ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002176169A true JP2002176169A (ja) | 2002-06-21 |
| JP2002176169A5 JP2002176169A5 (ja) | 2007-12-20 |
Family
ID=18839709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000369705A Pending JP2002176169A (ja) | 2000-12-05 | 2000-12-05 | ＧａＩｎＰ系積層構造体およびそれを用いて作製した電界効果型トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002176169A (ja) |
| TW (1) | TW517390B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982441B2 (en) | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
| US7157756B2 (en) | 2002-07-16 | 2007-01-02 | Fujitsu Quantum Devices Limited | Field effect transistor |
| JP2014157908A (ja) * | 2013-02-15 | 2014-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187878A (ja) * | 1988-01-21 | 1989-07-27 | Mitsubishi Electric Corp | 二次元ヘテロ接合素子 |
| JPH04162637A (ja) * | 1990-10-25 | 1992-06-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ |
| JPH0669248A (ja) * | 1992-08-19 | 1994-03-11 | Hitachi Ltd | 電界効果トランジスタ及びその製造方法 |
| JPH06326131A (ja) * | 1993-05-13 | 1994-11-25 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JPH10107043A (ja) * | 1996-09-30 | 1998-04-24 | Sanyo Electric Co Ltd | 電界効果型半導体装置およびその製造方法 |
| JP2001102568A (ja) * | 1999-09-30 | 2001-04-13 | Hitachi Cable Ltd | Ｉｉｉ−ｖ族化合物半導体エピタキシャルウェハ |
-
2000
- 2000-12-05 JP JP2000369705A patent/JP2002176169A/ja active Pending
-
2001
- 2001-11-30 TW TW90129641A patent/TW517390B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187878A (ja) * | 1988-01-21 | 1989-07-27 | Mitsubishi Electric Corp | 二次元ヘテロ接合素子 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6982441B2 (en) | 2001-01-10 | 2006-01-03 | Fujitsu Quantum Devices Limited | Semiconductor device with a super lattice buffer |
| US7157756B2 (en) | 2002-07-16 | 2007-01-02 | Fujitsu Quantum Devices Limited | Field effect transistor |
| JP2014157908A (ja) * | 2013-02-15 | 2014-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| TW517390B (en) | 2003-01-11 |
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