JP3371868B2 - ＧａＩｎＰ系積層構造体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＧａＩｎＰ系積層構
造体に関し、更に詳しくは、高移動度電界効果型トラン
ジスタを作製するために用いることが可能な、高移動度
特性が得られるスペーサ層を有するＧａＩｎＰ系積層構
造体に関する。

【０００２】

【従来の技術】マイクロ（ｍｉｃｒｏ）波帯域或いはミ
リ（ｍｉｌｌｉ）波帯で動作するショットキー（Ｓｃｈ
ｏｔｔｋｙ）接合型電界効果トランジスタ（略称：ＭＥ
ＳＦＥＴ）に、リン化ガリウム・インジウム混晶（Ｇａ
_XＩｎ_1-XＰ：０≦Ｘ≦１）を利用したＧａＩｎＰ系高電
子移動度トランジスタ（ＴＥＧＦＥＴ、ＭＯＤＦＥＴな
どと略称される）がある（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３７、Ｎｏ．
１０（１９９０）、２１４１〜２１４７頁参照）。Ｇａ
ＩｎＰ系ＭＯＤＦＥＴは、例えば、マイクロ波帯域での
信号増幅用途の低雑音（ｌｏｗ−ｎｏｉｓｅ）ＭＥＳＦ
ＥＴとして（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、Ｖｏｌ．４６、Ｎｏ．１（１９９
９）、４８〜５４頁参照）、また、発信用途の電力（ｐ
ｏｗｅｒ）ＭＥＳＦＥＴとして利用されている（ＩＥＥ
Ｅ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、
Ｖｏｌ．４４、Ｎｏ．９（１９９７）、１３４１〜１３
４８頁参照）。

【０００３】図１は、従来のＧａＩｎＰ系ＴＥＧＦＥＴ
１００の、断面構造の模式図である。基板１０には、
｛００１｝結晶面を主面とする半絶縁性の砒化ガリウム
（化学式：ＧａＡｓ）が利用される。基板１０の表面に
は、高抵抗のＩＩＩ−Ｖ族化合物半導体層からなる緩衝
層１１が堆積される。緩衝層１１上には、ｎ形の砒化ガ
リウム・インジウム混晶（Ｇａ_ZＩｎ_1-ZＡｓ：０＜Ｚ≦
１）からなる電子走行層（チャネル層）１２が堆積され
る。チャネル（ｃｈａｎｎｅｌ）層１２上には、スペー
サ（ｓｐａｃｅｒ）層１３が堆積される。スペーサ層１
３上には、ｎ形のリン化ガリウム・インジウム混晶（Ｇ
ａ_XＩｎ_1-XＰ：０＜Ｘ≦１）からなる電子供給層１４が
堆積される。電子供給層１４のキャリア（電子）濃度
は、珪素（Ｓｉ）などの拡散し難いｎ形不純物を故意に
添加（ドーピング）して調整される。電子供給層１４上
には、低接触抵抗のソース（ｓｏｕｒｃｅ）電極１６及
びドレイン（ｄｒａｉｎ）電極１７の、各オーミック
（Ｏｈｍｉｃ）電極の形成を期して、ｎ形ＧａＡｓなど
からなるコンタクト（ｃｏｎｔａｃｔ）層１５が設けら
れるが一般的である。ソース及びドレイン電極１６，１
７の中間には、コンタクト層１５を除去してなしたリセ
ス（ｒｅｃｅｓｓ）構造部に露呈させたＧａ_XＩｎ_{1 -X}Ｐ
（０＜Ｘ≦１）電子供給層１４の表面にショットキー接
合型ゲート（ｇａｔｅ）電極１８が設けられてＴＥＧＦ
ＥＴが構成されている。

【０００４】スペーサ層１３は、チャネル層１２の内部
での２次元電子がイオン化散乱に因り妨害されない様
に、チャネル層１２と電子供給層１４とを空間的に分離
するために設ける機能層である（日本物理学会編、「半
導体超格子の物理と応用」（（株）培風館、昭和６１年
９月３０日発行、初版第４刷）、２３６〜２４０頁参
照）。ＧａＩｎＰ系ＴＥＧＦＥＴにあって、スペーサ層
１３は、アンドープのＧａ _XＩｎ_1-XＰ（０＜Ｘ≦１）か
ら一般に構成されている（上記のＩＥＥＥ Ｔｒａｎ
ｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．４４
（１９９７）参照）。ＧａＩｎＰ系ＴＥＧＦＥＴの場合
に拘わらず、スペーサ層は総不純物量の少ない高純度の
アンドープ（ｕｎｄｏｐｅ）層から構成され、その層厚
は大凡、約２ナノメータ（単位：ｎｍ）から約１０ｎｍ
の範囲とするのが一般的である（上記の「半導体超格子
の物理と応用」、１８〜２０頁参照）。

【０００５】例えば、低雑音ＧａＩｎＰ系ＴＥＧＦＥＴ
にあって、雑音指数（ｎｏｉｓｅ−ｆｉｇｕｒｅ：Ｎ
Ｆ）などの主要な特性は電子移動度に依存して変化し、
電子移動度が大である程、都合良く低いＮＦがもたらさ
れる。このため、ｎ形電子供給層１４から供給される電
子を、アンドープのＧａ_XＩｎ_1-XＰ（０＜Ｘ≦１）から
なるスペーサ層１３との接合界面１２ａ近傍のＧａ_ZＩ
ｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層１２の内部領域１
２ｂに、２次元電子（Ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｇａｓ：略称ＴＥＧ）として蓄積
させるために、電子走行層１２とスペーサ層１３と接合
界面１２ａで組成を急峻に変化させて、高い電子移動度
を発現する必要がある。

【０００６】Ｇａ_XＩｎ_1-XＰ等のリン（元素記号：Ｐ）
を第Ｖ族構成元素として含むＩＩＩ−Ｖ族化合物半導体
結晶層の成膜の容易さから、図１に例示したＧａＩｎＰ
系ＭＯＤＦＥＴ用途の積層構造体１Ａを構成する各構成
層１１〜１５は、従来より有機金属熱分解気相成長（Ｍ
ＯＣＶＤ）法により成長されている。ＭＯＣＶＤ法に依
り形成されるスペーサ層１３は、従来では、組成を一定
とするＧａ_XＩｎ_1-XＰから構成されるのが常套である
（上記のＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ，Ｖｏｌ．４４（１９９７）参照）。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
インジウム組成（＝１−Ｘ）を略一定とするＧａ_XＩｎ_1
-XＰスペーサ層１３を、第Ｖ族構成元素を異にするＧａ
_ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層１２に接合させ
て設ける構成とすると、その接合界面１２ａ近傍でのリ
ン（元素記号：Ｐ）と砒素（元素記号：Ａｓ）との相互
拡散に因り、接合界面１２ａに於ける組成の急峻化が安
定して果たせないという問題点が生ずる。

【０００８】接合界面１２ａでの組成の急峻化が達成さ
れないと、２次元電子（英略称：ＴＥＧ）は効率的にＧ
ａ_ZＩｎ_1-ZＡｓチャネル層１２の内部領域１２ｂに蓄積
されない。従って、帰結される電子移動度が低下してし
まう問題がある。電子移動度は、特に、低雑音増幅用途
のＧａＩｎＰ系ＴＥＧＦＥＴの相互コンダクタンス（ｇ
_m）に影響を及ぼし、しいては、雑音指数（ＮＦ）を左
右する。低い電子移動度では、高いｇ_mが得られず、従
って、低いＮＦのＧａＩｎＰ系ＴＥＧＦＥＴが提供され
ない。

【０００９】また、従来では、不純物を故意に添加しな
いアンドープ（ｕｎｄｏｐｅ）でインジウム組成比を一
定とするＧａ_XＩｎ_1-XＰ（０＜Ｘ≦１）層からスペーサ
層を構成するのが常である。ところが、アンドープ状態
に於けるキャリア濃度は一般に低くとも約１×１０¹⁶ｃ
ｍ^-3前後である。２次元電子はスペーサ層のキャリア濃
度が低い程効率的に蓄積され得る。従って、高い電子移
動度を顕現するには、よりキャリア濃度を低とするＧａ
_XＩｎ_1-XＰ（０＜Ｘ≦１）層からスペーサ層を構成する
ことが求められている。

【００１０】本発明では、より高い電子移動度を安定し
て顕現するための構成を有し、且つ低キャリア濃度であ
るＧａ_XＩｎ_1-XＰ（０＜Ｘ≦１）からなるスペーサ層を
提示する。これにより、相互コンダクタンス特性に優れ
るＧａＩｎＰ系積層構造体を提供するものである。

【００１１】

【課題を解決するための手段】本発明者は、上記の課題
を解決すべく鋭意努力検討した結果、本発明に到達し
た。即ち本発明は、［１］半絶縁性のＧａＡｓ単結晶基
板上に、Ｇａ_ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層、
Ｇａ_XＩｎ_1-XＰ（０＜Ｘ≦１）スペーサ層、Ｇａ_YＩｎ
_1-YＰ（０＜Ｙ＜１）電子供給層を含むＧａＩｎＰ系積
層構造体に於いて、電子走行層、スペーサ層、電子供給
層がこの順に接し、スペーサ層が電子走行層との接合界
面から、電子供給層との接合界面に向けて、ガリウム組
成比（Ｘ）を減少させていることを特徴とするＧａＩｎ
Ｐ系積層構造体、［２］電子供給層のガリウム組成比
（Ｙ）が０．５１であることを特徴とする［１］に記載
のＧａＩｎＰ系積層構造体、［３］スペーサ層のガリウ
ム組成比が、電子走行層との接合界面において、０．７
０以上であることを特徴とする［１］または［２］に記
載のＧａＩｎＰ系積層構造体、［４］スペーサ層のガリ
ウム組成比が、電子走行層との接合界面において、１．
０であることを特徴とする［１］または［２］に記載の
ＧａＩｎＰ系積層構造体、［５］スペーサ層のガリウム
組成比が、電子供給層との接合界面において、０．５１
±０．０１であることを特徴とする［１］〜［４］の何
れか１項に記載のＧａＩｎＰ系積層構造体、［６］スペ
ーサ層が、硼素をドーピングしたｎ形層から構成されて
いることを特徴とする［１］〜［５］の何れか１項に記
載のＧａＩｎＰ系積層構造体、に関する。

【００１２】

【発明の実施の形態】本発明の積層構造体は、半絶縁性
のＧａＡｓ単結晶基板上に、Ｇａ_ZＩｎ_1-ZＡｓ（０＜Ｚ
≦１）電子走行層、Ｇａ_XＩｎ_1-XＰ（０＜Ｘ≦１）スペ
ーサ層、Ｇａ _YＩｎ_1-YＰ（０＜Ｙ＜１）電子供給層を含
む構造を有し、さらに、電子走行層、スペーサ層、電子
供給層がこの順で接した構造を有する。本発明に用いら
れる単結晶基板は、半絶縁性のＧａＡｓ単結晶基板であ
るが、特に｛００１｝の単結晶基板を用いることが好ま
しい。

【００１３】本発明の請求項１に記載の発明に係わる第
１の実施形態に於けるＧａ_XＩｎ_{1 ー X}Ｐ（０＜Ｘ≦１）ス
ペーサ層は、例えば、トリメチルガリウム（化学式：
（ＣＨ ₃）₃Ｇａ）をガリウム（Ｇａ）源とし、トリメチ
ルインジウム（化学式：（ＣＨ ₃）₃Ｉｎ）をインジウム
（Ｉｎ）源とし、また、フォスフィン（化学式：Ｐ
Ｈ₃）をリン（Ｐ）源として用いる常圧（略大気圧）或
いは減圧ＭＯＣＶＤ法等の気相成長手段に依り成膜でき
る。ガリウム源としてはトリエチルガリウム（化学式：
（Ｃ₂Ｈ₅）₃Ｉｎ）も利用できる。インジウム源をシク
ロペンタジエニルインジウム（化学式：Ｃ₅Ｈ₅Ｉｎ）と
する（特公平８−１７１６０号参照）、例えば、（ＣＨ
₃）₃Ｇａ／Ｃ₅Ｈ₅Ｉｎ／ＰＨ₃ＭＯＣＶＤ反応系を利用
してＧａ_XＩｎ_{1 ー X}Ｐ層を成長させることができる。Ｇａ
_ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層との接合界面か
ら層厚の増加方向にガリウム組成比（Ｘ）が減少する様
にガリウム組成に勾配を付したＧａ_XＩｎ_{1 ー X}Ｐスペーサ
層は、ＭＯＣＶＤ反応系に供給するインジウム源の量
（濃度）を一定に保ちつつ、成膜時間の増加と共にＭＯ
ＣＶＤ反応系に供給するガリウム源の量（濃度）を減少
させることにより成膜できる。または、ＭＯＣＶＤ反応
系に供給するガリウム源の供給量を一定に保ちつつ、イ
ンジウム源の供給量を成膜時間の増加と共に増加させて
成膜できる。

【００１４】スペーサ層に接してＧａ_YＩｎ_{1 ー Y}Ｐ（０＜
Ｙ＜１）電子供給層を設ける。電子供給層はＧａＡｓ基
板との格子整合性を考えると、請求項２に記載の実施形
態に示すように、インジウム組成比（１−Ｙ）を、０．
４９（厳密には０．４８５）、ガリウム組成比（Ｙ）
を、０．５１とするのが好ましい。

【００１５】図２にＧａ_XＩｎ_{1 ー X}Ｐ組成勾配スペーサ層
の内部に於けるガリウム組成の勾配の様式を模式的に示
す。図２に掲示するガリウム組成の勾配様式は本発明が
許容するところの組成勾配様式の一例であって、同図中
に符号（イ）で示すのは、スペーサ層の層厚が増加する
にともないガリウム組成を一律に直線的に変化させた場
合に於けるガリウム組成の変化である。符号（ロ）は、
電子走行層との接合界面より漸次、ガリウム組成を一定
とした後、一律に直線的にガリウム組成を減少させた場
合の勾配様式である。例えば、層厚を７ｎｍとするＧａ
_XＩｎ_{1 ー X}Ｐスペーサ層にあって、電子走行層との接合界
面より層厚が約２ｎｍに至る領域を、ガリウム組成を一
定として、その後、ガリウム組成を減する組成勾配の付
与手段がある。符号（ハ）に示すのは、ガリウム組成を
曲線的に減少させた場合の例である。また、符号（ニ）
はガリウム組成を段階的に減少させた場合の勾配様式で
ある。例えば、電子走行層との接合界面より層厚が２ｎ
ｍに至る領域のガリウム組成比（＝Ｘ）を約０．９０と
し、次に、２ｎｍの層厚の領域でガリウム組成比を約
０．７０とし、次に、ガリウム組成を０．５１とする層
厚を２ｎｍとする各々のＧａ_XＩｎ_1-XＰ層の重層構成か
らは、ガリウム組成比を段階的に約０．２毎減少させた
組成勾配スペーサ層が形成できる。

【００１６】ガリウム組成の勾配様式は図２に例示する
様式に限定されることはないが、何れの勾配様式にあっ
ても、本発明の請求項３〜５の発明に係わる実施形態に
記す如く、Ｇａ_ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層
との接合界面に於けるＧａ_XＩｎ_1-XＰスペーサ層のガリ
ウム組成比（＝Ｘ）は、０．７０以上とするのが好まし
く、更に好ましくは０．８５以上、より好ましくは１．
０とする。ガリウム組成比（＝Ｘ）を０．７０以上とす
ることにより、電子走行層に蓄積される２次元電子の移
動度を向上させられるからである。またガリウム組成比
は０．５１近傍に迄、減少させるのが好まれる。電子供
給層をなすＧａ_0.51Ｉｎ_0.49Ｐとの格子整合が達成さ
れ、電子供給層より供給される電子をＧａ_ZＩｎ_1-ZＡｓ
（０＜Ｚ≦１）電子走行層に２次元電子として蓄積する
に好都合となる結晶性に優れるスペーサ層が構成できる
からである。

【００１７】表１に本発明に係わるガリウム組成（＝
Ｘ）に勾配を付してなるＧａ_XＩｎ_1-XＰスペーサ層を具
備したＧａＩｎＰ系ＴＥＧＦＥＴの移動度を、スペーサ
層をガリウム組成比０．５１とするＧａ_0.51Ｉｎ_0.49Ｐ
層とした従来の一般的なＧａＩｎＰ系ＴＥＧＦＥＴのそ
れに比較させて掲示する。表１に掲げる本発明に係わる
ＴＥＧＦＥＴにあって、スペーサ層のガリウム組成比に
関する例えば、０．７５→０．５１の表示は、電子走行
層との接合界面で０．７５としたガリウム組成比が電子
供給層との接合界面で０．５１に減ぜられていることを
意味している。同表に示す如く、本発明に係わる組成勾
配スペーサ層を備えたＧａＩｎＰ系ＴＥＧＦＥＴでは、
略同等のシートキャリア（ｓｈｅｅｔ ｃａｒｒｉｅ
ｒ）濃度に拘わらず、室温（約３００ケルビン（単位：
Ｋ））及び液体窒素温度（７７Ｋ）に於いて従来より高
い移動度が発現されるのは明らかである。ちなみに、移
動度、シートキャリア濃度共々、通常のホール（Ｈａｌ
ｌ）効果測定法から計測することができる。即ち、電子
走行層との接合界面でのガリウム組成比を０．７０以上
としてガリウム組成に勾配を付したＧａ_XＩｎ_1-XＰスペ
ーサ層は高い移動度を顕現する作用を有する。

【００１８】

【表１】 特に、本発明の請求項４の発明に係わる第４の実施形態
に記す如く、Ｇａ_ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行
層との接合界面に於けるガリウム組成比（＝Ｘ）を１．
０とした、即ち、リン化ガリウム（化学式：ＧａＰ）と
したＧａ_XＩｎ_1-XＰ組成勾配スペーサ層は富に高い移動
度を与える。この場合に於いても、Ｇａ_0.51Ｉｎ_0.49Ｐ
電子供給層との接合界面でのガリウム組成比は略０．５
１とするのが好適である。即ち、第４の実施形態に於け
る好適なＧａ_XＩｎ_1-XＰスペーサ層とは、ガリウム組成
比（＝Ｘ）を電子走行層との接合界面から電子供給層の
接合界面に向けて１．０から０．５１に減じられている
結晶層である。この様な組成勾配を付したＧａ_XＩｎ_1-X
Ｐ（Ｘ＝１．０→０．５１）スペーサ層は、成膜初期に
於いてＭＯＣＶＤ反応系にインジウム源を供給せずにＧ
ａＰ層を形成し、然る後、インジウム源の反応系への供
給量を表層でのガリウム組成を０．５１となる様に順
次、増加させて得る。

【００１９】また、本発明の請求項６に記載の発明に係
わる第６の実施形態では、ｎ形Ｇａ _XＩｎ_{1 ー X}Ｐ組成勾配
層を硼素（元素記号：Ｂ）をドーピングしたｎ形のＧａ
_XＩｎ_{1 ー X}Ｐ（０．５１≦Ｘ≦１．０）から構成する。硼
素ドープのＧａ_XＩｎ_{1 ー X}Ｐ組成勾配層はガリウム組成に
勾配を付して成膜しつつ、硼素源をＭＯＣＶＤ系内に供
給して形成できる。硼素のドーピング源としてはトリメ
チル硼素（化学式：（ＣＨ₃）₃Ｂ）やトリエチル硼素
（化学式：（Ｃ₂Ｈ₅）₃Ｂ）が例示できる。硼素は硼素
の原子濃度にして１×１０¹⁶原子／ｃｍ³以上で１×１
０¹⁸原子／ｃｍ³以下となる様にドーピングするのが望
ましい。更には、大凡、Ｇａ_XＩｎ_{1 ー X}Ｐ組成勾配層のキ
ャリア濃度を上回る原子濃度となる様に硼素のドーピン
グを施すのが好ましい。Ｇａ_XＩｎ_{1 ー X}Ｐ組成勾配層内部
の硼素の原子濃度はＭＯＣＶＤ反応成長系への硼素ドー
ピング源の供給量をもって調整できる。また、Ｇａ_XＩ
ｎ_{1 ー X}Ｐ組成勾配層の内部に於ける硼素の原子濃度（単
位：原子／ｃｍ³）は、例えば一般的な２次イオン質量
分析法（英略称：ＳＩＭＳ）に依り計測できる。

【００２０】硼素のドーピングに依れば、組成勾配層を
なすＧａ_XＩｎ_{1 ー X}Ｐ層のキャリア濃度を減少させること
ができる。例えば、アンドープ状態で大凡、５×１０¹⁷
ｃｍ ^-3であるＧａ_XＩｎ_1-XＰ組成勾配層のキャリア濃度
を硼素ドーピングに依れば約１桁以上、減少させられ
る。即ち、組成勾配層をより電気抵抗の高い層となすこ
とができる。これより、Ｇａ_ZＩｎ_1-ZＡｓ（０＜Ｚ≦
１）電子走行層の内部に蓄積される２次元電子が被るイ
オン化散乱の程度を低減でき、従って、高い電子移動度
が顕現されることとなり、相互コンダクタンス（ｇ_m）
特性に優れるＧａＩｎＰ系ＴＥＧＦＥＴが提供できる。

【００２１】

【実施例】（実施例１）本実施例では、Ｇａ_XＩｎ_1-XＰ
組成勾配層からなるスペーサ層を備えたＧａＩｎＰ系２
次元電子電界効果型トランジスタ（ＴＥＧＦＥＴ）を構
成する場合を例にして、本発明を詳細に説明する。図３
は本実施例に係わるＴＥＧＦＥＴ３００の断面模式図で
ある。

【００２２】ＴＥＧＦＥＴ３００用途のエピタキシャル
積層構造体３Ａは、アンドープ半絶縁性の（１００）２
°オフ（ｏｆｆ）ＧａＡｓ単結晶を基板３０１として構
成した。基板３０１としたＧａＡｓ単結晶の比抵抗は室
温で約３×１０⁷Ω・ｃｍである。直径を約１００ｍｍ
とする基板３０１の表面上には、緩衝層３０２を構成す
るＡｌ_CＧａ_1-CＡｓ／ＧａＡｓ系超格子構造を堆積させ
た。超格子構造体はアルミニウム組成比（＝Ｃ）を０．
３０とするアンドープのＡｌ_0.30Ｇａ_0.70Ａｓ層と、ア
ンドープでｐ形のＧａＡｓ層とから構成した。Ａｌ_0.30
Ｇａ_0.70Ａｓ層のキャリア濃度は約１×１０¹⁴ｃｍ^-3と
し、層厚は４５ｎｍとした。ｐ形ＧａＡｓ層のキャリア
濃度は７×１０¹³ｃｍ^-3とし、層厚は５０ｎｍとした。
Ａｌ_0.30Ｇａ_0.70Ａｓ層とｐ形ＧａＡｓ層との積層周期
数は５周期とした。Ａｌ_0.30Ｇａ _0.70Ａｓ層とｐ形Ｇａ
Ａｓ層は、何れも（ＣＨ₃）₃Ｇａ／（ＣＨ₃）₃Ａｌ／Ａ
ｓＨ₃／Ｈ₂反応系に依る減圧ＭＯＣＶＤ法に依り、６４
０℃で成膜した。成膜時の圧力は約１．３×１０⁴パス
カル（Ｐａ）とした。キャリア（輸送）ガスには水素を
利用した。

【００２３】緩衝層３０２上には、（ＣＨ₃）₃Ｇａ／Ｃ
₅Ｈ₅Ｉｎ／ＡｓＨ₃／Ｈ₂反応系を利用した減圧ＭＯＣＶ
Ｄ法に依り、アンドープのｎ形Ｇａ_0.80Ｉｎ_0.20Ａｓ層
をチャネル層３０３として積層した。チャネル層３０３
を構成するＧａ_0.80Ｉｎ_0.20Ａｓ層のキャリア濃度は１
×１０¹⁵ｃｍ^-3とし、層厚は１３ｎｍとした。

【００２４】Ｇａ_0.80Ｉｎ_0.20Ａｓチャネル層３０３の
上には、（ＣＨ₃）₃Ｇａ／Ｃ₅Ｈ₅Ｉｎ／ＰＨ₃／Ｈ₂反応
系を利用した減圧ＭＯＣＶＤ法に依り、ガリウム組成
（＝Ｘ）に組成勾配を付したアンドープでｎ形のＧａ_X
Ｉｎ_1-XＰからなるスペーサ層３０４を積層させた。ス
ペーサ層３０４のアンドープｎ形Ｇａ_0.80Ｉｎ_0.20Ａｓ
チャネル層３０３との接合界面３０４ａでガリウム組成
比（＝Ｘ）は約０．８８とした。スペーサ層３０４のＧ
ａ_0.51Ｉｎ_0.49Ｐ電子供給層３０５との接合界面３０４
ｂに於けるガリウム組成比（＝Ｘ）は０．５１とした。
このガリウム組成比の勾配は、層厚を６ｎｍとするスペ
ーサ層３０４を成長させるための成膜期間中に、ＭＯＣ
ＶＤ反応系へ供給する（ＣＨ₃）₃ＧａとＣ₅Ｈ₅Ｉｎとの
比率（＝Ｃ₅Ｈ₅Ｉｎ／（ＣＨ₃）₃Ｇａ）を経時的に一律
に直線的に減少させて付与した。

【００２５】Ｇａ_XＩｎ_1-XＰスペーサ層３０４の上に
は、珪素（Ｓｉ）をドーピングしたｎ形Ｇａ_0.51Ｉｎ
_0.49Ｐからなる電子供給層３０５を、（ＣＨ₃）₃Ｇａ／
Ｃ₅Ｈ₅Ｉｎ／ＰＨ₃／Ｈ₂反応系を利用した減圧ＭＯＣＶ
Ｄ法に依り積層させた。Ｓｉのドーピング源には、水素
−ジシラン（Ｓｉ₂Ｈ₆）（濃度１０体積ｐｐｍ）混合ガ
スを使用した。成長持の圧力は約１．３×１０⁴パスカ
ル（Ｐａ）とした。電子供給層３０５のキャリア濃度は
２×１０¹⁸ｃｍ^-3とし、層厚は２５ｎｍとした。

【００２６】ｎ形Ｇａ_0.51Ｉｎ_0.49Ｐからなる電子供給
層３０５の表面上には、（ＣＨ₃）₃Ｇａ／ＡｓＨ₃／Ｈ₂
反応系により，Ｓｉドープｎ形ＧａＡｓからなるコンタ
クト（ｃｏｎｔａｃｔ）層３０６を積層させた。Ｓｉの
ドーピング源は上記の水素−ジシラン（ｄｉｓｉｌａｎ
ｅ）混合ガスを使用した。コンタクト層３０６のキャリ
ア濃度は２×１０¹⁸ｃｍ^-3とし、層厚は約１００ｎｍと
した。以上をもって、積層構造体３Ａをなす構成層３０
３〜３０６のエピタキシャル成長を終了した後、アルシ
ン（ＡｓＨ₃）を含む雰囲気内で約５００℃迄降温し、
その後、水素雰囲気内で室温迄冷却した。

【００２７】積層構造体３Ａの最表層をなすｎ形ＧａＡ
ｓコンタクト層３０６の表面にインジウム・錫（Ｉｎ・
Ｓｎ）合金からなるオーミック電極を形成した。次に、
通常のホール（Ｈａｌｌ）効果測定法に依り、２次元電
子走行層（チャネル層）３０３を走行する２次元電子
（Ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｇａｓ：ＴＥＧ）に関する電子移動度を測定した。室温
（約３００ケルビン（Ｋ））でのシート（ｓｈｅｅｔ）
キャリア濃度（ｎ_s）は約１．６×１０¹²ｃｍ^-2であ
り、平均的な電子移動度（μ_RT）は約６１００±２％
（ｃｍ²／Ｖ・ｓ）であった。また、液体窒素温度（７
７Ｋ）でのｎ_sは約１．５×１０¹²ｃｍ^-2で、また、μ
は約２３，０００ｃｍ²／Ｖ・ｓであり、高い電子移動
度が発現された。

【００２８】冷却後、公知のフォトリソグライー技術を
駆使したパターニング法を利用して、積層構造体３Ａの
最表層をなすｎ形ＧａＡｓコンタクト層３０６の表面を
リセス（ｒｅｃｅｓｓ）状に加工した。メサ（ｍｅｓ
ａ）状に残置させたｎ形ＧａＡｓコンタクト層３０６上
にはソース電極３０７及びドレイン電極３０８を形成し
た。ソース及びドレイン各オーミック電極３０７、３０
８は、金・ゲルマニウム（Ａｕ９３重量％・Ｇｅ７重量
％）・ニッケル（Ｎｉ）・金（Ａｕ）重層構造から構成
した。ソース電極３０７とドレイン電極３０８との間隔
は１０μｍとした。

【００２９】リセス部に露呈したＧａ_0.51Ｉｎ_0.49Ｐ電
子供給層３０５の表面に、下層をチタン（Ｔｉ）とし、
上層をアルミニウム（Ａｌ）とする重層構造のショット
キー（Ｓｃｈｏｔｔｋｙ）接合型ゲート電極３０９を形
成した。ゲート電極３０９の所謂、ゲート長は約１μｍ
とした。

【００３０】ＧａＩｎＰ系ＴＥＧＦＥＴ３００の直流
（ＤＣ）特性を評価した。ソース／ドレイン間電圧を３
ボルト（Ｖ）とした際の飽和ドレイン電流（Ｉ_dss）は
約６８ミリアンペア（ｍＡ）となった。ドレイン電圧を
０Ｖから５Ｖの間で掃引した際に、ドレイン電流上にル
ープ（ヒステリシス）は殆ど観測されなかった。ソース
／ドレイン間電圧を３．０Ｖとして計測された室温の相
互コンダクタンス（ｇ_m）は１６０±５ミリジーメンス
（ｍＳ）／ｍｍと高く、且つ均一となった。また、緩衝
層３０２の表面を露呈して形成した、間隔を１００μｍ
とするＡｕ・Ｇｅオーミック電極間に流通する漏洩電流
は４０Ｖで１μＡ未満の高耐圧性を示した。このため、
緩衝層３０２の漏洩電流をドレイン電流のピンチ・オフ
電圧は約２．３５±０．０３Ｖとなり、閾値電圧が均一
であるＧａＩｎＰ系ＴＥＧＦＥＴが提供された。

【００３１】（実施例２）本実施例では、実施例１とは
異なる様式のＧａ_XＩｎ_1-XＰ組成勾配層を具備したＧａ
ＩｎＰ系２次元電子電界効果型トランジスタ（ＴＥＧＦ
ＥＴ）を構成する場合を例にして、本発明を説明する。

【００３２】本実施例のＴＥＧＦＥＴはＧａ_XＩｎ_1-XＰ
組成勾配層の構成のみを実施例１とは異なる構成とし、
他は実施例１と同一のエピタキシャル構成層を利用して
図３に掲示した積層構造を構成した。これより、以下、
図３を利用して本実施例を説明する。本実施例では、Ｇ
ａ_0.80Ｉｎ_0.20Ａｓチャネル層３０３上のスペーサ層３
０４を、チャネル層３０３とスペーサ層３０４との接合
界面３０４ａでのガリウム組成比を１．０とし、Ｇａ
_0.51Ｉｎ_0.49Ｐ電子供給層３０５との接合界面３０４ｂ
で０．５１とする、ガリウム組成比に勾配を付したＧａ
_XＩｎ_1-XＰ組成勾配層から構成した。Ｇａ_XＩｎ_1-XＰ組
成勾配スペーサ層３０４の層厚は８ｎｍとした。全厚を
８ｎｍとするスペーサ層３０４にあって、チャネル層３
０３との接合界面３０４ａより層厚が２ｎｍに至る領域
はガリウム組成比（＝Ｘ）を１．０とするＧａ_XＩｎ_1-X
Ｐ、即ち、ＧａＰから構成した。引き続き、層厚がスペ
ーサ層３０４の全厚である８ｎｍに到達する間にガリウ
ム組成比を成長時間の経過と共に直線的に一律に減少さ
せた。これより、Ｇａ_0.51Ｉｎ_0.49Ｐ電子供給層３０５
との接合界面３０４ｂでのガリウム組成比を０．５１と
した。本実施例に於いてスペーサ層３０４を構成するＧ
ａ_XＩｎ_1-XＰ層のガリウム組成（＝Ｘ）の勾配は、ＭＯ
ＣＶＤ系に供給する（ＣＨ₃）₃Ｇａの量を一定に維持し
つつ、スペーサ層３０４の層厚が２ｎｍより８ｎｍに至
る成長期間に於いて、ＭＯＣＶＤ反応系へ供給するＣ₅
Ｈ₅Ｉｎ量を経時的に一律に直線的に増加させて付与し
た。

【００３３】Ｇａ_XＩｎ_1-XＰスペーサ層３０４の上に、
実施例１と同一のｎ形Ｇａ_0.51Ｉｎ _0.49Ｐ電子供給層３
０５及びｎ形ＧａＡｓコンタクト層３０６を積層させ
て、ＧａＩｎＰ系積層構造体を構成した。一般的なホー
ル（Ｈａｌｌ）効果測定法に依り測定した室温（約３０
０Ｋ）でのシート（ｓｈｅｅｔ）キャリア濃度（ｎ_s）
は約１．７×１０¹²ｃｍ^-2であり、平均的な電子移動度
（μ_RT）は約６２５０±３％（ｃｍ²／Ｖ・ｓ）であっ
た。また、液体窒素温度（７７Ｋ）でのｎ_sは約１．６
×１０¹²ｃｍ^-2で、また、７７Ｋに於けるμは約２３，
５００ｃｍ²／Ｖ・ｓであり、本実施例のスペーサ層３
０４を備えたＧａＩｎＰ系積層構造体に於いても高い電
子移動度が発現された。また、実施例１に記載と同様の
手法をもって構成されたＧａＩｎＰ系ＴＥＧＦＥＴのド
レイン電流にはヒステリシス（ループ）は殆ど認められ
なかった。また、ソース／ドレイン間電圧を３．０Ｖと
した際の室温での相互コンダクタンス（ｇ_m）は１６５
±５ミリジーメンス（ｍＳ）／ｍｍと高く、且つ均一で
あった。

【００３４】（実施例３）本実施例では、実施例１に記
したと同一の組成勾配を付し、且つ硼素（元素記号：
Ｂ）がドーピングされたＧａ_XＩｎ_1-XＰ（Ｘ＝０．８８
→０．５１）組成勾配層をスペーサ層として具備したＧ
ａＩｎＰ系２次元電子電界効果型トランジスタ（ＴＥＧ
ＦＥＴ）を構成する場合を例にして、本発明を説明す
る。

【００３５】本実施例のＴＥＧＦＥＴはＧａ_XＩｎ_1-XＰ
組成勾配層の構成のみを実施例１とは異なる構成とし、
他のエピタキシャル構成層は実施例１と同一としている
ため図３を利用して本実施例を説明する。

【００３６】本実施例では、Ｇａ_0.80Ｉｎ_0.20Ａｓチャ
ネル層３０３上に実施例１に記載のスペーサ層３０４を
成長する期間に限り、硼素をドーピングした。これよ
り、ガリウム組成比（＝Ｘ）をチャネル層３０３との接
合界面３０４ａで０．８８とし、Ｇａ_0.51Ｉｎ_0.49Ｐ電
子供給層３０５との接合界面３０４ｂで０．５１とする
硼素ドープＧａ_XＩｎ_1-XＰスペーサ層（Ｘ＝０．８８→
０．５１）３０４を形成した。硼素のドーピング源には
市販の電子工業用のトリエチル硼素（（Ｃ₂Ｈ₅） ₃Ｂ）
を使用した。トリエチル硼素のＭＯＣＶＤ反応系への添
加（ドーピング）量は、スペーサ層３０４を構成するｎ
形Ｇａ_XＩｎ_1-XＰ組成勾配層（Ｘ＝０．８８→０．５
１）のキャリア濃度が大凡、１×１０¹⁷ｃｍ^-3であるこ
とに鑑み、同組成勾配層の内部で約３×１０¹⁷ｃｍ^-3の
硼素原子濃度を帰結する様に設定した。Ｇａ_XＩｎ_1-XＰ
組成勾配スペーサ層３０４のキャリア濃度は本実施例に
係わる硼素のドーピングにより約１×１０¹⁶ｃｍ^-3以下
に低下させられた。

【００３７】Ｇａ_XＩｎ_1-XＰスペーサ層３０４の上に
は、実施例１と同一のｎ形Ｇａ_0.51Ｉｎ_0.49Ｐ電子供給
層３０５及びｎ形ＧａＡｓコンタクト層３０６を積層さ
せて、ＧａＩｎＰ系積層構造体を構成した。一般的なホ
ール（Ｈａｌｌ）効果測定法に依り測定した室温（約３
００Ｋ）でのシート（ｓｈｅｅｔ）キャリア濃度
（ｎ_s）は約１．６×１０¹²ｃｍ^-2であり、平均的な電
子移動度（μ_RT）は約６４００（ｃｍ²／Ｖ・ｓ）であ
った。また、液体窒素温度（７７Ｋ）でのｎ_sは約１．
５×１０¹²ｃｍ^-2で、また、７７Ｋでのμは約２４，５
００ｃｍ²／Ｖ・ｓであった。従って、本実施例の硼素
ドープスペーサ層３０４を備えたＧａＩｎＰ系積層構造
体からは、実施例１の場合に比較してより高い電子移動
度が発現された。また、実施例１に記載と同様の手法を
もって構成されたＧａＩｎＰ系ＴＥＧＦＥＴのドレイン
電流にはヒステリシス（ループ）は殆ど認められず、ま
た、ソース／ドレイン間電圧を３．０Ｖとした際の室温
での相互コンダクタンス（ｇ_m）は１６８ミリジーメン
ス（ｍＳ）／ｍｍと高く、且つ均一となった。

【００３８】

【発明の効果】本発明の請求項１に記載の発明に依れ
ば、高い相互コンダクランスを発現するＧａＩｎＰ系Ｔ
ＥＧＦＥＴを構成するに必要とされるスペーサ層を、チ
ャネル層から電子供給層に向けて層厚の増加方向にガリ
ウム組成比を減ずる様に組成勾配を付したＧａ_XＩｎ_1-X
Ｐ層から構成したので、チャネル層内部に効率的に２次
元電子が蓄積させられ、且つ高い電子移動度が発現する
ため、相互コンダクタンスが大きくまた均一であるＧａ
ＩｎＰ系積層構造体が提供できる。

【００３９】また、本発明の請求項２に記載の発明に依
れば、ＧａＡｓ単結晶基板との格子整合性の優れた電子
供給層がＧａＩｎＰ系積層構造体内に形成できる。

【００４０】また、本発明の請求項３に記載の発明に依
れば、チャネル層との接合界面でガリウム組成比を０．
７０以上とし、Ｇａ_0.51Ｉｎ_0.49Ｐ電子供給層との接合
界面までガリウム組成比を減少させたｎ形Ｇａ_XＩｎ_1-X
Ｐ組成勾配層から構成したので、特に、相互コンダクタ
ンスの高いＧａＩｎＰ系高電子移動度電界効果型トラン
ジスタが提供できる。

【００４１】また特に、本発明の請求項４に記載の発明
に依れば、チャネル層との接合界面でガリウム組成比を
１．０とし、Ｇａ_0.51Ｉｎ_0.49Ｐ電子供給層との接合界
面までガリウム組成比を減少させたｎ形Ｇａ_XＩｎ_1-XＰ
組成勾配層から構成したので、特に、相互コンダクタン
スの高く均一であるＧａＩｎＰ系高電子移動度電界効果
型トランジスタが提供できる。

【００４２】また、本発明の請求項５に記載の発明に依
れば、電子供給層との接合界面でのガリウム組成比が、
０．５１±０．０１となるようガリウム組成比を減少さ
せたｎ形Ｇａ_XＩｎ_1-XＰ組成勾配層から構成したので、
特に、相互コンダクタンスの高く均一であるＧａＩｎＰ
系高電子移動度電界効果型トランジスタが提供できる。

【００４３】本発明の請求項６に記載の発明に依れば、
硼素をドーピングしてキャリア濃度が低く、高い抵抗の
Ｇａ_XＩｎ_1-XＰ組成勾配層からスペーサ層を構成するこ
ととしたので、高い電子移動度の２次元電子をチャネル
層内に蓄積できるため、特に相互コンダクタンス特性に
優れるＧａＩｎＰ系高電子移動度電界効果型トランジス
タが提供できる。

【図面の簡単な説明】

【図１】従来のＧａＩｎＰ系ＴＥＧＦＥＴ用途の、積層
構造体の断面模式図である。

【図２】Ｇａ_XＩｎ_{1 ー X}Ｐ組成勾配スペーサ層について
の、ガリウム組成の勾配の様式を例示する図である。

【図３】実施例１に記載のＧａＩｎＰ系ＴＥＧＦＥＴの
断面模式図である。

【符号の説明】

１Ａ 従来のＧａＩｎｐ系ＴＥＧＦＥＴ用途積層構
造体 １０ 半絶縁性ＧａＡｓ単結晶基板 １１ 緩衝層 １２ チャネル層 １２ａ スペーサ層との接合界面 １２ｂ チャネル層内部領（２次元電子走行領域） １３ スペーサ層 １４ 電子供給層 １５ コンタクト層 １６ ソース電極 １７ ドレイン電極 １８ ゲート電極 １００ 従来のＧａＩｎＰ系ＴＥＧＦＥＴ ３Ａ ＧａＩｎＰ系ＴＥＧＦＥＴ用積層構造体 ３００ ＧａＩｎＰ系ＴＥＧＦＥＴ ３０１ 半絶縁性ＧａＡｓ基板 ３０２ ＡｌＧａＡｓ／ＧａＡｓ系超格子構造緩衝層 ３０３ ｎ形Ｇａ_0.80Ｉｎ_0.20Ａｓチャネル層 ３０４ ｎ形Ｇａ_XＩｎ_1-XＰ組成勾配スペーサ層 ３０４ａ チャネル層とスペーサ層との接合界面 ３０４ｂ スペーサ層と電子供給層との接合界面 ３０５ ｎ形Ｇａ_0.51Ｉｎ_0.49Ｐ電子供給層 ３０６ ｎ形ＧａＡｓコンタクト層 ３０７ ソース電極 ３０８ ドレイン電極 ３０９ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田川 隆 埼玉県秩父市大字下影森１、505番地 昭和電工株式会社 総合研究所秩父研究 室内 (56)参考文献 特開 平６−168960（ＪＰ，Ａ) 特開 平９−260643（ＪＰ，Ａ) 特開 平10−98180（ＪＰ，Ａ) 特開 平11−243058（ＪＰ，Ａ) 特開 平９−246526（ＪＰ，Ａ) 特開 平９−246530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半絶縁性のＧａＡｓ単結晶基板上に、Ｇａ
   _ZＩｎ_1-ZＡｓ（０＜Ｚ≦１）電子走行層、Ｇａ_XＩｎ_1-X
   Ｐ（０＜Ｘ≦１）スペーサ層、Ｇａ_YＩｎ_1-YＰ（０＜Ｙ
   ＜１）電子供給層を含むＧａＩｎＰ系積層構造体に於い
   て、電子走行層、スペーサ層、電子供給層がこの順に接
   し、スペーサ層が電子走行層との接合界面から、電子供
   給層との接合界面に向けて、ガリウム組成比（Ｘ）を減
   少させていることを特徴とするＧａＩｎＰ系積層構造
   体。
2. 【請求項２】電子供給層のガリウム組成比（Ｙ）が０．
   ５１であることを特徴とする請求項１に記載のＧａＩｎ
   Ｐ系積層構造体。
3. 【請求項３】スペーサ層のガリウム組成比が、電子走行
   層との接合界面において、０．７０以上であることを特
   徴とする請求項１または２に記載のＧａＩｎＰ系積層構
   造体。
4. 【請求項４】スペーサ層のガリウム組成比が、電子走行
   層との接合界面において、１．０であることを特徴とす
   る請求項１または２に記載のＧａＩｎＰ系積層構造体。
5. 【請求項５】スペーサ層のガリウム組成比が、電子供給
   層との接合界面において、０．５１±０．０１であるこ
   とを特徴とする請求項１〜４の何れか１項に記載のＧａ
   ＩｎＰ系積層構造体。
6. 【請求項６】スペーサ層が、硼素をドーピングしたｎ形
   層から構成されていることを特徴とする請求項１〜５の
   何れか１項に記載のＧａＩｎＰ系積層構造体。