JP2004311921A - ヘテロ接合電界効果トランジスタ - Google Patents

Abstract

【課題】 ソース抵抗及びドレイン抵抗を低減し、高出力特性及び雑音特性に優れたヘテロ接合電界効果トランジスタを提供する。
【解決手段】 ヘテロ接合電界効果トランジスタは、基板１０上に順次に形成された、ＩｎxＧａ1-xＮ（０≦ｘ≦１）から成るチャネル層１２、ＡｌyＧａ1-yＮ（０＜ｙ≦１）から成る電子供給層１３、中間層１４、及び、ＧａＮから成るｎ形キャップ層１５を有し、ゲート絶縁層１３に接してゲート電極９が、ｎ形キャップ層１５に接してソース電極８Ｓ及びドレイン電極８Ｄが夫々形成されており、中間層１４が、少なくとも１層のｎ形不純物層を含んでいる。これにより、電子供給層１３とｎ形キャップ層１５との間に発生する分極負電荷を、中間層１４のイオン化正電荷によって相殺できるので、電子に対するバリヤを低減し、ソース抵抗及びドレイン抵抗を低減することができる。
【選択図】 図１

Description

本発明は、ヘテロ接合電界効果トランジスタ(Hetero-Junction Field EffectTransistor;HJFETと略する)に関し、特に、高出力、低雑音性能に優れたＨＪＦＥＴに関する。

図２０は、従来技術によるＨＪＦＥＴの概略を示す図である。このようなＨＪＦＥＴは、例えば、江川(Ｔ．Ｅｇａｗａ)らにより、文献１９９９年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(１９９９ IＥＤＭ Ｄｉｇｅｓｔ)に報告されている。

図２０（ａ）は、従来技術によるＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、サファイア基板２００上に順次に積層された、窒化ガリウム（ＧａＮ）層から成るバッファ層２０１、ＧａＮチャネル層２０２、ＡｌＧａＮ電子供給層２０３、及び、ｎ形ＧａＮキャップ層２０５を有している。ｎ形ＧａＮキャップ層２０５に接してソース電極８Ｓとドレイン電極８Ｄとが形成され、オーム性接触がとられている。また、ｎ形ＧａＮ層２０５及びＡｌＧａＮ電子供給層２０３の一部を除去して形成したリセス部１７には、ＡｌＧａＮ層２０３に接してゲート電極９が形成され、ショットキー性接触がとられている。

上記のヘテロ構造では、ＡｌＧａＮの格子定数（ａ軸）がＧａＮより短いことに起因するピエゾ分極効果、及び、歪の無い状態でもＡｌＧａＮの原子配置が理想的配置からずれることに起因する自発性分極効果に基づいて、分極電荷が発生することが知られている。ここで、従来技術によるＨＪＦＥＴのチャネル層２０２とキャップ層２０５との間における電荷分布を図２０（ｂ）に示す。Ｇａ面成長では、チャネル側へテロ界面に分極正電荷＋σ_POLが、キャップ側ヘテロ界面に分極負電荷−σ_POLが夫々発生する。このため、チャネル側へテロ界面には２次元電子が誘起されて負電荷−σ_2DEGが、キャップ層２０５内には空乏層が形成されて正電荷＋σDONが夫々発生する。

図２０（ｃ）は、図２０（ｂ）に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さを夫々示す。チャネル側へテロ界面には量子井戸が形成されて２次元電子が生成され、また、キャップ側へテロ界面には空乏層が形成されて、電子に対するポテンシャルバリヤが生成される。
江川(Ｔ．Ｅｇａｗａ)らにより、文献１９９９年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(１９９９ IＥＤＭ Ｄｉｇｅｓｔ)

数値計算によると、上記キャップ側へテロ界面に生成されるポテンシャルバリヤの高さは、ＡｌＧａＮ層２０３のＡｌ組成比ｙが０.２の時に０.９ｅＶ、ｙ＝０.４の時には３ｅＶに達することが示される。このポテンシャルバリヤの影響で、電子がキャップ層２０５とチャネル層２０２との間を透過する際のトンネル確率が減少する。従って、ＧａＮ層２０５に接触してオーミック電極を形成すると、コンタクト抵抗が増大して、ソース抵抗及びドレイン抵抗を十分に低減することができない。このため、電力利得が低下し、大信号動作時の電力付加効率が低下し、雑音指数が増大するといった問題を生ずることになる。

本発明は、上記に鑑み、ソース抵抗及びドレイン抵抗を低減し、高出力特性及び雑音特性に優れたヘテロ接合電界効果トランジスタを提供することを目的とする。

上記目的を達成するために、本発明第１の視点のヘテロ接合電界効果トランジスタは、基板上に順次に形成された、Ｉｎ_xＧａ_1-xＮ（０≦ｘ≦１）から成るチャネル層、Ａｌ_yＧａ_1-yＮ（０＜ｙ≦１）から成る電子供給層、中間層、及び、ＧａＮから成るｎ形キャップ層を有し、前記電子供給層に接してゲート電極が、前記ｎ形キャップ層に接してソース電極及びドレイン電極が夫々形成されたヘテロ接合電界効果トランジスタであって、前記中間層が、１層のｎ形不純物層、又は、少なくとも１層のｎ形不純物層を含む積層膜として形成されることを特徴とする。

本発明における「電子供給層」には、不純物をドーピングした層と共に、ドーピングしない層も含まれる。

アンバシャー（Ａｍｂａｃｈｅｒ）等による文献ジャーナル・オブ・アプライド・フィジクス（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、第８５巻、第６号、第３２２２頁によれば、ＧａＮチャネル層、Ａｌ_yＧａ_1-yＮ電子供給層、ＧａＮキャップ層を順次に形成した場合、ピエゾ分極効果と自発性分極効果とに基づいて発生する分極電荷の面密度σ_POLは、次式（１）で表される。
σ_POL／ｑ［ｃｍ^-2］＝１．１６×１０¹³×ｙ²＋５．２４×１０¹³×ｙ （１）
ここで、ｑは素電荷（＝１．６０２１９×１０^-19Ｃ）である。Ｇａ面成長の場合、チャネル側ヘテロ界面には、分極正電荷＋σ_POLが発生して２次元電子が誘起される。キャップ側ヘテロ界面には、分極負電荷−σ_POLが発生して空乏層バリヤが形成される。

そこで、ＧａＮキャップ層とＡｌ_yＧａ_1-yＮ電子供給層との間に中間層を形成し、この中間層の少なくとも一部にｎ形不純物をドーピングして正電荷を供給する。これにより、上側へテロ界面の分極負電荷−σ_POLを相殺することができ、電子に対する空乏バリヤを低減することができる。

ここで、イオン化不純物による面電荷密度σ_DONをσ_POLと等しくすれば、分極負電荷−σPOLを完全に相殺することができる。σ_DONをσ_POLの１／３倍以上とすることによっても一応の効果を得ることができる。上記式（１）より、この条件は次式
σ_DON／ｑ［ｃｍ^-2］＞ ３．９×１０¹²×ｙ²＋１．７×１０¹³×ｙ （２）
のようになる。より好ましくは、σ_DONをσ_POLの１／２倍以上とする。つまり、次式
σ_DON／ｑ［ｃｍ^-2］＞ ５．８×１０¹²×ｙ²＋２．６×１０¹³×ｙ （３）
のように設定する。また、ｎ形キャップ層をＧａＮより電子親和力の大きいＩｎＧａＮによって形成すると、オーミック電極金属とＩｎＧａＮ間の電子に対するポテンシャルバリヤを低く、コンタクト抵抗を低くすることができ、更なる低抵抗化を図ることができる。

このように、本発明第１の視点のヘテロ接合電界効果トランジスタによると、ｎ形キャップ層と電子供給層との界面における分極負電荷を相殺し、ｎ形キャップ層とチャネル層との間における伝導帯バリヤ（電子に対するポテンシャルバリヤ）を低下させ、電子がｎ形キャップ層とチャネル層との間を透過する際のトンネル確率を高めることができる。

ここで、本発明の好ましいヘテロ接合電界効果トランジスタによると、前記中間層のｎ形不純物層に含まれるｎ形不純物の面密度Ｎｓが、Ｎｓ［ｃｍ^-2］ ＞ ３．９×１０¹²×ｙ²＋１．７×１０¹³×ｙ（ｙはＡｌの組成比）を満たす。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗を１０^-5Ωｃｍ²台まで低減することができる。

また、前記中間層のｎ形不純物層がｎ形Ａｌ_zＧａ_1-zＮ（ｚ＝ｙ）層から成ることも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗を１０^-5Ωｃｍ²台まで低減することができる。

或いは、上記に代えて、前記中間層を、第１のｎ形不純物層、Ａｌ_zＧａ_1-zＮ（０＜ｚ＜ｙ）層、及び第２のｎ形不純物層をこの順に有する積層構造とすることも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗を１０^-6Ωｃｍ²台まで低減することができる。

或いは、上記に代えて、前記中間層のｎ形不純物層をｎ形Ａｌ_zＧａ_1-zＮ（０＜ｚ＜ｙ）層で構成することも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗を１０^-6Ωｃｍ²台まで低減することができる。

前記中間層における組成比ｚが、前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙから０に向かって徐々に減少することが好ましい。この場合、電子供給層とｎ形キャップ層との間で伝導帯が滑らかに繋がり、ｎ形キャップ層とチャネル層とのコンタクト抵抗を１０^-7Ωｃｍ²台以下まで低減することができる。

或いは、上記に代えて、前記中間層における組成比ｚが、前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙから０に向かって段階的に変化することも好ましい態様である。この場合、電子供給層とｎ形キャップ層との間で伝導帯が鋸歯状に繋がり、ｎ形キャップ層とチャネル層とのコンタクト抵抗を１０^-7Ωｃｍ²台以下まで低減することができる。

また、前記中間層は、膜厚ｔ₁のＡｌ_z1Ｇａ_1-z1Ｎ層（０＜ｚ1≦１）と膜厚ｔ₂のＧａＮ層とが交互に積層された超格子構造を有し、組成比ｚ1と膜厚比ｔ₁／（ｔ₁＋ｔ₂）との積が、前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙから０に向かって減少することも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台以下まで低減することができる。

更に、前記中間層は、膜厚ｔ₁のＡｌ_z1Ｇａ_1-z1Ｎ層（０＜ｚ1≦１）と膜厚ｔ₂のＧａＮ層とが交互に積層された超格子構造を有し、組成比ｚ1が一定値で、膜厚比ｔ₁／（ｔ₁＋ｔ₂）が前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙ／ｚ1から０に向かって減少することが好ましい。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台以下まで低減することができる。また、結晶成長では、通常、膜厚の制御は組成の制御よりも高精度にできるので、組成比を徐々に変化させる場合よりも、結晶成長が容易になる。

更に、前記中間層は、膜厚ｔ₁のＡｌ_z1Ｇａ_1-z1Ｎ層（０＜ｚ1≦１）と膜厚ｔ₂のＧａＮ層とが交互に積層された超格子構造を有し、膜厚比ｔ₁／（ｔ₁＋ｔ₂）が一定値Γであり、組成比ｚ1が、前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙ／Γから０に向かって減少することが好ましい。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台以下まで低減することができる。

更に、本発明第２の視点のヘテロ接合電界効果トランジスタは、基板上に順次に形成された、Ｉｎ_xＧａ_1-xＮ（０≦ｘ≦１）から成るチャネル層、Ａｌ_yＧａ_1-yＮ（０＜ｙ≦１）から成る電子供給層、中間層、及び、Ｉｎ_uＧａ_1-uＮ（０＜ｕ≦１）から成るｎ形キャップ層を有し、前記電子供給層に接してゲート電極が、前記ｎ形キャップ層に接してソース電極及びドレイン電極が夫々形成されたヘテロ接合電界効果トランジスタであって、前記中間層が、１層のｎ形不純物層、又は、少なくとも１層のｎ形不純物層を含む積層膜として形成されることを特徴とする。

本発明第２の視点のヘテロ接合電界効果トランジスタによっても、前述した第２の視点のヘテロ接合電界効果トランジスタと同様の効果を得ることができる。更に、ｎ形キャップ層をＧａＮよりも電子親和力の大きいＩｎＧａＮで形成することにより、オーミック電極金属とＩｎＧａＮとの間における電子に対するポテンシャルバリヤを低くし、オーミック電極とｎ形キャップ層間のコンタクト抵抗を低くできるので、更なる低抵抗化を図ることができる。これにより、ソース抵抗及びドレイン抵抗を低減し、電力性能及び雑音性能に大きく貢献することができる。

ここで、前記中間層に含まれるｎ形不純物の面密度Ｎｓが、 Ｎｓ［ｃｍ^-2］ ＞ ３．９×１０¹²×ｙ²＋１．７×１０¹³×ｙ（ｙはＡｌの組成比）を満たすことが好ましい。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-5Ωｃｍ²台まで低減することができる。
また、前記中間層が、順次に形成された、第１のｎ形不純物層、Ｉｎ_z2Ａｌ_z1Ｇａ_1-z1-z2Ｎ（０≦ｚ1＋ｚ2≦１）、及び第２のｎ形不純物層から成ることも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-6Ωｃｍ²台まで低減することができる。

或いは、上記に代えて、前記中間層がｎ形Ｉｎ_z2Ａｌ_z1Ｇａ_1-z1-z2Ｎ（０≦ｚ1＋ｚ2≦１）から成ることも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-6Ωｃｍ²台まで低減することができる。

更に、前記中間層における組成比ｚ1と組成比ｚ2との差（ｚ1−ｚ2）が、前記電子供給層から前記ｎ形キャップ層に向かうにつれてｙから−ｕ（ｕはＩｎの組成比）に向かって変化することが好ましい。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台以下まで低減することができる。

更に、前記電子供給層から前記ｎ形キャップ層に向かうにつれて、組成比ｚ1がｙから０に向かって、組成比ｚ2が０からｕ（ｕはＩｎの組成比）に向かって夫々変化することが好ましい。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台以下まで低減することができる。

また、前記中間層は、順次に積層されたＡｌ_z1Ｇａ_1-z1Ｎ層（０≦ｚ1≦ｙ）とＩｎ_z2Ｇａ_1-z2Ｎ層（０≦ｚ2≦ｕ）とを有し、組成比ｚ1が、前記電子供給層から前記Ｉｎ_z2Ｇａ_1-z2Ｎ層に向かうにつれてｙから０に向かって変化し、且つ、組成比ｚ2が、前記Ａｌ_z1Ｇａ_1-z1Ｎ層から前記ｎ形キャップ層に向かうにつれて０からｕに向かって変化することも好ましい態様である。この場合、ｎ形キャップ層とチャネル層間のコンタクト抵抗率を１０^-7Ωｃｍ²台まで低減できるという効果が得られる。また、Ａｌ_z1Ｇａ_1-z1ＮとＩｎ_z2Ｇａ_1-z2Ｎの何れも三元混晶のため、四元混晶であるＩｎ_z2Ａｌ_z1Ｇａ_1-z1-z2Ｎを用いる場合よりも組成比の制御が簡単で、結晶成長が容易になる。

以上説明したように、本発明のヘテロ接合電界効果トランジスタによると、ソース抵抗及びドレイン抵抗を低減し、高出力特性及び雑音特性に優れた構造を得ることができる。

以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。

（第１の実施形態例）図１は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、サファイア基板１０上に順次に積層された、アンドープ・窒化アルミニウム（ＡｌＮ）バッファ層１１、アンドープＧａＮチャネル層１２、ｎ形ＡｌＧａＮ電子供給層１３、Ｓｉ単原子層１４、及び、ｎ形ＧａＮキャップ層１５を有している。

ここで、Ｓｉ単原子層１４は中間層を構成する。ＧａＮチャネル層１２のＡｌＧａＮ電子供給層１３との界面近傍には２次元電子ガスが生成される。ｎ形ＧａＮキャップ層１５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層１５、１４、１３の一部を除去して形成されたリセス部１７には、ｎ形ＡｌＧａＮ電子供給層１３に接してゲート電極９が形成され、ショットキー性接触がとられている。

本実施形態例に係るＨＪＦＥＴでは、ゲート電極９に負電圧が印加された状態でゲート電極９側からｎ形ＡｌＧａＮ電子供給層１３内に生じる空乏層によってソース電極８Ｓ及びドレイン電極８Ｄを相互に絶縁し、ゲート電極９に正電圧が印加された状態で空乏層の広がりを抑えソース電極８Ｓ、ドレイン電極８Ｄ間の電流を制御する。この動作は、後述の第２実施形態例以降のＨＪＦＥＴでも同様である。

上記構成のＨＪＦＥＴは以下のように作製する。まず、(１００)サファイア基板１０上に、例えば分子線エピタキシャル(Molecular Beam Epitaxy：ＭＢＥ)成長法により、下記〔１〕〜〔５〕の手順で、夫々に示す膜厚で順次に成長する。

〔１〕アンドープＡｌＮ層バッファ１１…２０ｎｍ
〔２〕アンドープＧａＮチャネル層１２…２μｍ
〔３〕ｎ形Ａｌ_0.2Ｇａ_0.8Ｎ層(ｎ形不純物濃度２×１０¹⁸／ｃｍ³)１３…４０ｎｍ
〔４〕Ｓｉ単原子層（ｎ形不純物の面密度１.１×１０¹³／ｃｍ²）１４
〔５〕ｎ形ＧａＮ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³）１５…５０ｎｍ

ここで、ＡｌＧａＮとＧａＮとは格子定数が異なるが、Ａｌ_0.2Ｇａ_0.8Ｎ層１３の膜厚４０ｎｍは転位発生の臨界膜厚以下である。

次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。更に、ｎ形ＧａＮ層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着、アロイ処理することにより、ソース電極８Ｓ及びドレイン電極８Ｄを夫々形成し、オーム性接触をとる。

最後に、半導体層１５、１４、１３の一部をエッチング除去することによって露出したＡｌＧａＮ層上に、例えばＮｉ/Ａｕなどの金属を蒸着することでゲート電極９を形成し、ショットキー接触をとる。このようにして、図１のようなＨＪＦＥＴを作製する。

このようなＨＪＦＥＴのキャップ層１５とチャネル層１２との間における電荷分布を図１（ｂ）に示す。本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、チャネル側へテロ界面に正電荷＋σ_POLが、キャップ側ヘテロ界面に負電荷−σ_POLが夫々発生する。Ｓｉ単原子層１４ではＳｉのイオン化による正電荷＋σ_DONが、チャネル側へテロ界面では２次元電子ガスによる負電荷−σ_2DEGが夫々発生する。

図１（ｃ）は、図１（ｂ）に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さを夫々示す。横軸に記載した数字１２〜１５は各層の符号に対応する。ＡｌＧａＮ層１３のＡｌ組成比yが０.２である本実施形態例では、前述した式 σ_POL／ｑ［ｃｍ^-2］＝１．１６×１０¹³×ｙ²＋５．２４×１０¹³×ｙ （１）より、σ_POL／ｑ＝１.１×１０¹³／ｃｍ²である。一方、σ_DON／ｑ＝１.１×１０¹³／ｃｍ²であるので、キャップ側へテロ界面では、分極負電荷−σ_POLがイオン化正電荷＋σ_DONにより相殺される。

このため、キャップ側ヘテロ界面に２次元電子ガスが生成されて、量子井戸が形成される。数値計算によると、この時のキャップ側へテロ界面の電子に対するポテンシャルバリヤ高さは０.３ｅＶと見積もられた。Ｓｉ単原子層１４が無い場合（０．９ｅＶ）に比べて、電子に対するポテンシャルバリヤが低下し、電子がキャップ層１５とチャネル層１２との間を透過する際のトンネル確率が増加する。これにより、キャップ層１５とチャネル層１２との間のコンタクト抵抗が低減されて、ソース抵抗及びドレイン抵抗が低減される。

（第２実施形態例）図２は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１と同様である。このＨＪＦＥＴは、炭化珪素（ＳｉＣ）基板２０上に順次に積層された、アンドープＧａＮバッファ層２１、ｎ形ＧａＮチャネル層（ｎ形不純物濃度５×１０¹⁷／ｃｍ³、膜厚３０ｎｍ）２２、アンドープＡｌ_0.2Ｇａ_0.8Ｎ電子供給層（膜厚３０ｎｍ）２３、ｎ形Ａｌ_0.2Ｇａ_0.8Ｎ層（ｎ形不純物濃度１．１×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）２４、及び、ｎ形ＧａＮキャップ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³、膜厚５０ｎｍ）２５を有する。

ここで、ｎ形Ａｌ_0.2Ｇａ_0.8Ｎ層２４は中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、Ａｌ_0.2Ｇａ_0.8Ｎ層（２３、２４）の膜厚和４０ｎｍは転位発生の臨界膜厚以下である。ＧａＮチャネル層２２のＡｌＧａＮ電子供給層２３との界面近傍には、２次元電子ガスが生成される。ｎ形ＧａＮキャップ層２５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層２５、２４、２３の一部を除去して形成したリセス部１７には、ＡｌＧａＮ電子供給層２３に接してゲート電極９が形成され、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)ＳｉＣ基板２０上に、例えば有機金属気相エピタキシ(Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ)成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスを用いることによって作製される。

図２（ｂ）に示すように、本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、チャネル側へテロ界面に正電荷＋σ_POLが、キャップ側ヘテロ界面に負電荷−σ_POLが夫々発生する。Ａｌ_0.2Ｇａ_0.8Ｎ層２４内にはｎ形不純物のイオン化による正電荷＋σ_DONが、チャネル側へテロ界面には２次元電子ガスによる負電荷−σ_2DEGが夫々発生する。

ここで、図２（ｃ）を参照する。ＡｌＧａＮ層２３のＡｌ組成比ｙが０.２である本実施形態例では、式（１）より、σ_POL／ｑ＝１.１×１０¹³／ｃｍ²である。一方、σ_DON／ｑ＝１．１×１０¹⁹／ｃｍ³×１０ｎｍ＝１.１×１０¹³／ｃｍ²であるので、キャップ側へテロ界面近傍では、分極負電荷−σPOLがイオン化正電荷＋σDONにより相殺される。これにより、空乏層がＡｌ_0.2Ｇａ_0.8Ｎ層２４の膜厚１０ｎｍ以下まで薄くなり、電子がキャップ層２５とチャネル層２２との間を透過する際のトンネル確率が増加して、第１実施形態例と同様の効果が得られる。

（第３実施形態例）図３は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１と同様である。このＨＪＦＥＴは、サファイア基板３０上に順次に積層された、アンドープＡｌＮバッファ層３１、アンドープＧａＮチャネル層３２、ｎ形Ａｌ_0.2Ｇａ_0.8Ｎ電子供給層（ｎ形不純物濃度２×１０¹⁸／ｃｍ³、膜厚３０ｎｍ）３３、Ｓｉ単原子層（ｎ形不純物の面密度５.５×１０¹²／ｃｍ²）３４ａ、アンドープＡｌ_0.1Ｇａ_0.9Ｎ層（膜厚５ｎｍ）３４ｂ、Ｓｉ単原子層（ｎ形不純物の面密度５.５×１０¹²／ｃｍ²）３４ｃ、及び、ｎ形ＧａＮキャップ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³、膜厚５０ｎｍ）３５を有する。

ここで、Ｓｉ単原子層３４ａ、アンドープＡｌ_0.1Ｇａ_0.9Ｎ層３４ｂ、及びＳｉ単原子層３４ｃによって中間層が構成される。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層（３３、３４ｂ）の膜厚和３５ｎｍは転位発生の臨界膜厚以下である。ＧａＮチャネル層３２のＡｌＧａＮ層３３との界面近傍には２次元電子ガスが生成される。ｎ形ＧａＮキャップ層３５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層３５、３４ｃ、３４ｂ、３４ａ、３３の一部を除去したリセス部１７には、ＡｌＧａＮ層３３に接してゲート電極９が形成され、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)サファイア基板３０上に、例えばＭＢＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図３（ｂ）に示すように、ピエゾ分極効果と自発性分極効果とに基づき、Ａｌ_0.2Ｇａ_0.8Ｎ電子供給層３３とＧａＮチャネル層３２との界面に正電荷＋σ_POLが、Ａｌ0.1Ｇａ0.9Ｎ層３４ｂとＡｌ_0.2Ｇａ_0.8Ｎ電子供給層３３との間に負電荷（〜−σ_POL/２）が、ＧａＮ層３５とＡｌ_0.1Ｇａ_0.9Ｎ層３４ｂとの間に負電荷（〜−σ_POL/２）が夫々発生する。Ｓｉ単原子層３４ａ、３４ｃではＳｉのイオン化による正電荷＋σ_DONが夫々に発生し、チャネル側へテロ界面では２次元電子ガスによる負電荷−σ_2DEGが発生する。

ここで、図３（ｃ）を参照する。ＡｌＧａＮ層１３のＡｌ組成比yが０.２である本実施形態例では、式（１）より、σPOL／ｑ＝１.１×１０¹³／ｃｍ²である。一方、σ_DON／ｑ＝＋５.５×１０¹²／ｃｍ²であるので、キャップ側の各へテロ界面では、分極負電荷−σ_POL／２がイオン化正電荷＋σ_DONにより相殺される。このため、キャップ側の各ヘテロ界面に２次元電子ガスが生成されて、量子井戸が形成される。数値計算によると、この時のキャップ側へテロ界面の電子に対するポテンシャルバリヤ高さは０.１ｅＶと見積もられる。電子に対するポテンシャルバリヤが低下して、電子がキャップ層３５とチャネル層３２との間を透過する際のトンネル確率が増加する。これにより、キャップ層３５とチャネル層３２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。

（第４実施形態例）図４は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１と同様である。このＨＪＦＥＴは、ＳｉＣ基板４０上に順次に積層された、アンドープＧａＮバッファ層４１、ｎ形ＧａＮチャネル層（ｎ形不純物濃度５×１０¹⁷／ｃｍ³、膜厚３０ｎｍ）４２、アンドープＡｌ_0.2Ｇａ_0.8Ｎ電子供給層（膜厚３５ｎｍ）４３、ｎ形Ａｌ_0.1Ｇａ_0.9Ｎ層（ｎ形不純物濃度２×１０¹⁹／ｃｍ³、膜厚５.５ｎｍ）４４、及び、ｎ形ＧａＮキャップ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³、膜厚５０ｎｍ）４５を有する。

ここで、ｎ形Ａｌ_0.1Ｇａ_0.9Ｎ層４４は中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層（４３、４４）の膜厚和４０．５ｎｍは転位発生の臨界膜厚以下である。ＧａＮチャネル層４２のＡｌＧａＮ電子供給層４３との界面近傍には２次元電子ガスが生成される。ｎ形ＧａＮキャップ層４５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層４５、４４、４３の一部を除去したリセス部１７には、ＡｌＧａＮ電子供給層４３に接してゲート電極９が形成されて、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)ＳｉＣ基板４０上に、例えばＭＯＶＰＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図４（ｂ）に示すように、本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、Ａｌ_0.2Ｇａ_0.8Ｎ電子供給層４３とＧａＮチャネル層４２との界面に正電荷＋σ_POLが、Ａｌ_0.1Ｇａ_0.9Ｎ層４４とＡｌ_0.2Ｇａ_0.8Ｎ電子供給層４３との界面に負電荷（〜−σ_POL/２）が、ＧａＮ層４５とＡｌ_0.1Ｇａ_0.9Ｎ層４４との界面に負電荷（〜−σ_POL/２）が夫々発生する。Ａｌ_0.1Ｇａ_0.9Ｎ層４４内には、ｎ形不純物のイオン化による正電荷＋σ_DONが発生し、チャネル側へテロ界面には２次元電子ガスによる負電荷−σ_2DEGが発生する。

ここで、図４（ｃ）を参照する。キャップ側各へテロ界面に発生する分極負電荷の和は−σPOLとなる。ＡｌＧａＮ電子供給層４３のＡｌ組成比yが０.２である本実施形態例では、式（１）より、σ_POL／ｑ＝１.１×１０¹³／ｃｍ²である。一方、σ_DON／ｑ＝２×１０¹⁹／ｃｍ³×５.５ｎｍ ＝１.１×１０¹³／ｃｍ²であるので、キャップ側へテロ界面では、分極負電荷の和−σ_POLがイオン化正電荷＋σ_DONにより相殺される。空乏層がＡｌ_0.1Ｇａ_0.9Ｎ層４４の膜厚５．５ｎｍ以下まで薄くなり、電子がキャップ層４５とチャネル層４２との間を透過する際のトンネル確率が増加する。このため、キャップ層４５とチャネル層４２との間のコンタクト抵抗が低減されて、ソース抵抗及びドレイン抵抗が低減される。

（第５実施形態例）図５は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１と同様である。このＨＪＦＥＴは、サファイア基板５０上に順次に積層された、アンドープＡｌＮバッファ層５１、アンドープＧａＮチャネル層５２、ｎ形Ａｌ_0.2Ｇａ_0.8Ｎ電子供給層（ｎ形不純物濃度２×１０¹⁸／ｃｍ³、膜厚２０ｎｍ）５３、ｎ形Ａｌ_zＧａ_1-zＮグレーディッド組成層（Ａｌ組成比ｚ：０.２→０、ｎ形不純物濃度：５．５×１０¹⁸／ｃｍ³、膜厚：２２ｎｍ）５４、及び、ｎ形ＧａＮキャップ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³、膜厚５０ｎｍ）５５を有する。

ここで、ｎ形ＡｌＧａＮグレーディッド組成層５４は中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層（５３、５４）の膜厚和４２ｎｍは転位発生の臨界膜厚以下である。ＧａＮチャネル層５２のＡｌＧａＮ電子供給層５３との界面近傍には２次元電子ガスが生成される。ｎ形ＧａＮキャップ層５５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層５５、５４、５３の一部を除去したリセス部１７には、ＡｌＧａＮ電子供給層５３に接してゲート電極９が形成されて、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)サファイア基板５０上に、例えばＭＢＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図５（ｂ）に示すように、本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、Ａｌ0.2Ｇａ0.8Ｎ電子供給層５３とＧａＮチャネル層５２との界面に正電荷＋σPOLが発生する。ＡｌＧａＮグレーディッド組成層５４内には、負電荷−σPOLが分布して発生する。ＡｌＧａＮグレーディッド組成層５４内には、ｎ形不純物のイオン化に起よる正電荷＋σDONが分布して発生し、チャネル側へテロ界面には２次元電子ガスによる負電荷−σ2DEGが発生する。

ここで、図５（ｃ）を参照する。ＡｌＧａＮ電子供給層５３のＡｌ組成比yが０.２である本実施形態例では、式（１）より、σPOL／ｑ＝１.１×１０¹³／ｃｍ²である。一方、σDON／ｑ＝５．５×１０¹⁸／ｃｍ³×２２ｎｍ ＝１.１×１０¹³／ｃｍ²であるので、ＡｌＧａＮグレーディッド組成層５４内では、分極負電荷−σPOLがイオン化正電荷＋σDONにより相殺される。また、バンドギャップがＡｌ0.2Ｇａ0.8Ｎ層５３からＧａＮキャップ層５５に向かって緩やかに変化するため、Ａｌ0.2Ｇａ0.8Ｎ電子供給層５３とＧａＮキャップ層５５との間で伝導帯が滑らかに繋がる。このため、電子に対するバリヤが消失して、電子がキャップ層５５とチャネル層５２との間を透過する際のトンネル確率が１に近付くことにより、キャップ層５５とチャネル層５２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。

（第６実施形態例）図６は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１と同様である。このＨＪＦＥＴは、ＳｉＣ基板６０上に順次に積層された、アンドープＧａＮバッファ層６１、ｎ形ＧａＮチャネル層（ｎ形不純物濃度５×１０¹⁷／ｃｍ³、膜厚３０ｎｍ）６２、アンドープＡｌ0.2Ｇａ0.8Ｎ電子供給層（膜厚２０ｎｍ）６３、ｎ形ＡｌzＧａ1-zＮ階段状組成層（ｎ形不純物濃度７×１０¹⁸／ｃｍ³、１６ｎｍ）６４、及び、ｎ形ＧａＮキャップ層（ｎ形不純物濃度５×１０¹⁸／ｃｍ³、膜厚５０ｎｍ）６５を有する。

ここで、ｎ形ＡｌＧａＮ階段状組成層６４は中間層を形成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層（６３、６４）の膜厚和３６ｎｍは転位発生の臨界膜厚以下である。ＧａＮチャネル層６２のＡｌＧａＮ電子供給層６３との界面近傍には２次元電子ガスが生成される。ｎ形ＧａＮキャップ層６５に接してソース電極８Ｓ、ドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層６５、６４、６３の一部を除去したリセス部１７には、ＡｌＧａＮ層６３に接してゲート電極９が形成され、ショットキー性接触がとられている。

図６（ｂ）に示すように、ｎ形ＡｌＧａＮ層６４は、Ａｌ0.16Ｇａ0.84Ｎ層（ｎ形不純物濃度７×１０¹⁸／ｃｍ³、４ｎｍ）６４ａ、Ａｌ0.12Ｇａ0.88Ｎ層（ｎ形不純物濃度７×１０¹⁸／ｃｍ³、４ｎｍ）６４ｂ、Ａｌ0.08Ｇａ0.92Ｎ層（ｎ形不純物濃度７×１０¹⁸／ｃｍ³、４ｎｍ）６４ｃ、及び、Ａｌ0.04Ｇａ0.96Ｎ層（ｎ形不純物濃度７×１０¹⁸／ｃｍ³、４ｎｍ）６４ｄをこの順に積層した構造を有する。

このようなＨＪＦＥＴは、(１００)ＳｉＣ基板６０上に、例えばＭＯＶＰＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

ここで、図６（ｃ）を参照する。本実施形態例におけるＡｌＧａＮ階段状組成層６４のシート不純物濃度は、７×１０¹⁸／ｃｍ³×１６ｎｍ＝１.１×１０¹³／ｃｍ²であり、第５実施形態例におけるＡｌＧａＮグレーディッド組成層５４と同等である。このため、ＡｌＧａＮ階段状組成層６４は、第５実施形態例のＡｌＧａＮグレーディッド組成層５４と同様に、ＡｌＧａＮ階段状組成層６４内の分極負電荷をイオン化正電荷により相殺するという効果を奏する。

また、バンドギャップがＡｌ0.2Ｇａ0.8Ｎ電子供給層６３からＧａＮキャップ層６５に向かって階段状（段階的）に変化するため、Ａｌ0.2Ｇａ0.8Ｎ電子供給層６３とＧａＮキャップ層６５との間で伝導帯は鋸歯状になる。電子に対するバリヤが消失し、電子がキャップ層６５とチャネル層６２との間を透過する際のトンネル確率が１に近付く。このため、キャップ層６５とチャネル層６２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。

（第７実施形態例）本実施形態例は、第６実施形態例におけるｎ形ＡｌＧａＮ階段状組成層６４を、ｎ形Ａｌ0.2Ｇａ0.8Ｎ／ＧａＮグレーディッド超格子層７４（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚２０ｎｍ）に置き換えた点以外は、第６実施形態例と同様である。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ電子供給層６３と超格子層７４との膜厚和４０ｎｍは、転位発生の臨界膜厚以下である
図７は、本実施形態例におけるキャップ層６５と電子供給層６３との間におけるＡｌ組成分布を示す図である。ｎ形グレーディッド超格子７４は、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚１ｎｍ）７４ａ、Ａｌ0.2Ｇａ0.8Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚４ｎｍ）７４ｂ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚２ｎｍ）７４ｃ、Ａｌ0.2Ｇａ0.8Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３ｎｍ）７４ｄ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３ｎｍ）７４ｅ、Ａｌ0.2Ｇａ0.8Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚２ｎｍ）７４ｆ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚４ｎｍ）７４ｇ、及び、Ａｌ0.2Ｇａ0.8Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚１ｎｍ）７４ｈをこの順に積層した構造を有する。

本実施形態例では、グレーディッド超格子層７４（中間層）は、膜厚ｔ1のＡｌz1Ｇａ1-z1Ｎ層（０＜ｚ1≦１）と、膜厚ｔ2のＧａＮ層とが交互に積層された超格子構造を有しており、組成比ｚ1が一定値（０.２）で、膜厚比ｔ1／（ｔ1＋ｔ2）が、電子供給層６３からキャップ層６５に向かうにつれてｙ／ｚ1（＝０.２／０.２＝１）から０に向かって減少する。ここで、ｙ（０＜ｙ≦１）は電子供給層６３のＡｌ組成比である。その結果、組成比ｚ1と膜厚比ｔ1／（ｔ1＋ｔ2）との積が、電子供給層６３からキャップ層６５に向かうにつれて、Ａｌ組成比ｙ（＝０.２）から０に向かって減少する。

また、グレーディッド超格子層７４のシート不純物濃度は、ＧａＮ層７４ａ〜Ａｌ0.2Ｇａ0.8Ｎ層７４ｈの膜厚の総和が２０ｎｍなので、５．５×１０¹⁸／ｃｍ³×２０ｎｍ＝１.１×１０¹³／ｃｍ²であり、第６実施形態例におけるｎ形ＡｌＧａＮ階段状組成層６４と同等である。このため、グレーディッド超格子層７４は、電子に対するバリヤが消失し、電子がキャップ層６５とチャネル層６２との間を透過する際のトンネル確率が１に近付くという、ｎ形ＡｌＧａＮ階段状組成層６４と同様の効果を奏する。これにより、キャップ層６５とチャネル層６２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。

（第８実施形態例）本実施形態例は、第６実施形態例におけるｎ形ＡｌＧａＮ階段状組成層６４を、ｎ形ＡｌＮ／ＧａＮグレーディッド超格子８４（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚３２ｎｍ）に置き換えた点以外は第６実施形態例と同様である。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層６３と超格子層８４との膜厚和５２ｎｍは転位発生の臨界膜厚以下である。

図８は、本実施形態例におけるキャップ層６５と電子供給層６３との間におけるＡｌ組成分布を示す図である。ｎ形グレーディッド超格子８４は、ＧａＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚６．４ｎｍ）８４ａ、ＡｌＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚１．６ｎｍ）８４ｂ、ＧａＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚６．８ｎｍ）８４ｃ、ＡｌＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚１．２ｎｍ）８４ｄ、ＧａＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚７．２ｎｍ）８４ｅ、ＡｌＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）８４ｆ、ＧａＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚７．６ｎｍ）８４ｇ、及び、ＡｌＮ層（ｎ形不純物濃度３．４×１０¹⁸／ｃｍ³、膜厚０．４ｎｍ）８４ｈをこの順に積層した構造を有する。

本実施形態例では、ｎ形ＡｌＮ／ＧａＮグレーディッド超格子８４（中間層）は、膜厚ｔ1のＡｌz1Ｇａ1-z1Ｎ層（０＜ｚ1≦１）と、膜厚ｔ2のＧａＮ層とが交互に積層された超格子構造を有しており、組成比ｚ1が一定値（１）で、膜厚比ｔ1／（ｔ1＋ｔ2）が、電子供給層６３からキャップ層６５に向かうにつれてｙ／ｚ1（＝０.２／１＝０.２）から０に向かって減少する。ここで、ｙ（０＜ｙ≦１）は電子供給層６３のＡｌ組成比である。その結果、組成比ｚ1と膜厚比ｔ1／（ｔ1＋ｔ2）との積が、電子供給層６３からキャップ層６５に向かうにつれて、Ａｌ組成比ｙ（＝０.２）から０に向かって減少する。

また、グレーディッド超格子層８４のシート不純物濃度は、ＧａＮ層８４ａ〜ＡｌＮ層８４ｈの膜厚の総和が３２ｎｍなので、３．４×１０¹⁸／ｃｍ³×３２ｎｍ＝１.１×１０¹³／ｃｍ²であり、第６実施形態例における階段状組成のｎ形ＡｌＧａＮ層６４と同等である。このため、グレーディッド超格子層８４は、第７実施形態例と同様の効果を奏する。

（第９実施形態例）本実施形態例は、第６実施形態例における階段状組成のｎ形ＡｌＧａＮ層６４を、ｎ形Ａｌz1Ｇａ1-z1Ｎ／ＧａＮグレーディッド超格子９４（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚２０ｎｍ）に置き換えた点以外は第６実施形態例と同様である。ＡｌＧａＮとＧａＮとは格子定数が異なるが、ＡｌＧａＮ層６３と超格子層９４との膜厚和４０ｎｍは転位発生の臨界膜厚以下である。

図９は、本実施形態例におけるキャップ層６５と電子供給層６３との間におけるＡｌ組成分布を示す図である。ｎ形グレーディッド超格子９４は、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３．２ｎｍ）９４ａ、ＡｌＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）９４ｂ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３．２ｎｍ）９４ｃ、Ａｌ0.8Ｇａ0.2Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）９４ｄ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３．２ｎｍ）９４ｅ、Ａｌ0.6Ｇａ0.4Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）９４ｆ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３．２ｎｍ）９４ｇ、Ａｌ0.4Ｇａ0.6Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）９４ｈ、ＧａＮ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚３．２ｎｍ）９４ｉ、及び、Ａｌ0.2Ｇａ0.8Ｎ層（ｎ形不純物濃度５．５×１０¹⁸／ｃｍ³、膜厚０．８ｎｍ）９４ｊをこの順に積層した構造を有する。

本実施形態例では、ｎ形Ａｌz1Ｇａ1-z1Ｎ／ＧａＮグレーディッド超格子９４（中間層）は、膜厚ｔ1のＡｌz1Ｇａ1-z1Ｎ層（０＜ｚ1≦１）と、膜厚ｔ2のＧａＮ層とが交互に積層された超格子構造を有しており、膜厚比ｔ1／（ｔ1＋ｔ2）が一定値Γ（＝０.２）であり、組成比ｚ1が、電子供給層６３からキャップ層６５に向かうにつれてｙ／Γ（＝０.２／０.２＝１）から０に向かって減少する。ここで、ｙ（０＜ｙ≦１）は電子供給層６３のＡｌ組成比である。その結果、組成比ｚ1と膜厚比ｔ1／（ｔ1＋ｔ2）との積が、電子供給層６３からキャップ層６５に向かうにつれて、Ａｌ組成比ｙ（＝０.２）から０に向かって減少する。

また、グレーディッド超格子層９４のシート不純物濃度は、ＧａＮ層９４ａ〜Ａｌ0.2Ｇａ0.8Ｎ層９４ｊの膜厚の総和が２０ｎｍなので、５．５×１０¹⁸／ｃｍ³×２０ｎｍ＝１.１×１０¹³／ｃｍ²であり、第６実施形態例における階段状組成のｎ形ＡｌＧａＮ層６４と同等である。このため、グレーディッド超格子層９４は、第７実施形態例と同様の効果を奏する。

（第１０実施形態例）図１０は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、サファイア基板１００上に順次に積層された、アンドープＡｌＮバッファ層１０１、アンドープＧａＮチャネル層１０２、ｎ形Ａｌ0.4Ｇａ0.6Ｎ電子供給層（ｎ形不純物濃度４×１０¹⁸／ｃｍ³、膜厚２０ｎｍ）１０３、Ｓｉ単原子層（ｎ形不純物の面密度２.２×１０¹³／ｃｍ²）１０４ａ、アンドープＧａＮ層（１０ｎｍ）１０４ｂ、Ｓｉ単原子層（ｎ形不純物の面密度２.２×１０¹³／ｃｍ²）１０４ｃ、及び、ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層（ｎ形不純物濃度５×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１０５を有する。

ここで、Ｓｉ単原子層１０４ａ、ＧａＮ層１０４ｂ、及びＳｉ単原子層１０４ｃは中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、Ａｌ0.4Ｇａ0.6Ｎ電子供給層１０３の膜厚２０ｎｍは転位発生の臨界膜厚以下である。また、ＩｎＧａＮとＧａＮも格子定数が異なるが、Ｉｎ0.4Ｇａ0.6Ｎキャップ層１０５の膜厚１０ｎｍも転位発生の臨界膜厚以下である。ＧａＮチャネル層１０２のＡｌＧａＮ電子供給層１０３との界面近傍には２次元電子ガスが生成される。ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層１０５に接してソース電極８Ｓ及びドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層１０５、１０４ｃ、１０４ｂ、１０４ａ、１０３の一部を除去して形成されたリセス部１７には、ＡｌＧａＮ層１０３に接してゲート電極９が形成されて、ショットキー性接触がとられている。

つまり、本実施形態例における中間層（１０４ａ、１０４ｂ、１０４ｃ）は、第１のｎ形不純物層、Ｉｎz2Ａｌz1Ｇａ1-z1-z2Ｎ（０≦ｚ1+ｚ2≦１）、第２のｎ形不純物層の積層構造において、ｚ1＝ｚ2＝０とおいた場合に相当する。また、キャップ層１０５はＩｎuＧａ1-uＮ（０＜ｕ≦１）において、ｕ＝０.４とおいた場合に相当する。このＨＪＦＥＴは、(１００)サファイア基板１００上に、例えばＭＢＥ成長法により、上記エピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図１０（ｂ）は、本実施形態例におけるキャップ層１０５とチャネル層１０２との間におけるＡｌ組成及びＩｎ組成分布を示すグラフである。本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、ＧａＮチャネル層１０２とＡｌ0.4Ｇａ0.6Ｎ電子供給層１０３との界面に正電荷が、Ａｌ0.4Ｇａ0.6Ｎ電子供給層１０３とＧａＮ層１０４ｂとの界面に負電荷が夫々発生する。同様に、ＧａＮ層１０４ｂとＩｎ0.4Ｇａ0.6Ｎキャップ層１０５との界面に分極負電荷が発生する。Ｓｉ単原子層１０４ａ、１０４ｃにはイオン化正電荷が夫々発生し、チャネル側へテロ界面には２次元電子ガスによる負電荷が発生する。

図１０（ｃ）は、図１０（ｂ）に対応する伝導帯エネルギー分布を示す図である。ＡｌＧａＮ層１０３のＡｌ組成比yが０.４である本実施形態例では、分極電荷は、式（１）より、σPOL／ｑ＝２.２×１０¹³／ｃｍ²である。一方、各Ｓｉ単原子層１０４ａのイオン化電荷はσDON／ｑ＝２.２×１０¹³／ｃｍ²であるので、ＡｌＧａＮ電子供給層１０３とＧａＮ層１０４ｂとのへテロ界面では、分極負電荷−σPOLがイオン化正電荷＋σDONにより相殺される。同様に、ＧａＮ層１０４ｂとＩｎＧａＮキャップ層１０５とのへテロ界面でも、分極負電荷がイオン化正電荷により相殺される。このため、各ヘテロ界面で２次元電子ガスが生成されて量子井戸が形成され、電子に対するバリヤが低下して、電子がキャップ層１０５とチャネル層１０２との間を透過する際のトンネル確率が増加する。これにより、キャップ層１０５とチャネル層１０２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。

また、キャップ層１０５が、ＧａＮより電子親和力の大きいＩｎＧａＮで構成されるので、オーミック電極金属（８Ｓ、８Ｄ）とＩｎＧａＮとの間における電子に対するポテンシャルバリヤを低くし、コンタクト抵抗を低くして、更なる低抵抗化を図ることができる。

（第１１実施形態例）図１１は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１０と同様である。このＨＪＦＥＴは、ＳｉＣ基板１１０上に順次に積層された、アンドープＡｌＮバッファ層１１１、アンドープＧａＮチャネル層１１２、ｎ形Ａｌ0.4Ｇａ0.6Ｎ電子供給層（ｎ形不純物濃度４×１０¹⁸／ｃｍ³、膜厚２０ｎｍ）１１３、ｎ形ＧａＮ層（ｎ形不純物濃度４．４×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１１４、及び、ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層（ｎ形不純物濃度５×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１１５を有する。

ここで、ｎ形ＧａＮ層１１４は中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、Ａｌ0.4Ｇａ0.6Ｎ層１１３の膜厚２０ｎｍは転位発生の臨界膜厚以下である。また、ＩｎＧａＮとＧａＮも格子定数が異なるが、Ｉｎ0.4Ｇａ0.6Ｎキャップ層１１５の膜厚１０ｎｍも転位発生の臨界膜厚以下である。ＧａＮチャネル層１１２のＡｌＧａＮ電子供給層１１３との界面近傍には２次元電子ガスが生成される。ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層１１５に接してソース電極８Ｓ及びドレイン電極８Ｄが夫々形成され、オーム性接触がとられている。また、半導体層１１５、１１４、１１３の一部を除去して形成したリセス部１７には、ＡｌＧａＮ層１１３に接してゲート電極９が形成され、ショットキー性接触がとられている。

つまり、本実施形態例における中間層１１４は、ｎ形Ｉｎz2Ａｌz1Ｇａ1-z1-z2Ｎ（０≦ｚ1+ｚ2≦１）において、ｚ1＝ｚ2＝０とおいた場合に相当する。また、キャップ層１１５はｎ形ＩｎuＧａ1-uＮ（０＜ｕ≦１）において、ｕ＝０.４とおいた場合に相当する。このようなＨＪＦＥＴは、(１００)ＳｉＣ基板１１０上に、例えばＭＯＶＰＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図１１（ｂ）は、本実施形態例におけるキャップ層１１５とチャネル層１１２との間におけるＡｌ組成及びＩｎ組成分布を示すグラフである。実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、ＧａＮチャネル層１１２とＡｌ0.4Ｇａ0.6Ｎ電子供給層１１３との界面に正電荷が、Ａｌ0.4Ｇａ0.6Ｎ電子供給層１１３とＧａＮ層１１４との界面に負電荷が夫々発生する。同様に、ＧａＮ層１１４とＩｎ0.4Ｇａ0.6Ｎキャップ層１１５との界面には分極負電荷が発生する。ｎ形ＧａＮ層１１４にはイオン化正電荷が、チャネル側へテロ界面には２次元電子ガスによる負電荷が夫々発生する。

ここで、図１１（ｃ）を参照する。ＡｌＧａＮ電子供給層１１３のＡｌ組成比yが０.４である本実施形態例では、分極電荷は、式（１）より、σPOL／ｑ＝２.２×１０¹³／ｃｍ²である。一方、ｎ形ＧａＮ層１１４のイオン化電荷は、σDON／ｑ＝４．４×１０¹⁹／ｃｍ³×１０ｎｍ＝４．４×１０¹³／ｃｍ²であるので、ＡｌＧａＮ電子供給層１１３とＧａＮ層１１４とのへテロ界面では、分極負電荷−σPOLがイオン化正電荷＋σDONの一部により相殺される。同様に、ＧａＮ層１１４とＩｎＧａＮキャップ層１１５とのへテロ界面でも、分極負電荷がイオン化正電荷＋σDONの一部により相殺される。

このため、空乏層がＧａＮ層１１４の膜厚１０ｎｍ以下まで薄くなり、電子がキャップ層１１５とチャネル層１１２との間を透過する際のトンネル確率が増加する。これにより、キャップ層１１５とチャネル層１１２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、Ｉｎ0.4Ｇａ0.6Ｎの電子親和力がＧａＮより大きいため、ＩｎＧａＮ層１１５とオーミック電極（８Ｓ、８Ｄ）との間のコンタクト抵抗も小さくなり、ソース抵抗及びドレイン抵抗が低減される。

（第１２実施形態例）図１２は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１０と同様である。このＨＪＦＥＴは、サファイア基板１２０上に順次に積層された、アンドープＧａＮバッファ層１２１、ｎ形ＧａＮチャネル層（ｎ形不純物濃度５×１０¹⁷／ｃｍ³、膜厚３０ｎｍ）１２２、アンドープＡｌ0.4Ｇａ0.6Ｎ電子供給層（膜厚２０ｎｍ）１２３、ｎ形Ａｌz1Ｇａ1-z1Ｎグレーディッド組成層（Ａｌ組成比ｚ1＝０．４→０、ｎ形不純物濃度４．４×１０¹⁹／ｃｍ³、膜厚５ｎｍ）１２４ａ、ｎ形Ｉｎz2Ｇａ1-z2Ｎグレーディッド組成層（Ｉｎ組成比ｚ2＝０→０．４、ｎ形不純物濃度４．４×１０¹⁹／ｃｍ³、膜厚５ｎｍ）１２４ｂ、及び、ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層（ｎ形不純物濃度５×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１２５を有する。Ａｌ組成比ｚ1は０＜ｚ1≦１であり、Ｉｎ組成比ｚ2も０＜ｚ2≦１であるが、ここでは上記のように０．４と０の間で変化する。

ここで、ｎ形ＡｌＧａＮグレーディッド組成層１２４ａ及びｎ形ＩｎＧａＮグレーディッド組成層１２４ｂは中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が相互に異なるが、ＡｌＧａＮ層（１２３、１２４ａ）の膜厚和２５ｎｍは転位発生の臨界膜厚以下である。また、ＩｎＧａＮとＧａＮも格子定数が異なるが、ＩｎＧａＮ層（１２４ｂ、１２５）の膜厚和１５ｎｍも転位発生の臨界膜厚以下である。ＧａＮ層１２２のＡｌＧａＮ層１２３との界面近傍には、２次元電子ガスが生成される。ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層１２５に接してソース電極８Ｓ、ドレイン電極８Ｄが形成され、オーム性接触がとられている。更に、半導体層１２５、１２４ｂ、１２４ａ、１２３の一部を除去して形成したリセス部１７には、ＡｌＧａＮ層１２３に接してゲート電極９が形成され、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)サファイア基板１２０上に、例えばＭＢＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図１２（ｂ）に示すように、本実施形態例におけるＨＪＦＥＴでは、中間層は、順次に積層されたＡｌｚ1Ｇａ1-z1Ｎ層（０≦ｚ1≦ｙ）１２４ａと、Ｉｎz2Ｇａ1-z2Ｎ層（０≦ｚ2≦ｕ）１２４ｂとを有し、組成比ｚ1が、電子供給層１２３からＩｎz2Ｇａ1-z2Ｎ層１２４ｂに向かうにつれてｙ（＝０．４）から０に向かって変化し、組成比ｚ2が、Ａｌｚ1Ｇａ1-z1Ｎ層１２４ａからキャップ層１２５に向かうにつれて０からｕ（＝０．４）に向かって変化する。ここで、ｙ（０＜ｙ≦１）は電子供給層１２３のＡｌ組成比、ｕ（０＜ｕ≦１）はキャップ層１２５におけるＩｎ組成比である。その結果、中間層におけるＡｌ組成比ｚ1とＩｎ組成比ｚ2との差（ｚ1−ｚ2）が、電子供給層１２３からキャップ層１２５に向かうにつれて、ｙ（＝０.４）から−ｕ（＝−０.４）に向かって変化する。

本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、Ａｌ0.4Ｇａ0.6Ｎ電子供給層１２３とＧａＮチャネル層１２２との界面には正電荷が、ＡｌＧａＮグレーディッド組成層１２４ａ内には負電荷が夫々分布して発生する。同様に、ＩｎＧａＮグレーディッド組成層１２４ｂ内には分極負電荷が分布して発生する。ｎ形ＡｌＧａＮグレーディッド組成層１２４ａ内、ＩｎＧａＮグレーディッド組成層１２４ｂ内には夫々、イオン化正電荷が分布して発生し、チャネル側へテロ界面には２次元電子ガスによる負電荷が発生する。

ここで、図１２（ｃ）を参照する。ＡｌＧａＮ層１２３のＡｌ組成比yが０.４である本実施形態例では、分極電荷は、式（１）より、σPOL／ｑ＝２.２×１０¹³／ｃｍ²である。一方、ｎ形ＡｌＧａＮグレーディッド組成層１２４ａのイオン化電荷は、σDON／ｑ＝４．４×１０¹⁹／ｃｍ³×５ｎｍ＝２．２×１０¹³／ｃｍ²であるので、ＡｌＧａＮグレーディッド組成層１２４ａ内では、分極負電荷がイオン化正電荷により相殺される。同様に、ｎ形ＩｎＧａＮグレーディッド組成層１２４ｂ内でも、分極負電荷がイオン化正電荷により相殺される。

また、バンドギャップがＩｎ0.4Ｇａ0.6Ｎキャップ層１２５からＡｌ0.4Ｇａ0.6Ｎ電子供給層１２３に向かって緩やかに変化するため、Ｉｎ0.4Ｇａ0.6Ｎキャップ層１２５とＡｌ0.4Ｇａ0.6Ｎ電子供給層１２３との間で伝導帯が滑らかに繋がる。これにより、電子に対するバリヤが消失して、電子がキャップ層１２５とチャネル層１２２との間を透過する際のトンネル確率が１に近付くので、キャップ層１２５とチャネル層１２２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。更に、Ｉｎ0.4Ｇａ0.6Ｎは電子親和力がＧａＮより大きいため、ＩｎＧａＮ層１２５とオーミック電極（８Ｓ、８Ｄ）との間のコンタクト抵抗も小さくなり、ソース抵抗及びドレイン抵抗が低減される。

（第１３実施形態例）図１３は、本実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）〜（ｃ）が夫々表す対象は図１０と同様である。このＨＪＦＥＴは、ＳｉＣ基板１３０上に順次に積層された、アンドープＧａＮバッファ層１３１、ｎ形ＧａＮチャネル層（ｎ形不純物濃度５×１０¹⁷／ｃｍ³、膜厚３０ｎｍ）１３２、アンドープＡｌ0.4Ｇａ0.6Ｎ電子供給層（膜厚２０ｎｍ）１３３、ｎ形Ｉｎ0.4-zＡｌzＧａ0.6Ｎグレーディッド組成層（ｚ＝０．４→０、ｎ形不純物濃度４．４×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１３４、及び、ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層（ｎ形不純物濃度５×１０¹⁹／ｃｍ³、膜厚１０ｎｍ）１３５を有する。

ここで、ｎ形ＩｎＡｌＧａＮグレーディッド組成層１３４は、つまりｎ形Ｉｎz2Ａｌz1Ｇａ1-z1-z2Ｎ（０≦ｚ1＋ｚ2≦１）であり、中間層を構成する。ＡｌＧａＮとＧａＮとは格子定数が異なるが、Ａｌ0.4Ｇａ0.6Ｎ層１３３の膜厚２０ｎｍは転位発生の臨界膜厚以下である。また、ＩｎＧａＮとＧａＮも格子定数が相互に異なるが、Ｉｎ0.4Ｇａ0.6Ｎ層１３５の膜厚１０ｎｍも転位発生の臨界膜厚以下である。ＧａＮ層１３２のＡｌＧａＮ層１３３との界面近傍には２次元電子ガスが生成される。ｎ形Ｉｎ0.4Ｇａ0.6Ｎキャップ層１３５に接してソース電極８Ｓ、ドレイン電極８Ｄが形成され、オーム性接触がとられている。更に、半導体層１３５、１３４、１３３の一部を除去して形成したリセス部１７には、ＡｌＧａＮ層１３３に接してゲート電極９が形成され、ショットキー性接触がとられている。

このようなＨＪＦＥＴは、(１００)ＳｉＣ基板１３０上に、例えばＭＯＶＰＥ成長法により、以上のエピタキシャル層構造を成長した後に、第１実施形態例と同様の作製プロセスで作製される。

図１３（ｂ）に示すように、本実施形態例におけるＨＪＦＥＴでは、電子供給層１３３からキャップ層１３５に向かうにつれて、ｎ形Ｉｎz2Ａｌz1Ｇａ1-z1-z2Ｎ中間層１３４におけるＡｌ組成比ｚ1がｙ（＝０.４）から０に向かって、Ｉｎ組成比ｚ2が０からｕ（＝０.４）に向かって夫々変化する。ここで、ｙ（０＜ｙ≦１）は電子供給層１３３のＡｌ組成比、ｕ（０＜ｕ≦１）はキャップ層１３５におけるＩｎ組成比である。その結果、中間層におけるＡｌ組成比ｚ1とＩｎ組成比ｚ2との差（ｚ1−ｚ2）が、電子供給層１３３からキャップ層１３５に向かうにつれて、ｙ（＝０.４）から−ｕ（＝−０.４）に向かって変化する。

本実施形態例では、ピエゾ分極効果と自発性分極効果とに基づき、Ａｌ0.4Ｇａ0.6Ｎ電子供給層１３３とＧａＮチャネル層１３２との界面には正電荷が、ＩｎＡｌＧａＮグレーディッド組成層１３４内には負電荷が夫々分布して発生する。ｎ形ＩｎＡｌＧａＮグレーディッド組成層１３４内にはイオン化正電荷が分布して発生し、チャネル側へテロ界面には２次元電子ガスによる負電荷が発生する。

ここで、図１３（ｃ）を参照する。本実施形態例におけるＩｎＡｌＧａＮグレーディッド組成層１３４のシート不純物濃度は、４．４×１０¹⁹／ｃｍ³×１０ｎｍ＝４．４×１０¹³／ｃｍ²であり、第１２実施形態例におけるグレーディッド組成層（１２４ａ、１２４ｂ）と同等である。このため、ＩｎＡｌＧａＮグレーディッド組成層１３４では、第１２実施形態例のグレーディッド組成層（１２４ａ、１２４ｂ）と同様に、層内の分極負電荷がイオン化正電荷により相殺される。

また、バンドギャップがＩｎ0.4Ｇａ0.6Ｎ層１３５からＡｌ0.4Ｇａ0.6Ｎ層１３３に向かって緩やかに変化するため、Ｉｎ0.4Ｇａ0.6Ｎ層１３５とＡｌ0.4Ｇａ0.6Ｎ層１３３との間で伝導帯が滑らかに繋がる。これにより、電子に対するバリヤが消失して、電子がキャップ層１３５とチャネル層１３２との間を透過する際のトンネル確率が１に近付き、第１２実施形態例と同様の効果を奏する。

以上、第１〜第１３実施形態例ではいずれも、チャネル層にＩｎが含まれない例、つまりＩｎの組成比が０である例を挙げたが、続く第１４実施形態例以降では、チャネル層にＩｎが含まれる例を挙げる。

（第１４実施形態例）本実施形態例は、第１実施形態例におけるアンドープＧａＮチャネル層１２を、アンドープＩｎ0.1Ｇａ0.9Ｎチャネル層（２０ｎｍ）１４２に置き換えた点以外は第１実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.1Ｇａ0.9Ｎチャネル層１４２の膜厚２０ｎｍは転位発生の臨界膜厚以下である。

図１４は、本実施形態例におけるＨＪＦＥＴの断面図である。本実施形態例では、第１実施形態例と同様に、キャップ層１５とチャネル層１４２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.1Ｇａ0.9Ｎは、ＧａＮより電子有効質量が小さく、電子移動度が高いため、高周波性能が向上する。

（第１５実施形態例）本実施形態例は、第２実施形態例におけるｎ形ＧａＮチャネル層２２を、ｎ形Ｉｎ0.1Ｇａ0.9Ｎチャネル層（ｎ形不純物濃度１×１０¹⁸ｃｍ^-3、膜厚２０ｎｍ）１５２に置き換えた点以外は第２実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.1Ｇａ0.9Ｎ層１５２の膜厚２０ｎｍは転位発生の臨界膜厚以下である。

図１５は、本実施形態例におけるＨＪＦＥＴの断面図である。本実施形態例では、第２実施形態例と同様に、キャップ層２５とチャネル層１５２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.1Ｇａ0.9Ｎにより、前述と同様の効果が得られる。

（第１６実施形態例）本実施形態例は、第３実施形態例におけるアンドープＧａＮチャネル層３２を、アンドープＩｎ0.1Ｇａ0.9Ｎチャネル層（２０ｎｍ）１６２に置き換えた点以外は第３実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.1Ｇａ0.9Ｎ層１６２の膜厚２０ｎｍは転位発生の臨界膜厚以下である。

図１６は、本実施形態例におけるＨＪＦＥＴの断面図である。このＨＪＦＥＴは、中間層が、順次に形成された、第１のｎ形不純物層３４ａ、Ｉｎz2Ａｌz1Ｇａ1-z1-z2Ｎ（０≦ｚ1＋ｚ2≦１）３４ｂ、及び第２のｎ形不純物層３４ｃを有している。本実施形態例では、第３実施形態例と同様に、キャップ層３５とチャネル層１６２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.1Ｇａ0.9Ｎにより、前述と同様の効果が得られる。

（第１７実施形態例）本実施形態例では、第４実施形態例におけるｎ形ＧａＮチャネル層４２を、ｎ形Ｉｎ0.1Ｇａ0.9Ｎチャネル層（ｎ形不純物濃度１×１０¹⁸ｃｍ^-3、膜厚２０ｎｍ）１７２に置き換えた点以外は第４実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.1Ｇａ0.9Ｎ層１７２の膜厚２０ｎｍは転位発生の臨界膜厚以下である。

図１７は、本実施形態例におけるＨＪＦＥＴの断面図である。本実施形態例では、第４実施形態例と同様に、キャップ層４５とチャネル層１７２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.1Ｇａ0.9Ｎにより、前述と同様の効果が得られる。

（第１８実施形態例）本実施形態例では、第１０実施形態例におけるアンドープＧａＮチャネル層１０２を、アンドープＩｎ0.2Ｇａ0.8Ｎチャネル層（１０ｎｍ）１８２に置き換えた点以外は第１０実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.2Ｇａ0.8Ｎ層１８２の膜厚１０ｎｍは転位発生の臨界膜厚以下である。

図１８は、本実施形態例におけるＨＪＦＥＴの断面図である。本実施形態例では、第１０実施形態例と同様に、キャップ層１０５とチャネル層１８２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.2Ｇａ0.8Ｎにより、前述と同様の効果が得られる。

（第１９実施形態例）本実施形態例では、第１１実施形態例におけるアンドープＧａＮチャネル層１１２を、アンドープＩｎ0.2Ｇａ0.8Ｎチャネル層（１０ｎｍ）１９２に置き換えた点以外は第１１実施形態例と同様である。ＩｎＧａＮとＧａＮとは格子定数が異なるが、Ｉｎ0.2Ｇａ0.8Ｎ層１９２の膜厚１０ｎｍは転位発生の臨界膜厚以下である。

図１９は、本実施形態例におけるＨＪＦＥＴの断面図である。本実施形態例では、第１１実施形態例と同様に、キャップ層１１５とチャネル層１９２との間のコンタクト抵抗が低減され、ソース抵抗及びドレイン抵抗が低減される。また、チャネルに用いたＩｎ0.2Ｇａ0.8Ｎにより、前述と同様の効果が得られる。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のヘテロ接合電界効果トランジスタは、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したヘテロ接合電界効果トランジスタも、本発明の範囲に含まれる。

本発明の第１実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第２実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第３実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第４実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第５実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第６実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間におけるＡｌ組成分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第７実施形態例に係るＡｌ組成分布を示す図である。 本発明の第８実施形態例に係るＡｌ組成分布を示す図である。 本発明の第９実施形態例に係るＡｌ組成分布を示す図である。 本発明の第１０実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間におけるＡｌ組成とＩｎ組成分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第１１実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間におけるＡｌ組成とＩｎ組成分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第１２実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間におけるＡｌ組成とＩｎ組成分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第１３実施形態例に係るＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間におけるＡｌ組成とＩｎ組成分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。 本発明の第１４実施形態例に係るＨＪＦＥＴの概略を示す図である。 本発明の第１５実施形態例に係るＨＪＦＥＴの概略を示す図である。 本発明の第１６実施形態例に係るＨＪＦＥＴの概略を示す図である。 本発明の第１７実施形態例に係るＨＪＦＥＴの概略を示す図である。 本発明の第１８実施形態例に係るＨＪＦＥＴの概略を示す図である。 本発明の第１９実施形態例に係るＨＪＦＥＴの概略を示す図である。 従来のＨＪＦＥＴの概略を示す図であり、（ａ）はＨＪＦＥＴの断面構造、（ｂ）はキャップ層とチャネル層との間における電荷分布、（ｃ）は（ｂ）のグラフに対応する伝導帯エネルギー分布を夫々示す。

符号の説明

８Ｓ：ソース電極
８Ｄ：ドレイン電極
９：ゲート電極
１０、３０、５０、１００、１２０、２００：サファイ
ア基板
１１、３１、５１、１０１、１１１：ＡｌＮ層
１２、１５、２１、２２、２５、３２、３５：ＧａＮ層
１３、２３、２４、３３、３４ｂ：ＡｌＧａＮ層
１４、３４ａ、３４ｃ、１０４ａ、１０４ｃ：Ｓｉ単原
子層
２０、４０、６０、１１０、１３０：ＳｉＣ基板
４１、４２、４５、５２、５５、６１、６２、６５：Ｇ
ａＮ層
４３、４４、５３、５４、６３、６４：ＡｌＧａＮ層
７４、８４、９４：超格子層
１０２、１０４ｂ、１１２、１１４：ＧａＮ層
１０３、１１３、１２３、１２４ａ：ＡｌＧａＮ層
１０５、１１５、１２４ｂ、１２５：ＩｎＧａＮ層
１２１、１２２、１３１、１３２：ＧａＮ層
１３３、２０３：ＡｌＧａＮ層
１３４：ＩｎＡｌＧａＮ層
１３５、１４２、１５２、１６２：ＩｎＧａＮ層
１７２、１８２、１９２：ＩｎＧａＮ層
２０１、２０２、２０５：ＧａＮ層

Claims (1)

1. 基板上に順次に形成された、ＩｎxＧａ1-xＮ（０≦ｘ≦１）から成るチャネル層、ＡｌyＧａ1-yＮ（０＜ｙ≦１）から成る電子供給層、中間層、及び、ＧａＮから成るｎ形キャップ層を有し、前記電子供給層に接してゲート電極が、前記ｎ形キャップ層に接してソース電極及びドレイン電極が夫々形成されたヘテロ接合電界効果トランジスタであって、前記中間層が、１層のｎ形不純物層、又は、少なくとも１層のｎ形不純物層を含む積層膜として形成されることを特徴とするヘテロ接合電界効果トランジスタ。
   
   

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