JP3418665B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信用、民生機器
用素子として用いられる半導体装置、特に、ヘテロ界面
を有し、基板とは材料が異なる半導体薄膜中の電気伝導
を用いる半導体装置の製造方法に関する。 【０００２】 【従来の技術】分子線エピタキシャル（ＭＢＥ）法に代
表される薄膜結晶成長法を用いて、ＧａＡｓ、ＩｎＰ等
の半絶縁基板上に、格子定数が類似し、かつバンドギャ
ップが異なる二種類以上の半導体薄膜からなるヘテロ構
造を形成し、小さいバンドギャップをもつ薄膜を活性層
として伝導電子もしくは正孔を蓄積し、その電気伝導を
用いる半導体電子デバイスは、通信用、民生機器用素子
として広く用いられている。図４は、その一例として、
ＧａＡｓ基板上にＩｎＡｓを成長させて作製したホール
素子を模式的に示したものである。同図において、１１
はＧａＡｓ結晶からなるＧａＡｓ基板、１２はこの基板
の上にＭＢＥ法によって成長した１μｍ厚薄膜のＩｎＡ
ｓ活性層、１３、１４はこのＩｎＡｓ活性層に電流を注
入するために用いるオーム型の電極である。電極１３と
１４の間の抵抗値は磁場の印加によって変化するため、
この抵抗値を測定することによって磁気の検出が可能で
ある。 【０００３】また、他の従来例として、上記の例と同様
にヘテロ構造を形成し、小さいバンドギャップをもつ薄
膜を活性層として伝導電子もしくは正孔を蓄積し、表面
に形成した金属ゲートにより活性層内の電気伝導を制御
するヘテロ接合型電界効果トランジスタは、高速電子デ
バイスとして広く用いられている。図５に、その一例と
して、ＩｎＰ基板上に作製したＧａＩｎＡｓヘテロ接合
型電界効果トランジスタの要部の構造を示したものであ
る。なお、図には、簡単にするため、ソースおよびドレ
イン電極は省略してある。同図において、ＩｎＰ基板１
５の上に、格子整合したアンドープＡｌＩｎＡｓ層１
６、ｎ型ドーピングを行ったｎ型ドープＧａＩｎＡｓ層
１７、アンドープＡｌＩｎＡｓ層１８を順次成長させ、
表面にショットキー型のゲート電極１９を形成したもの
で、ゲート電極１９によりＧａＩｎＡｓ層１７に蓄積し
た電子による電気伝導を制御する。ここで、ＧａＩｎＡ
ｓ層は、基板材料であるＩｎＰに比べて高いキャリア移
動度をもつため、ヘテロ構造を有しない電界効果トラン
ジスタに比較して優れた特性が得られる。また、表面の
障壁層であるＡｌＩｎＡｓ層は、ＧａＩｎＡｓ層に比較
して高いショットキー障壁をもつため、高いゲート耐圧
が得られる。このように、ヘテロ構造における活性層、
障壁層としてどのような材料を用いるかが、トランジス
タの特性を決定する重要な要素となり、一般に、障壁層
としてより大きなバンドギャップをもつ材料を、活性層
としてより小さなバンドギャップをもつ半導体材料を用
いることにより、素子の特性は向上する。 【０００４】 【発明が解決しようとする課題】上記のような素子とし
て使用できる特性を実現するためには、例えばホール素
子の場合、ホール電圧の変化が検出されるに足るだけの
十分な電流が流れるように、ＩｎＡｓ薄膜のシート抵抗
値が低くなくてはならない。一般に、シート抵抗値を低
くするためには、活性層に対するドーピング濃度を高く
すればよい。通常、このような大きな格子不整合がある
場合には、ＩｎＡｓ層の成長初期において膜厚が均一な
ＩｎＡｓ層は得られないが、「アプライド フィジック
ス、第Ａ３５号、第６１頁、１９８４年」に掲載のアー
ル・エイ・エイ・カビアク（R.A.A.Kubiak）ほかの論
文、「ＭＢＥによってヘテロエピタキシャル成長したＩ
ｎＡｓのモフォロジーと電気的特性（The Morphology a
nd Electrical Properties ofHeteroepitaxial InAs by
MBE）」に記載されているように、アンドープであれ
ば、１００ｎｍ厚以上のＩｎＡｓ層においては、成長条
件の最適化により平坦な表面が得られる。しかしなが
ら、この活性層に高濃度の不純物ドーピングを行うと、
結晶性の劣化を引き起こすことが知られている。一例と
して、図６に、（００１）の面方位を有するＧａＡｓ
（００１）基板上にＭＢＥ法を用いて成長した１μｍ厚
のＩｎＡｓ層の模式図を示す。図において、（ａ）はド
ーピングを行わなかった場合、（ｂ）はｎ型不純物であ
るＳｉを１０19ｃｍ-3の濃度でドーピングした場合であ
る。このように、１０18ｃｍ-3以上の高濃度ドーピング
を行った場合には、膜質劣化により平坦表面は得られ
ず、十分な電気伝導度の改善は得られない。従って、現
在作製されている素子においては、一般に、低濃度のド
ーピングを行ったＩｎＡｓ層の厚膜化により、ホール電
圧の変化が検出されるに足るだけの低いシート抵抗値を
実現している。しかしながら、このような厚膜化には、
成長時間の増大、作製コストの増加といった問題が生じ
る欠点がある。 【０００５】また、電界効果トランジスタの例におい
て、材料選択による素子の特性向上といった側面では、
これまでは格子定数がほぼ等しい材料間でのヘテロ構造
が用いられていたため、材料選択の幅が限られ、特性向
上には限界があった。一例として、上記のＩｎＰを基板
としたヘテロ接合型電界効果トランジスタについて考え
た場合、ＩｎＰとほぼ等しい格子定数をもつＩｎ0.53Ｇ
ａ0.47Ａｓ、Ｉｎ0.53Ａｌ0.47Ａｓ、およびそれらの混
晶などが用いられるが、１０18ｃｍ-3以上に高濃度ドー
プされた活性層としてより高い移動度をもつＩｎＡｓや
ＩｎＳｂなどを用いることは、格子整合の条件から不可
能であった。その主な理由は、ホール素子の場合と同様
に、基板に対して大きな格子不整合がある活性層材料に
１０18ｃｍ-3以上の濃度のドーピングを行おうとして
も、膜質劣化により平坦表面が得られず、十分な電気伝
導度を有する半導体薄膜を実現できなかったためであ
る。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、請求項１に記載のように、半導
体基板上に、基板を形成する半導体であるＧａＡｓまた
はＩｎＰとは異なる格子定数を有するＩｎＡｓ、ＩｎＳ
ｂ、またはＩｎＡｓとＩｎＳｂの混晶のうちのいずれか
から成り、かつ１０ １８ ｃｍ −３ 以上の濃度の不純物が
添加された半導体層を少なくとも１層含む半導体装置を
製造する方法であって、上記半導体基板として、（１１
１）Ａの面方位を有する半導体基板を用いる半導体装置
の製造方法とするものである。本発明において、上記
（１１１）Ａの面方位を有する基板を用いることによ
り、上述したように、（００１）面でみられた高濃度ド
ーピングによる結晶性の劣化は生じないため、この活性
層に１０１８ｃｍ−３以上の高濃度不純物ドーピングを
行うことが可能となり、これにより、基板上に形成した
活性層の電気伝導度を大きく改善することができる。従
って、ドーピングを行わない場合には十分な電気伝導度
が得られない１００ｎｍ厚以下の極めて薄い活性層にお
いても、上記のような高濃度ドーピングを活性層に対し
て行うことにより、半導体装置として機能するに足る十
分な電気伝導度が得られる。 【０００７】 【発明の実施の形態】図１は、ＧａＡｓ（１１１）Ａ基
板上にＭＢＥ法を用いて成長した、Ｓｉを１０19ｃｍ-3
の濃度でドーピングを行ったＩｎＡｓ層を表した本発明
の一つの実施の形態を示すものである。図において、１
は（１１１）Ａの面方位を有するＧａＡｓ（１１１）Ａ
基板、２は高濃度ＳｉドープＩｎＡｓ層である。 【０００８】図２に、半絶縁性ＧａＡｓ基板上にＭＢＥ
法を用いて成長した、Ｓｉを１０19ｃｍ-3の濃度でドー
ピングを行ったＩｎＡｓ薄膜におけるシート抵抗値の膜
厚依存性を、（００１）基板と（１１１）Ａ基板に対し
て測定した結果を示す。この結果から、ＧａＡｓ（１１
１）Ａ基板の場合は、同様にドーピングを行って作製し
た（００１）基板上のＩｎＡｓ薄膜に比べ１０倍以上の
電気伝導度の改善が確認された。 【０００９】なお、上記の例においては、基板を構成す
る半導体材料としてＧａＡｓ、活性層を形成する半導体
材料としてＩｎＡｓを用いたが、基板を構成する半導体
材料としてＩｎＰ、活性層を形成する半導体材料として
ＩｎＳｂあるいはＩｎＡｓとＩｎＰの混晶を用いても同
様の効果が得られた。さらに、格子定数が互いに大きく
異なる任意のIII−Ｖ族化合物半導体を用いることも可
能である。 【００１０】また、上記の例においては、基板材料の上
に直接に活性層を形成する構造を用いたが、これら２種
類の半導体材料とは異なる材料を用いた第３の薄膜もし
くは複数の半導体薄膜からなる多層膜を中間層として挿
入することも可能である。 【００１１】また、上記の例においては、活性層が最表
面層を形成している場合について述べたが、素子の基本
的な動作に大きな影響を与えることがない任意の半導体
薄膜、絶縁体薄膜によって活性層表面を保護することも
可能である。 【００１２】前述の実施の形態においては、ホール素子
に用いられるヘテロ構造について説明したが、活性層の
表面側および基板側の両方に形成した該活性層材料より
もバンドギャップが大きな材料からなる層を障壁層と
し、表面側の障壁層上に形成したショットキー型の金属
ゲートにより活性層の導電性を制御する電界効果トラン
ジスタ型の半導体装置に本発明を適用することも可能で
ある。 【００１３】図３に、ＧａＡｓ基板上に作製したＡｌＧ
ａＡｓ／ＩｎＡｓヘテロ構造の一つの実施の形態を示
す。同図において、３は（１１１）Ａの面方位を有する
ＧａＡｓ（１１１）Ａ基板、４は基板側障壁層であるア
ンドープＡｌＧａＡｓ層、５は活性層であるＳｉを１０
18ｃｍ-3の濃度でドープしたＳｉドープＩｎＡｓ層、６
は表面側障壁層であるアンドープＡｌＧａＡｓ層、７は
ショットキー型のゲート電極である。このＩｎＡｓ活性
層は、従来の構造において用いられているＩｎＧａＡｓ
活性層に比べ数倍の電子移動度をもつため、同様の素子
サイズにおいて２倍以上の高速動作が確認された。ま
た、ＡｌＧａＡｓ障壁層のバンドギャップは、従来型の
構造における障壁層であるＡｌＩｎＡｓのバンドギャッ
プより大きく、本例では、１００ｎｍという膜厚におい
ても、従来技術を用いた素子に比べて、ゲート耐圧にし
て２倍の特性向上が確認された。 【００１４】なお、上記の例においては、活性層と格子
定数の異なる障壁層とを直接接合する場合について述べ
たが、これら二つの薄膜間に、これら二つの材料の中間
の大きさのバンドギャップをもった、活性層または障壁
層のいずれかと格子整合した半導体薄膜を挿入すること
も可能である。 【００１５】また、上記の例においては、活性層に直接
ドーピングする場合について述べたが、障壁層にドーピ
ングする変調ドープ構造を用いることも可能である。 【００１６】また、上記の例においては、活性層材料と
してＩｎＡｓを用いることにより移動度の改善を行った
が、ＩｎＳｂ等の他の狭ギャップ半導体を用いることも
可能である。 【００１７】 【発明の効果】本発明によれば、ＧａＡｓまたはＩｎＰ
基板上に、該基板とは大きな格子不整合をもつＩｎＡ
ｓ、ＩｎＳｂ、またはＩｎＡｓとＩｎＳｂの混晶のうち
のいずれかから成り、かつ１０ １８ ｃｍ −３ 以上の濃度
の不純物が添加された半導体層を少なくとも１層含むヘ
テロ構造を有する半導体装置を製造する場合に、上記基
板として（１１１）Ａを面方位とする基板を用いること
によって、従来型のホール素子や電界効果トランジスタ
に比較して活性層における電気伝導特性の向上を実現す
ることができ、薄い活性層膜で特性の優れた半導体装置
を得ることができる。
用素子として用いられる半導体装置、特に、ヘテロ界面
を有し、基板とは材料が異なる半導体薄膜中の電気伝導
を用いる半導体装置の製造方法に関する。 【０００２】 【従来の技術】分子線エピタキシャル（ＭＢＥ）法に代
表される薄膜結晶成長法を用いて、ＧａＡｓ、ＩｎＰ等
の半絶縁基板上に、格子定数が類似し、かつバンドギャ
ップが異なる二種類以上の半導体薄膜からなるヘテロ構
造を形成し、小さいバンドギャップをもつ薄膜を活性層
として伝導電子もしくは正孔を蓄積し、その電気伝導を
用いる半導体電子デバイスは、通信用、民生機器用素子
として広く用いられている。図４は、その一例として、
ＧａＡｓ基板上にＩｎＡｓを成長させて作製したホール
素子を模式的に示したものである。同図において、１１
はＧａＡｓ結晶からなるＧａＡｓ基板、１２はこの基板
の上にＭＢＥ法によって成長した１μｍ厚薄膜のＩｎＡ
ｓ活性層、１３、１４はこのＩｎＡｓ活性層に電流を注
入するために用いるオーム型の電極である。電極１３と
１４の間の抵抗値は磁場の印加によって変化するため、
この抵抗値を測定することによって磁気の検出が可能で
ある。 【０００３】また、他の従来例として、上記の例と同様
にヘテロ構造を形成し、小さいバンドギャップをもつ薄
膜を活性層として伝導電子もしくは正孔を蓄積し、表面
に形成した金属ゲートにより活性層内の電気伝導を制御
するヘテロ接合型電界効果トランジスタは、高速電子デ
バイスとして広く用いられている。図５に、その一例と
して、ＩｎＰ基板上に作製したＧａＩｎＡｓヘテロ接合
型電界効果トランジスタの要部の構造を示したものであ
る。なお、図には、簡単にするため、ソースおよびドレ
イン電極は省略してある。同図において、ＩｎＰ基板１
５の上に、格子整合したアンドープＡｌＩｎＡｓ層１
６、ｎ型ドーピングを行ったｎ型ドープＧａＩｎＡｓ層
１７、アンドープＡｌＩｎＡｓ層１８を順次成長させ、
表面にショットキー型のゲート電極１９を形成したもの
で、ゲート電極１９によりＧａＩｎＡｓ層１７に蓄積し
た電子による電気伝導を制御する。ここで、ＧａＩｎＡ
ｓ層は、基板材料であるＩｎＰに比べて高いキャリア移
動度をもつため、ヘテロ構造を有しない電界効果トラン
ジスタに比較して優れた特性が得られる。また、表面の
障壁層であるＡｌＩｎＡｓ層は、ＧａＩｎＡｓ層に比較
して高いショットキー障壁をもつため、高いゲート耐圧
が得られる。このように、ヘテロ構造における活性層、
障壁層としてどのような材料を用いるかが、トランジス
タの特性を決定する重要な要素となり、一般に、障壁層
としてより大きなバンドギャップをもつ材料を、活性層
としてより小さなバンドギャップをもつ半導体材料を用
いることにより、素子の特性は向上する。 【０００４】 【発明が解決しようとする課題】上記のような素子とし
て使用できる特性を実現するためには、例えばホール素
子の場合、ホール電圧の変化が検出されるに足るだけの
十分な電流が流れるように、ＩｎＡｓ薄膜のシート抵抗
値が低くなくてはならない。一般に、シート抵抗値を低
くするためには、活性層に対するドーピング濃度を高く
すればよい。通常、このような大きな格子不整合がある
場合には、ＩｎＡｓ層の成長初期において膜厚が均一な
ＩｎＡｓ層は得られないが、「アプライド フィジック
ス、第Ａ３５号、第６１頁、１９８４年」に掲載のアー
ル・エイ・エイ・カビアク（R.A.A.Kubiak）ほかの論
文、「ＭＢＥによってヘテロエピタキシャル成長したＩ
ｎＡｓのモフォロジーと電気的特性（The Morphology a
nd Electrical Properties ofHeteroepitaxial InAs by
MBE）」に記載されているように、アンドープであれ
ば、１００ｎｍ厚以上のＩｎＡｓ層においては、成長条
件の最適化により平坦な表面が得られる。しかしなが
ら、この活性層に高濃度の不純物ドーピングを行うと、
結晶性の劣化を引き起こすことが知られている。一例と
して、図６に、（００１）の面方位を有するＧａＡｓ
（００１）基板上にＭＢＥ法を用いて成長した１μｍ厚
のＩｎＡｓ層の模式図を示す。図において、（ａ）はド
ーピングを行わなかった場合、（ｂ）はｎ型不純物であ
るＳｉを１０19ｃｍ-3の濃度でドーピングした場合であ
る。このように、１０18ｃｍ-3以上の高濃度ドーピング
を行った場合には、膜質劣化により平坦表面は得られ
ず、十分な電気伝導度の改善は得られない。従って、現
在作製されている素子においては、一般に、低濃度のド
ーピングを行ったＩｎＡｓ層の厚膜化により、ホール電
圧の変化が検出されるに足るだけの低いシート抵抗値を
実現している。しかしながら、このような厚膜化には、
成長時間の増大、作製コストの増加といった問題が生じ
る欠点がある。 【０００５】また、電界効果トランジスタの例におい
て、材料選択による素子の特性向上といった側面では、
これまでは格子定数がほぼ等しい材料間でのヘテロ構造
が用いられていたため、材料選択の幅が限られ、特性向
上には限界があった。一例として、上記のＩｎＰを基板
としたヘテロ接合型電界効果トランジスタについて考え
た場合、ＩｎＰとほぼ等しい格子定数をもつＩｎ0.53Ｇ
ａ0.47Ａｓ、Ｉｎ0.53Ａｌ0.47Ａｓ、およびそれらの混
晶などが用いられるが、１０18ｃｍ-3以上に高濃度ドー
プされた活性層としてより高い移動度をもつＩｎＡｓや
ＩｎＳｂなどを用いることは、格子整合の条件から不可
能であった。その主な理由は、ホール素子の場合と同様
に、基板に対して大きな格子不整合がある活性層材料に
１０18ｃｍ-3以上の濃度のドーピングを行おうとして
も、膜質劣化により平坦表面が得られず、十分な電気伝
導度を有する半導体薄膜を実現できなかったためであ
る。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、本発明は特許請求の範囲に記載のような構成とする
ものである。すなわち、請求項１に記載のように、半導
体基板上に、基板を形成する半導体であるＧａＡｓまた
はＩｎＰとは異なる格子定数を有するＩｎＡｓ、ＩｎＳ
ｂ、またはＩｎＡｓとＩｎＳｂの混晶のうちのいずれか
から成り、かつ１０ １８ ｃｍ −３ 以上の濃度の不純物が
添加された半導体層を少なくとも１層含む半導体装置を
製造する方法であって、上記半導体基板として、（１１
１）Ａの面方位を有する半導体基板を用いる半導体装置
の製造方法とするものである。本発明において、上記
（１１１）Ａの面方位を有する基板を用いることによ
り、上述したように、（００１）面でみられた高濃度ド
ーピングによる結晶性の劣化は生じないため、この活性
層に１０１８ｃｍ−３以上の高濃度不純物ドーピングを
行うことが可能となり、これにより、基板上に形成した
活性層の電気伝導度を大きく改善することができる。従
って、ドーピングを行わない場合には十分な電気伝導度
が得られない１００ｎｍ厚以下の極めて薄い活性層にお
いても、上記のような高濃度ドーピングを活性層に対し
て行うことにより、半導体装置として機能するに足る十
分な電気伝導度が得られる。 【０００７】 【発明の実施の形態】図１は、ＧａＡｓ（１１１）Ａ基
板上にＭＢＥ法を用いて成長した、Ｓｉを１０19ｃｍ-3
の濃度でドーピングを行ったＩｎＡｓ層を表した本発明
の一つの実施の形態を示すものである。図において、１
は（１１１）Ａの面方位を有するＧａＡｓ（１１１）Ａ
基板、２は高濃度ＳｉドープＩｎＡｓ層である。 【０００８】図２に、半絶縁性ＧａＡｓ基板上にＭＢＥ
法を用いて成長した、Ｓｉを１０19ｃｍ-3の濃度でドー
ピングを行ったＩｎＡｓ薄膜におけるシート抵抗値の膜
厚依存性を、（００１）基板と（１１１）Ａ基板に対し
て測定した結果を示す。この結果から、ＧａＡｓ（１１
１）Ａ基板の場合は、同様にドーピングを行って作製し
た（００１）基板上のＩｎＡｓ薄膜に比べ１０倍以上の
電気伝導度の改善が確認された。 【０００９】なお、上記の例においては、基板を構成す
る半導体材料としてＧａＡｓ、活性層を形成する半導体
材料としてＩｎＡｓを用いたが、基板を構成する半導体
材料としてＩｎＰ、活性層を形成する半導体材料として
ＩｎＳｂあるいはＩｎＡｓとＩｎＰの混晶を用いても同
様の効果が得られた。さらに、格子定数が互いに大きく
異なる任意のIII−Ｖ族化合物半導体を用いることも可
能である。 【００１０】また、上記の例においては、基板材料の上
に直接に活性層を形成する構造を用いたが、これら２種
類の半導体材料とは異なる材料を用いた第３の薄膜もし
くは複数の半導体薄膜からなる多層膜を中間層として挿
入することも可能である。 【００１１】また、上記の例においては、活性層が最表
面層を形成している場合について述べたが、素子の基本
的な動作に大きな影響を与えることがない任意の半導体
薄膜、絶縁体薄膜によって活性層表面を保護することも
可能である。 【００１２】前述の実施の形態においては、ホール素子
に用いられるヘテロ構造について説明したが、活性層の
表面側および基板側の両方に形成した該活性層材料より
もバンドギャップが大きな材料からなる層を障壁層と
し、表面側の障壁層上に形成したショットキー型の金属
ゲートにより活性層の導電性を制御する電界効果トラン
ジスタ型の半導体装置に本発明を適用することも可能で
ある。 【００１３】図３に、ＧａＡｓ基板上に作製したＡｌＧ
ａＡｓ／ＩｎＡｓヘテロ構造の一つの実施の形態を示
す。同図において、３は（１１１）Ａの面方位を有する
ＧａＡｓ（１１１）Ａ基板、４は基板側障壁層であるア
ンドープＡｌＧａＡｓ層、５は活性層であるＳｉを１０
18ｃｍ-3の濃度でドープしたＳｉドープＩｎＡｓ層、６
は表面側障壁層であるアンドープＡｌＧａＡｓ層、７は
ショットキー型のゲート電極である。このＩｎＡｓ活性
層は、従来の構造において用いられているＩｎＧａＡｓ
活性層に比べ数倍の電子移動度をもつため、同様の素子
サイズにおいて２倍以上の高速動作が確認された。ま
た、ＡｌＧａＡｓ障壁層のバンドギャップは、従来型の
構造における障壁層であるＡｌＩｎＡｓのバンドギャッ
プより大きく、本例では、１００ｎｍという膜厚におい
ても、従来技術を用いた素子に比べて、ゲート耐圧にし
て２倍の特性向上が確認された。 【００１４】なお、上記の例においては、活性層と格子
定数の異なる障壁層とを直接接合する場合について述べ
たが、これら二つの薄膜間に、これら二つの材料の中間
の大きさのバンドギャップをもった、活性層または障壁
層のいずれかと格子整合した半導体薄膜を挿入すること
も可能である。 【００１５】また、上記の例においては、活性層に直接
ドーピングする場合について述べたが、障壁層にドーピ
ングする変調ドープ構造を用いることも可能である。 【００１６】また、上記の例においては、活性層材料と
してＩｎＡｓを用いることにより移動度の改善を行った
が、ＩｎＳｂ等の他の狭ギャップ半導体を用いることも
可能である。 【００１７】 【発明の効果】本発明によれば、ＧａＡｓまたはＩｎＰ
基板上に、該基板とは大きな格子不整合をもつＩｎＡ
ｓ、ＩｎＳｂ、またはＩｎＡｓとＩｎＳｂの混晶のうち
のいずれかから成り、かつ１０ １８ ｃｍ −３ 以上の濃度
の不純物が添加された半導体層を少なくとも１層含むヘ
テロ構造を有する半導体装置を製造する場合に、上記基
板として（１１１）Ａを面方位とする基板を用いること
によって、従来型のホール素子や電界効果トランジスタ
に比較して活性層における電気伝導特性の向上を実現す
ることができ、薄い活性層膜で特性の優れた半導体装置
を得ることができる。
【図面の簡単な説明】
【図１】本発明の一つの実施の形態である、ＧａＡｓ
（１１１）Ａ基板上に作製した高濃度ＳｉドープＩｎＡ
ｓ層を示した構造図である。 【図２】半絶縁性ＧａＡｓ基板上に成長した高濃度Ｓｉ
ドープＩｎＡｓ薄膜におけるシート抵抗値を、（００
１）基板と（１１１）Ａ基板に対して測定した結果を示
す図である。 【図３】本発明の一つの実施の形態である、ＧａＡｓ
（１１１）Ａ基板上に作製したＡｌＧａＡｓ／ＩｎＡｓ
ヘテロ構造を示す構造図である。 【図４】従来のＧａＡｓ基板上にＩｎＡｓを成長させて
作製したホール素子型半導体装置を模式的に示した構造
図である。 【図５】従来のＩｎＰ基板上に作製したＧａＩｎＡｓヘ
テロ接合型電界効果トランジスタの要部を示した構造図
である。 【図６】従来のホール素子型半導体装置の、基板として
ＧａＡｓ（００１）面、活性層として１μｍのＩｎＡｓ
を用いた場合の表面に成長するＩｎＡｓ結晶の形状を、
ＩｎＡｓにドーピングを行わない場合と、１０19ｃｍ-3
の濃度のドーピングを行った場合とについて示した模式
図である。 【符号の説明】 １…ＧａＡｓ（１１１）Ａ基板 ２…高濃度ＳｉドープＩｎＡｓ層 ３…ＧａＡｓ（１１１）Ａ基板 ４、６…アンドープＡｌＧａＡｓ層 ５…ＳｉドープＩｎＡｓ層 ７…ゲート電極 １１…ＧａＡｓ基板 １２…ＩｎＡｓ活性層 １３、１４…電極 １５…ＩｎＰ基板 １６、１８…アンドープＡｌＩｎＡｓ層 １７…ｎ型ドープＧａＩｎＡｓ層 １９…ゲート電極 ２０…ＧａＡｓ（００
１）基板 ２１…アンドープＩｎＡｓ層 ２２…高濃度ＳｉドープＩｎＡｓ層
（１１１）Ａ基板上に作製した高濃度ＳｉドープＩｎＡ
ｓ層を示した構造図である。 【図２】半絶縁性ＧａＡｓ基板上に成長した高濃度Ｓｉ
ドープＩｎＡｓ薄膜におけるシート抵抗値を、（００
１）基板と（１１１）Ａ基板に対して測定した結果を示
す図である。 【図３】本発明の一つの実施の形態である、ＧａＡｓ
（１１１）Ａ基板上に作製したＡｌＧａＡｓ／ＩｎＡｓ
ヘテロ構造を示す構造図である。 【図４】従来のＧａＡｓ基板上にＩｎＡｓを成長させて
作製したホール素子型半導体装置を模式的に示した構造
図である。 【図５】従来のＩｎＰ基板上に作製したＧａＩｎＡｓヘ
テロ接合型電界効果トランジスタの要部を示した構造図
である。 【図６】従来のホール素子型半導体装置の、基板として
ＧａＡｓ（００１）面、活性層として１μｍのＩｎＡｓ
を用いた場合の表面に成長するＩｎＡｓ結晶の形状を、
ＩｎＡｓにドーピングを行わない場合と、１０19ｃｍ-3
の濃度のドーピングを行った場合とについて示した模式
図である。 【符号の説明】 １…ＧａＡｓ（１１１）Ａ基板 ２…高濃度ＳｉドープＩｎＡｓ層 ３…ＧａＡｓ（１１１）Ａ基板 ４、６…アンドープＡｌＧａＡｓ層 ５…ＳｉドープＩｎＡｓ層 ７…ゲート電極 １１…ＧａＡｓ基板 １２…ＩｎＡｓ活性層 １３、１４…電極 １５…ＩｎＰ基板 １６、１８…アンドープＡｌＩｎＡｓ層 １７…ｎ型ドープＧａＩｎＡｓ層 １９…ゲート電極 ２０…ＧａＡｓ（００
１）基板 ２１…アンドープＩｎＡｓ層 ２２…高濃度ＳｉドープＩｎＡｓ層
─────────────────────────────────────────────────────
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(56)参考文献 特開 平３−120760（ＪＰ，Ａ)
特開 平８−208397（ＪＰ，Ａ)
特開 平７−14855（ＪＰ，Ａ)
特開 平４−216616（ＪＰ，Ａ)
特開 平５−291137（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/203,21/205
Claims (1)
- (57)【特許請求の範囲】 【請求項１】半導体基板上に、基板を形成する半導体で
あるＧａＡｓまたはＩｎＰとは異なる格子定数を有する
ＩｎＡｓ、ＩｎＳｂ、またはＩｎＡｓとＩｎＳｂの混晶
のうちのいずれかから成り、かつ１０１８ｃｍ−３以上
の濃度の不純物が添加された半導体層を少なくとも１層
含む半導体装置を製造する方法であって、上記半導体基
板として、（１１１）Ａの面方位を有する半導体基板を
用いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08632297A JP3418665B2 (ja) | 1997-04-04 | 1997-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08632297A JP3418665B2 (ja) | 1997-04-04 | 1997-04-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284419A JPH10284419A (ja) | 1998-10-23 |
| JP3418665B2 true JP3418665B2 (ja) | 2003-06-23 |
Family
ID=13883610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08632297A Expired - Fee Related JP3418665B2 (ja) | 1997-04-04 | 1997-04-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3418665B2 (ja) |
-
1997
- 1997-04-04 JP JP08632297A patent/JP3418665B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284419A (ja) | 1998-10-23 |
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