JPH0855979A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH0855979A JPH0855979A JP6192356A JP19235694A JPH0855979A JP H0855979 A JPH0855979 A JP H0855979A JP 6192356 A JP6192356 A JP 6192356A JP 19235694 A JP19235694 A JP 19235694A JP H0855979 A JPH0855979 A JP H0855979A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Abstract
(57)【要約】
【目的】 ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のヘテロ接合
ＦＥＴにおいて、シートキャリア濃度を低下させること
なくＩｎＡｌＡｓ層を介した接触抵抗を低減し、ノンア
ロイで良好なオーミック接触を形成できるＦＥＴを提供
する。 【構成】 半絶縁性ＩｎＰ基板１０上に、ノンドープＩ
ｎＡｌＡｓバッファ層、二次元電子ガスが蓄積されるノ
ンドープＩｎＧａＡｓチャネル層２、ｎ形層を含むＩｎ
ＡｌＡｓ電子供給層３、４、５、ノンドープＩｎＡｌＡ
ｓショットキー層６、ｎ形ＩｎＡｌＡｓの第一のキャッ
プ層７、第二のキャップ層８、ｎ形ＩｎＧａＡｓの第三
のキャップ層９の積層構造とする。第二のキャップ層８
にノンドープＩｎＧａＡｓまたはｎ形Ｉｎ（ＡｌＧａ）
Ａｓを採用すれば、キャップ層界面でのポテンシャルバ
リヤが低下しキャップ層とチャネル層間の接触抵抗率を
１０-7Ωcm2 台にまで低減できる。
ＦＥＴにおいて、シートキャリア濃度を低下させること
なくＩｎＡｌＡｓ層を介した接触抵抗を低減し、ノンア
ロイで良好なオーミック接触を形成できるＦＥＴを提供
する。 【構成】 半絶縁性ＩｎＰ基板１０上に、ノンドープＩ
ｎＡｌＡｓバッファ層、二次元電子ガスが蓄積されるノ
ンドープＩｎＧａＡｓチャネル層２、ｎ形層を含むＩｎ
ＡｌＡｓ電子供給層３、４、５、ノンドープＩｎＡｌＡ
ｓショットキー層６、ｎ形ＩｎＡｌＡｓの第一のキャッ
プ層７、第二のキャップ層８、ｎ形ＩｎＧａＡｓの第三
のキャップ層９の積層構造とする。第二のキャップ層８
にノンドープＩｎＧａＡｓまたはｎ形Ｉｎ（ＡｌＧａ）
Ａｓを採用すれば、キャップ層界面でのポテンシャルバ
リヤが低下しキャップ層とチャネル層間の接触抵抗率を
１０-7Ωcm2 台にまで低減できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はミリ波マイクロ波送受信
システムや高速ディジタル回路に応用されるヘテロ接合
電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと略する）に関す
る。
システムや高速ディジタル回路に応用されるヘテロ接合
電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと略する）に関す
る。
【０００２】
【従来の技術】図９は従来の技術によるヘテロ接合ＦＥ
Ｔの構造図である。このようなヘテロ接合ＦＥＴは、例
えば、赤崎（Ｔ．Ａｋａｚａｋｉ）らによって米国電気
電子技術者学会（ＩＥＥＥ）エレクトロン・デバイス・
レターズ（ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔ
ｔ．）、第ＥＤＬ−１３巻、３２５頁、１９９２年に報
告されている。
Ｔの構造図である。このようなヘテロ接合ＦＥＴは、例
えば、赤崎（Ｔ．Ａｋａｚａｋｉ）らによって米国電気
電子技術者学会（ＩＥＥＥ）エレクトロン・デバイス・
レターズ（ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔ
ｔ．）、第ＥＤＬ−１３巻、３２５頁、１９９２年に報
告されている。
【０００３】図において、１０は半絶縁性（Ｓｅｍｉ−
ｉｎｓｕｌａｔｉｎｇ、以下Ｓ．Ｉ．と略する）ＩｎＰ
基板、９１はバッファ層を構成するノンドープＩｎＡｌ
Ａｓ層、９２はチャネル層を構成するノンドープＩｎＧ
ａＡｓ層、９３はスペーサ層を構成するノンドープＩｎ
ＡｌＡｓ層、９４はＳｉプレーナドープ層、９５は電子
供給層を構成するｎ形ＩｎＡｌＡｓ層、９６はショット
キー層を構成するノンドープＩｎＡｌＡｓ層、９７と９
９はキャップ層であり各々ｎ形ＩｎＡｌＡｓ層、ｎ形Ｉ
ｎＧａＡｓ層によって構成されている。ｎ形ＩｎＧａＡ
ｓキャップ層９９上にはソース電極１１Ｓとドレイン電
極１１Ｄが蒸着により形成されチャネル層９２とのオー
ム性接触をとってある。また、ソース電極１１Ｓとドレ
イン電極１１Ｄに挟まれた領域にはエピタキシャル層の
一部をエッチング除去して露出されたショットキー層９
６表面上にゲート電極１２が蒸着により形成されてい
る。
ｉｎｓｕｌａｔｉｎｇ、以下Ｓ．Ｉ．と略する）ＩｎＰ
基板、９１はバッファ層を構成するノンドープＩｎＡｌ
Ａｓ層、９２はチャネル層を構成するノンドープＩｎＧ
ａＡｓ層、９３はスペーサ層を構成するノンドープＩｎ
ＡｌＡｓ層、９４はＳｉプレーナドープ層、９５は電子
供給層を構成するｎ形ＩｎＡｌＡｓ層、９６はショット
キー層を構成するノンドープＩｎＡｌＡｓ層、９７と９
９はキャップ層であり各々ｎ形ＩｎＡｌＡｓ層、ｎ形Ｉ
ｎＧａＡｓ層によって構成されている。ｎ形ＩｎＧａＡ
ｓキャップ層９９上にはソース電極１１Ｓとドレイン電
極１１Ｄが蒸着により形成されチャネル層９２とのオー
ム性接触をとってある。また、ソース電極１１Ｓとドレ
イン電極１１Ｄに挟まれた領域にはエピタキシャル層の
一部をエッチング除去して露出されたショットキー層９
６表面上にゲート電極１２が蒸着により形成されてい
る。
【０００４】このようなヘテロ接合ＦＥＴのｎ形ＩｎＧ
ａＡｓキャップ層９９とノンドープＩｎＡｌＡｓバッフ
ァ層９１の間における伝導帯プロファイルを図１０に示
す。このようなヘテロ接合ＦＥＴではノンドープＩｎＡ
ｌＡｓショットキー層９６とｎ形ＩｎＧａＡｓキャップ
層９９の間にｎ形ＩｎＡｌＡｓ層９７を有するためキャ
ップ層界面における伝導帯不連続に伴うポテンシャルバ
リヤが放物線状になるため、ノンドープＩｎＡｌＡｓ層
９６に接してｎ−ＩｎＧａＡｓ層９９を形成した場合と
比べて実効的なバリヤ厚さが低減されＩｎＡｌＡｓ層を
介したトンネル電流が流れ易くなりノンアロイでオーミ
ック接触をとることが可能である。
ａＡｓキャップ層９９とノンドープＩｎＡｌＡｓバッフ
ァ層９１の間における伝導帯プロファイルを図１０に示
す。このようなヘテロ接合ＦＥＴではノンドープＩｎＡ
ｌＡｓショットキー層９６とｎ形ＩｎＧａＡｓキャップ
層９９の間にｎ形ＩｎＡｌＡｓ層９７を有するためキャ
ップ層界面における伝導帯不連続に伴うポテンシャルバ
リヤが放物線状になるため、ノンドープＩｎＡｌＡｓ層
９６に接してｎ−ＩｎＧａＡｓ層９９を形成した場合と
比べて実効的なバリヤ厚さが低減されＩｎＡｌＡｓ層を
介したトンネル電流が流れ易くなりノンアロイでオーミ
ック接触をとることが可能である。
【０００５】
【発明が解決しようとする課題】従来技術によるヘテロ
接合ＦＥＴではｎ−ＩｎＧａＡｓ／ｎ−ＩｎＡｌＡｓ二
層構造を有するキャップ層を設けることによってノンア
ロイオーミック接触を形成できた。しかしながら、Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓヘテロ界面における伝導帯不連
続が約０．５ｅＶと大きいため、ＩｎＡｌＡｓ層９７と
ＩｎＧａＡｓ層９９の界面にポテンシャルバリヤが形成
され、キャップ層−チャネル層間の接触抵抗率（ρC ）
を十分には低減できなかった。一般に、低抵抗なキャッ
プ層を有するヘテロ接合ＦＥＴの接触抵抗（ＲC ）はチ
ャネル層のシート抵抗（ｒS ）とρC を用いて次のよう
に表される。
接合ＦＥＴではｎ−ＩｎＧａＡｓ／ｎ−ＩｎＡｌＡｓ二
層構造を有するキャップ層を設けることによってノンア
ロイオーミック接触を形成できた。しかしながら、Ｉｎ
ＡｌＡｓ／ＩｎＧａＡｓヘテロ界面における伝導帯不連
続が約０．５ｅＶと大きいため、ＩｎＡｌＡｓ層９７と
ＩｎＧａＡｓ層９９の界面にポテンシャルバリヤが形成
され、キャップ層−チャネル層間の接触抵抗率（ρC ）
を十分には低減できなかった。一般に、低抵抗なキャッ
プ層を有するヘテロ接合ＦＥＴの接触抵抗（ＲC ）はチ
ャネル層のシート抵抗（ｒS ）とρC を用いて次のよう
に表される。
【０００６】 ＲC ＝（ｒS ρC ）0.5 ｃｏｔｈ（ｄ／ＬT ） （１） ここで、ｄは電極の長さ、ＬT ≡（ρC ／ｒS ）0.5 は
トランスファー長である。通常、ｄがＬT より十分長い
ので、ＲC ≒（ｒS ρC ）0.5 となる。それ故、オーミ
ック電極におけるρC の増加はＲC の増大につながり、
ソース抵抗、ドレイン抵抗が増大して電力利得や雑音指
数の劣化を生じていた。
トランスファー長である。通常、ｄがＬT より十分長い
ので、ＲC ≒（ｒS ρC ）0.5 となる。それ故、オーミ
ック電極におけるρC の増加はＲC の増大につながり、
ソース抵抗、ドレイン抵抗が増大して電力利得や雑音指
数の劣化を生じていた。
【０００７】本発明の目的は、ＩｎＡｌＡｓ／ＩｎＧａ
Ａｓ系のヘテロ接合ＦＥＴにおいてキャップ層界面での
ポテンシャルバリヤを低下させることにより、キャリア
濃度を低下させることなく即ちｒS を劣化することな
く、ρC を低下し素子の寄生抵抗を低減することであ
る。
Ａｓ系のヘテロ接合ＦＥＴにおいてキャップ層界面での
ポテンシャルバリヤを低下させることにより、キャリア
濃度を低下させることなく即ちｒS を劣化することな
く、ρC を低下し素子の寄生抵抗を低減することであ
る。
【０００８】
【課題を解決するための手段】本発明によれば、半絶縁
性ＩｎＰ基板上に、ノンドープＩｎＡｌＡｓバッファ
層、二次元電子ガスが蓄積されるノンドープＩｎＧａＡ
ｓチャネル層、少なくとも一層のｎ形層を含むＩｎＡｌ
Ａｓ電子供給層、ノンドープＩｎＡｌＡｓショットキー
層、キャップ層が順次形成された多層ヘテロ構造と、前
記キャップ層に接触するソース電極およびドレイン電極
と、該ソース電極およびドレイン電極に挟まれて前記ノ
ンドープＩｎＡｌＡｓショットキー層に接触するゲート
電極とを具備するヘテロ接合電界効果トランジスタであ
って、前記キャップ層が少なくとも一層のｎ形層を含む
ＩｎＡｌＡｓからなる第一のキャップ層、ノンドープＩ
ｎＧａＡｓからなる第二のキャップ層、ｎ形ＩｎＧａＡ
ｓからなる第三のキャップ層の積層構造であると共に前
記第二のキャップ層の膜厚を３nm以上１０nm以下とする
ことを特徴とするヘテロ接合電界効果トランジスタが得
られる。
性ＩｎＰ基板上に、ノンドープＩｎＡｌＡｓバッファ
層、二次元電子ガスが蓄積されるノンドープＩｎＧａＡ
ｓチャネル層、少なくとも一層のｎ形層を含むＩｎＡｌ
Ａｓ電子供給層、ノンドープＩｎＡｌＡｓショットキー
層、キャップ層が順次形成された多層ヘテロ構造と、前
記キャップ層に接触するソース電極およびドレイン電極
と、該ソース電極およびドレイン電極に挟まれて前記ノ
ンドープＩｎＡｌＡｓショットキー層に接触するゲート
電極とを具備するヘテロ接合電界効果トランジスタであ
って、前記キャップ層が少なくとも一層のｎ形層を含む
ＩｎＡｌＡｓからなる第一のキャップ層、ノンドープＩ
ｎＧａＡｓからなる第二のキャップ層、ｎ形ＩｎＧａＡ
ｓからなる第三のキャップ層の積層構造であると共に前
記第二のキャップ層の膜厚を３nm以上１０nm以下とする
ことを特徴とするヘテロ接合電界効果トランジスタが得
られる。
【０００９】また、半絶縁性ＩｎＰ基板上に、ノンドー
プＩｎＡｌＡｓバッファ層、二次元電子ガスが蓄積され
るノンドープＩｎＧａＡｓチャネル層、少なくとも一層
のｎ形層を含むＩｎＡｌＡｓ電子供給層、ノンドープＩ
ｎＡｌＡｓショットキー層、キャップ層が順次形成され
た多層ヘテロ構造と、前記キャップ層に接触するソース
電極およびドレイン電極と、該ソース電極およびドレイ
ン電極に挟まれて前記ノンドープＩｎＡｌＡｓショット
キー層に接触するゲート電極とを具備するヘテロ接合電
界効果トランジスタであって、前記キャップ層が少なく
とも一層のｎ形層を含むＩｎＡｌＡｓからなる第一のキ
ャップ層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ（０＜ｙ＜
１）からなる第二のキャップ層、ｎ形ＩｎＧａＡｓから
なる第三のキャップ層の積層構造であることを特徴とす
るヘテロ接合電界効果トランジスタが得られる。
プＩｎＡｌＡｓバッファ層、二次元電子ガスが蓄積され
るノンドープＩｎＧａＡｓチャネル層、少なくとも一層
のｎ形層を含むＩｎＡｌＡｓ電子供給層、ノンドープＩ
ｎＡｌＡｓショットキー層、キャップ層が順次形成され
た多層ヘテロ構造と、前記キャップ層に接触するソース
電極およびドレイン電極と、該ソース電極およびドレイ
ン電極に挟まれて前記ノンドープＩｎＡｌＡｓショット
キー層に接触するゲート電極とを具備するヘテロ接合電
界効果トランジスタであって、前記キャップ層が少なく
とも一層のｎ形層を含むＩｎＡｌＡｓからなる第一のキ
ャップ層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ（０＜ｙ＜
１）からなる第二のキャップ層、ｎ形ＩｎＧａＡｓから
なる第三のキャップ層の積層構造であることを特徴とす
るヘテロ接合電界効果トランジスタが得られる。
【００１０】さらに、半絶縁性ＩｎＰ基板上に、ノンド
ープＩｎＡｌＡｓバッファ層、二次元電子ガスが蓄積さ
れるノンドープＩｎＧａＡｓチャネル層、少なくとも一
層のｎ形層を含むＩｎＡｌＡｓ電子供給層、ノンドープ
ＩｎＡｌＡｓショットキー層、キャップ層が順次形成さ
れた多層ヘテロ構造と、前記キャップ層に接触するソー
ス電極およびドレイン電極と、該ソース電極およびドレ
イン電極に挟まれて前記ノンドープＩｎＡｌＡｓショッ
トキー層に接触するゲート電極とを具備するヘテロ接合
電界効果トランジスタであって、前記キャップ層が少な
くとも一層のｎ形層を含むＩｎＡｌＡｓからなる第一の
キャップ層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y）Ａｓからなる
第二のキャップ層、ｎ形ＩｎＧａＡｓからなる第三のキ
ャップ層の積層構造であると共に前記第二のキャップ層
のＡｌ組成比ｙは前記第一のキャップ層から前記第三の
キャップ層に向かうと共に１から０に徐々に減少する
（連続的に減少してもよいし、段階的に減少してもよ
い）ことを特徴とするヘテロ接合電界効果トランジスタ
が得られる。
ープＩｎＡｌＡｓバッファ層、二次元電子ガスが蓄積さ
れるノンドープＩｎＧａＡｓチャネル層、少なくとも一
層のｎ形層を含むＩｎＡｌＡｓ電子供給層、ノンドープ
ＩｎＡｌＡｓショットキー層、キャップ層が順次形成さ
れた多層ヘテロ構造と、前記キャップ層に接触するソー
ス電極およびドレイン電極と、該ソース電極およびドレ
イン電極に挟まれて前記ノンドープＩｎＡｌＡｓショッ
トキー層に接触するゲート電極とを具備するヘテロ接合
電界効果トランジスタであって、前記キャップ層が少な
くとも一層のｎ形層を含むＩｎＡｌＡｓからなる第一の
キャップ層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y）Ａｓからなる
第二のキャップ層、ｎ形ＩｎＧａＡｓからなる第三のキ
ャップ層の積層構造であると共に前記第二のキャップ層
のＡｌ組成比ｙは前記第一のキャップ層から前記第三の
キャップ層に向かうと共に１から０に徐々に減少する
（連続的に減少してもよいし、段階的に減少してもよ
い）ことを特徴とするヘテロ接合電界効果トランジスタ
が得られる。
【００１１】
【作用】不純物濃度が高くなり近接不純物原子同士が相
互に影響し合うようになると、離散的な不純物準位が帯
状になることが知られている。ｎ形ＩｎＧａＡｓでは不
純物濃度が５×１０17cm3 程度以上からキャリア縮退が
始まり、不純物バンドが形成される。それ故、ｎ形Ｉｎ
ＡｌＡｓ層９７に接してｎ形ＩｎＧａＡｓ層９９が設け
られた従来のヘテロ接合ＦＥＴでは、ｎ形ＩｎＧａＡｓ
層９９のｎ形ＩｎＡｌＡｓ層９７とのヘテロ界面近傍に
電子蓄積層が形成されても、ｎ形ＩｎＧａＡｓ層９９に
おける状態密度の高い不純物バンドによってフェルミレ
ベルがピニングされてバンド湾曲が小さく、ｎ形ＩｎＡ
ｌＡｓ層９７におけるポテンシャルバリヤが十分に降下
しなかった。
互に影響し合うようになると、離散的な不純物準位が帯
状になることが知られている。ｎ形ＩｎＧａＡｓでは不
純物濃度が５×１０17cm3 程度以上からキャリア縮退が
始まり、不純物バンドが形成される。それ故、ｎ形Ｉｎ
ＡｌＡｓ層９７に接してｎ形ＩｎＧａＡｓ層９９が設け
られた従来のヘテロ接合ＦＥＴでは、ｎ形ＩｎＧａＡｓ
層９９のｎ形ＩｎＡｌＡｓ層９７とのヘテロ界面近傍に
電子蓄積層が形成されても、ｎ形ＩｎＧａＡｓ層９９に
おける状態密度の高い不純物バンドによってフェルミレ
ベルがピニングされてバンド湾曲が小さく、ｎ形ＩｎＡ
ｌＡｓ層９７におけるポテンシャルバリヤが十分に降下
しなかった。
【００１２】そこで、本発明ではｎ形ＩｎＡｌＡｓ層９
７（第一のキャップ層）とｎ形ＩｎＧａＡｓ層９９（第
三のキャップ層）との界面にノンドープＩｎＧａＡｓス
ペーサ層（第二のキャップ層）を挿入する。ノンドープ
ＩｎＧａＡｓスペーサ層中には電子蓄積層が形成される
が、この層には不純物バンドが形成されないのでフェル
ミレベルが上昇してバンドが湾曲し、ポテンシャルバリ
ヤの降下が助長され、ＩｎＡｌＡｓ層を介したトンネル
電流が流れ易くなる。ノンドープＩｎＧａＡｓスペーサ
層の膜厚としては電子蓄積層の実効厚程度（３nm〜１０
nm）が必要で、更に望ましくは５nm以上８nm以下であれ
ばよい。
７（第一のキャップ層）とｎ形ＩｎＧａＡｓ層９９（第
三のキャップ層）との界面にノンドープＩｎＧａＡｓス
ペーサ層（第二のキャップ層）を挿入する。ノンドープ
ＩｎＧａＡｓスペーサ層中には電子蓄積層が形成される
が、この層には不純物バンドが形成されないのでフェル
ミレベルが上昇してバンドが湾曲し、ポテンシャルバリ
ヤの降下が助長され、ＩｎＡｌＡｓ層を介したトンネル
電流が流れ易くなる。ノンドープＩｎＧａＡｓスペーサ
層の膜厚としては電子蓄積層の実効厚程度（３nm〜１０
nm）が必要で、更に望ましくは５nm以上８nm以下であれ
ばよい。
【００１３】また、本発明ではｎ形ＩｎＡｌＡｓ層９７
（第一のキャップ層）とｎ形ＩｎＧａＡｓキャップ層９
９（第三のキャップ層）との界面に中間組成のｎ形Ｉｎ
（Ａｌy Ｇａ1-y ）Ａｓ層（０＜ｙ＜１）（第二のキャ
ップ層）を挿入する。Ａｌ組成比ｙとして、更に望まし
くは０．４以上０．６以下であればよい。Ｉｎ（ＡｌＧ
ａ）ＡｓはＩｎＡｌＡｓより電子親和力が小さく、Ｉｎ
ＧａＡｓより電子親和力が小さいので、キャップ層界面
に形成される伝導帯スパイクが小さくなってポテンシャ
ルバリヤが低下し、トンネル電流が流れ易くなる。
（第一のキャップ層）とｎ形ＩｎＧａＡｓキャップ層９
９（第三のキャップ層）との界面に中間組成のｎ形Ｉｎ
（Ａｌy Ｇａ1-y ）Ａｓ層（０＜ｙ＜１）（第二のキャ
ップ層）を挿入する。Ａｌ組成比ｙとして、更に望まし
くは０．４以上０．６以下であればよい。Ｉｎ（ＡｌＧ
ａ）ＡｓはＩｎＡｌＡｓより電子親和力が小さく、Ｉｎ
ＧａＡｓより電子親和力が小さいので、キャップ層界面
に形成される伝導帯スパイクが小さくなってポテンシャ
ルバリヤが低下し、トンネル電流が流れ易くなる。
【００１４】更に、第二のキャップ層をｎ形Ｉｎ（Ａｌ
y Ｇａ1-y ）Ａｓ組成グレーディッド層として、第一の
キャップ層から第三のキャップ層に向かうにしたがって
Ａｌ組成比ｙを１から０に徐々に（連続的または段階
的）に減少させてもよい。この場合には、ＩｎＡｌＡｓ
層とＩｎＧａＡｓ層の間に伝導帯スパイクが存在せず、
ポテンシャルバリヤが更に低下するため、トンネル電流
が更に流れ易くなる。
y Ｇａ1-y ）Ａｓ組成グレーディッド層として、第一の
キャップ層から第三のキャップ層に向かうにしたがって
Ａｌ組成比ｙを１から０に徐々に（連続的または段階
的）に減少させてもよい。この場合には、ＩｎＡｌＡｓ
層とＩｎＧａＡｓ層の間に伝導帯スパイクが存在せず、
ポテンシャルバリヤが更に低下するため、トンネル電流
が更に流れ易くなる。
【００１５】
（第一の実施例）図１は本発明によるヘテロ接合ＦＥＴ
の第一の実施例の構造図である。図において、１０は
Ｓ．Ｉ．ＩｎＰ基板、１はバッファ層を構成するノンド
ープＩｎＡｌＡｓ層、２はチャネル層を構成するノンド
ープＩｎＧａＡｓ層、３はスペーサ層を構成するノンド
ープＩｎＡｌＡｓ層、４はＳｉプレーナドープ層、５は
電子供給層を構成するｎ形ＩｎＡｌＡｓ層、６はショッ
トキー層を構成するノンドープＩｎＡｌＡｓ層、７、
８、９はキャップ層であり、各々ｎ形ＩｎＡｌＡｓ層
（第一のキャップ層）、ノンドープＩｎＧａＡｓ層（第
二のキャップ層）、ｎ形ＩｎＧａＡｓ層（第三のキャッ
プ層）によって構成される。１１Ｓ、１１Ｄ、１２は各
々ソース電極、ドレイン電極、ゲート電極である。本実
施例の特徴はｎ形ＩｎＡｌＡｓキャップ層７とｎ形Ｉｎ
ＧａＡｓキャップ層９の界面にノンドープＩｎＧａＡｓ
層８を挿入したことである。
の第一の実施例の構造図である。図において、１０は
Ｓ．Ｉ．ＩｎＰ基板、１はバッファ層を構成するノンド
ープＩｎＡｌＡｓ層、２はチャネル層を構成するノンド
ープＩｎＧａＡｓ層、３はスペーサ層を構成するノンド
ープＩｎＡｌＡｓ層、４はＳｉプレーナドープ層、５は
電子供給層を構成するｎ形ＩｎＡｌＡｓ層、６はショッ
トキー層を構成するノンドープＩｎＡｌＡｓ層、７、
８、９はキャップ層であり、各々ｎ形ＩｎＡｌＡｓ層
（第一のキャップ層）、ノンドープＩｎＧａＡｓ層（第
二のキャップ層）、ｎ形ＩｎＧａＡｓ層（第三のキャッ
プ層）によって構成される。１１Ｓ、１１Ｄ、１２は各
々ソース電極、ドレイン電極、ゲート電極である。本実
施例の特徴はｎ形ＩｎＡｌＡｓキャップ層７とｎ形Ｉｎ
ＧａＡｓキャップ層９の界面にノンドープＩｎＧａＡｓ
層８を挿入したことである。
【００１６】このようなヘテロ接合ＦＥＴは以下のよう
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、分子線エピタキシャル（Ｍｏｌｅｃｕｌａ
ｒＢｅａｍ Ｅｐｉｔａｘｙ，以下ＭＢＥと略する）成
長法により、 ノンドープＩｎＡｌＡｓ層１ …２００nm、 ノンドープＩｎＧａＡｓ層２ …４０nm、 ノンドープＩｎＡｌＡｓ層３ …３nm、 Ｓｉプレーナドープ層４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層６ …２０nm、 ｎ形ＩｎＡｌＡｓ層７（不純物濃度５×１０18／cm3 ） …２０nm、 ノンドープＩｎＧａＡｓ層８ …５nm、 ｎ形ＩｎＧａＡｓ層９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、分子線エピタキシャル（Ｍｏｌｅｃｕｌａ
ｒＢｅａｍ Ｅｐｉｔａｘｙ，以下ＭＢＥと略する）成
長法により、 ノンドープＩｎＡｌＡｓ層１ …２００nm、 ノンドープＩｎＧａＡｓ層２ …４０nm、 ノンドープＩｎＡｌＡｓ層３ …３nm、 Ｓｉプレーナドープ層４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層６ …２０nm、 ｎ形ＩｎＡｌＡｓ層７（不純物濃度５×１０18／cm3 ） …２０nm、 ノンドープＩｎＧａＡｓ層８ …５nm、 ｎ形ＩｎＧａＡｓ層９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
【００１７】次に、ｎ形ＩｎＧａＡｓ層９上に例えばＡ
ｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することによりソ
ース電極１１Ｓとドレイン電極１１Ｄを形成する。さら
に、ソース電極１１Ｓとドレイン電極１１Ｄによって挟
まれた領域には、例えば、電子ビーム（Ｅｌｅｃｔｒｏ
ｎ Ｂｅａｍ、以下ＥＢと略する）露光法により形成し
たレジストパタンをマスクとしてエピタキシャル層の一
部をエッチング除去することによりノンドープＩｎＡｌ
Ａｓ層６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図１のようなヘテロ接合ＦＥＴが
作製される。
ｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することによりソ
ース電極１１Ｓとドレイン電極１１Ｄを形成する。さら
に、ソース電極１１Ｓとドレイン電極１１Ｄによって挟
まれた領域には、例えば、電子ビーム（Ｅｌｅｃｔｒｏ
ｎ Ｂｅａｍ、以下ＥＢと略する）露光法により形成し
たレジストパタンをマスクとしてエピタキシャル層の一
部をエッチング除去することによりノンドープＩｎＡｌ
Ａｓ層６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図１のようなヘテロ接合ＦＥＴが
作製される。
【００１８】図２は本実施例のｎ形ＩｎＧａＡｓキャッ
プ層９とノンドープＩｎＡｌＡｓバッファ層１の間にお
ける伝導帯プロファイルを示す（実線）。作用の項で述
べたように、ノンドープＩｎＧａＡｓ層８（第二のキャ
ップ層）中には電子蓄積層が形成されるが、この層には
不純物バンドが形成されないのでフェルミレベルが上昇
してバンドが湾曲し、第一のキャップ層７におけるポテ
ンシャルバリヤの降下が助長される。その結果、第二の
キャップ層の無い従来のヘテロ接合ＦＥＴ（点線）と比
べてＩｎＡｌＡｓ層を介したトンネル電流が流れ易くな
る。
プ層９とノンドープＩｎＡｌＡｓバッファ層１の間にお
ける伝導帯プロファイルを示す（実線）。作用の項で述
べたように、ノンドープＩｎＧａＡｓ層８（第二のキャ
ップ層）中には電子蓄積層が形成されるが、この層には
不純物バンドが形成されないのでフェルミレベルが上昇
してバンドが湾曲し、第一のキャップ層７におけるポテ
ンシャルバリヤの降下が助長される。その結果、第二の
キャップ層の無い従来のヘテロ接合ＦＥＴ（点線）と比
べてＩｎＡｌＡｓ層を介したトンネル電流が流れ易くな
る。
【００１９】図３は本実施例において、第一のキャップ
層７の膜厚を変えたときの室温におけるノンアロイ接触
抵抗率（ρC ）の変化を示す（実線）。点線で示したの
は第二のキャップ層の無い従来技術においてｎ形ＩｎＡ
ｌＡｓ層９７の膜厚を変えたときの結果である。第一の
キャップ層の膜厚（ｔn ）の増加と共にρC が低減さ
れ、ｔn が１０nm以上では一定値に飽和する。ρC の最
小値は従来技術では１．４×１０-6Ωcm2 であったの
が、本発明によれば９．０×１０-7Ωcm2 と約３５％低
下している。一方、ノンドープＩｎＧａＡｓチャネル層
におけるシートキャリア濃度は何れの構造でもｔn の変
化に対してほぼ一定に保たれ（〜３．６×１０12／c
m2 ）、シート抵抗（ｒS ）は両構造でほぼ同等にな
る。これらのことから、本実施例ではｒS を増加させる
ことなくノンアロイオーミック接触におけるρC を一層
低減でき、素子の寄生抵抗を低減できる。また、ノンド
ープＩｎＡｌＡｓ層６上にゲート電極を形成するためゲ
ート耐圧も確保できる。
層７の膜厚を変えたときの室温におけるノンアロイ接触
抵抗率（ρC ）の変化を示す（実線）。点線で示したの
は第二のキャップ層の無い従来技術においてｎ形ＩｎＡ
ｌＡｓ層９７の膜厚を変えたときの結果である。第一の
キャップ層の膜厚（ｔn ）の増加と共にρC が低減さ
れ、ｔn が１０nm以上では一定値に飽和する。ρC の最
小値は従来技術では１．４×１０-6Ωcm2 であったの
が、本発明によれば９．０×１０-7Ωcm2 と約３５％低
下している。一方、ノンドープＩｎＧａＡｓチャネル層
におけるシートキャリア濃度は何れの構造でもｔn の変
化に対してほぼ一定に保たれ（〜３．６×１０12／c
m2 ）、シート抵抗（ｒS ）は両構造でほぼ同等にな
る。これらのことから、本実施例ではｒS を増加させる
ことなくノンアロイオーミック接触におけるρC を一層
低減でき、素子の寄生抵抗を低減できる。また、ノンド
ープＩｎＡｌＡｓ層６上にゲート電極を形成するためゲ
ート耐圧も確保できる。
【００２０】（第二の実施例）図４は本発明によるヘテ
ロ接合ＦＥＴの第二の実施例の構造図である。図におい
て、１０はＳ．Ｉ．ＩｎＰ基板、４１はバッファ層を構
成するノンドープＩｎＡｌＡｓ層、４２はチャネル層を
構成するノンドープＩｎＧａＡｓ層、４３はスペーサ層
を構成するノンドープＩｎＡｌＡｓ層、４４はＳｉプレ
ーナドープ層、４５は電子供給層を構成するｎ形ＩｎＡ
ｌＡｓ層、４６はショットキー層を構成するノンドープ
ＩｎＡｌＡｓ層、４７、４８、４９はキャップ層であ
り、各々ｎ形ＩｎＡｌＡｓ層（第一のキャップ層）、ｎ
形Ｉｎ（ＡｌＧａ）Ａｓ層（第二のキャップ層）、ｎ形
ＩｎＧａＡｓ層（第三のキャップ層）によって構成され
る。１１Ｓ、１１Ｄ、１２は各々ソース電極、ドレイン
電極、ゲート電極である。本実施例の特徴はｎ形ＩｎＡ
ｌＡｓキャップ層４７とｎ形ＩｎＧａＡｓキャップ層４
９の界面にｎ形Ｉｎ（ＡｌＧａ）Ａｓ中間組成層４８を
挿入したことである。
ロ接合ＦＥＴの第二の実施例の構造図である。図におい
て、１０はＳ．Ｉ．ＩｎＰ基板、４１はバッファ層を構
成するノンドープＩｎＡｌＡｓ層、４２はチャネル層を
構成するノンドープＩｎＧａＡｓ層、４３はスペーサ層
を構成するノンドープＩｎＡｌＡｓ層、４４はＳｉプレ
ーナドープ層、４５は電子供給層を構成するｎ形ＩｎＡ
ｌＡｓ層、４６はショットキー層を構成するノンドープ
ＩｎＡｌＡｓ層、４７、４８、４９はキャップ層であ
り、各々ｎ形ＩｎＡｌＡｓ層（第一のキャップ層）、ｎ
形Ｉｎ（ＡｌＧａ）Ａｓ層（第二のキャップ層）、ｎ形
ＩｎＧａＡｓ層（第三のキャップ層）によって構成され
る。１１Ｓ、１１Ｄ、１２は各々ソース電極、ドレイン
電極、ゲート電極である。本実施例の特徴はｎ形ＩｎＡ
ｌＡｓキャップ層４７とｎ形ＩｎＧａＡｓキャップ層４
９の界面にｎ形Ｉｎ（ＡｌＧａ）Ａｓ中間組成層４８を
挿入したことである。
【００２１】このようなヘテロ接合ＦＥＴは以下のよう
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、 ノンドープＩｎＡｌＡｓ層４１ …２００nm、 ノンドープＩｎＧａＡｓ層４２ …４０nm、 ノンドープＩｎＡｌＡｓ層４３ …３nm、 Ｓｉプレーナドープ層４４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層４５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層４６ …２０nm、 ｎ形ＩｎＡｌＡｓ層４７（不純物濃度５×１０18／cm3 ） …２０nm、 ｎ形Ｉｎ（Ａｌ0.5 Ｇａ0.5 ）Ａｓ層４８（不純物濃度５×１０18／cm3 ） …５nm、 ｎ形ＩｎＧａＡｓ層４９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、 ノンドープＩｎＡｌＡｓ層４１ …２００nm、 ノンドープＩｎＧａＡｓ層４２ …４０nm、 ノンドープＩｎＡｌＡｓ層４３ …３nm、 Ｓｉプレーナドープ層４４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層４５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層４６ …２０nm、 ｎ形ＩｎＡｌＡｓ層４７（不純物濃度５×１０18／cm3 ） …２０nm、 ｎ形Ｉｎ（Ａｌ0.5 Ｇａ0.5 ）Ａｓ層４８（不純物濃度５×１０18／cm3 ） …５nm、 ｎ形ＩｎＧａＡｓ層４９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
【００２２】次に、ｎ形ＩｎＧａＡｓ層４９上に例えば
ＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することにより
ソース電極１１Ｓとドレイン電極１１Ｄを形成する。さ
らに、ソース電極１１Ｓとドレイン電極１１Ｄによって
挟まれた領域には、例えば、ＥＢ露光法により形成した
レジスタパタンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりノンドープＩｎＡｌＡ
ｓ層４６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図４のようなヘテロ接合ＦＥＴが
作製される。
ＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することにより
ソース電極１１Ｓとドレイン電極１１Ｄを形成する。さ
らに、ソース電極１１Ｓとドレイン電極１１Ｄによって
挟まれた領域には、例えば、ＥＢ露光法により形成した
レジスタパタンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりノンドープＩｎＡｌＡ
ｓ層４６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図４のようなヘテロ接合ＦＥＴが
作製される。
【００２３】図５は本実施例のｎ形ＩｎＧａＡｓキャッ
プ層４９とノンドープＩｎＡｌＡｓバッファ層４１の間
における伝導帯プロファイルを示す（実線）。作用の項
で述べたように、Ｉｎ（ＡｌＧａ）Ａｓ層（第二のキャ
ップ層）はＩｎＡｌＡｓ層（第一のキャップ層）より電
子親和力が大きく、ＩｎＧａＡｓ層（第三のキャップ
層）より電子親和力が小さいので、キャップ層界面に形
成される伝導帯スパイクは第二のキャップ層が無い従来
のヘテロ接合ＦＥＴ（点線）と比べて低下し、トンネル
電流が流れ易くなる。
プ層４９とノンドープＩｎＡｌＡｓバッファ層４１の間
における伝導帯プロファイルを示す（実線）。作用の項
で述べたように、Ｉｎ（ＡｌＧａ）Ａｓ層（第二のキャ
ップ層）はＩｎＡｌＡｓ層（第一のキャップ層）より電
子親和力が大きく、ＩｎＧａＡｓ層（第三のキャップ
層）より電子親和力が小さいので、キャップ層界面に形
成される伝導帯スパイクは第二のキャップ層が無い従来
のヘテロ接合ＦＥＴ（点線）と比べて低下し、トンネル
電流が流れ易くなる。
【００２４】図６は本実施例において、第一のキャップ
層４７の膜厚を変えたときの室温におけるノンアロイ接
触抵抗率（ρC ）の変化を示す（実線）。点線で示した
のは第二のキャップ層の無い従来技術においてｎ形Ｉｎ
ＡｌＡｓ層９７の膜厚を変えたときの結果である。第一
のキャップ層の膜厚ｔn の増加と共にρC が低減され、
ｔn が１０nm以上では一定値に飽和する。ρC の最小値
は従来技術では１．４×１０-6Ωcm2 であったのが、本
発明によれば５．５×１０-7Ωcm2 と約６０％低下して
いる。一方、ノンドープＩｎＧａＡｓチャネル層におけ
るシートキャリア濃度は何れの構造でもｔn の変化に対
してほぼ一定に保たれ（〜３．６×１０12／cm2 ）、シ
ート抵抗（ｒS ）も両構造でほぼ同等になる。これらの
ことから、本実施例ではｒS を増加させることなくノン
アロイオーミック接触におけるρC を一層低減でき、素
子の寄生抵抗を低減できる。また、ノンドープＩｎＡｌ
Ａｓ層４６上にゲート電極を形成するためゲート耐圧も
確保できる。
層４７の膜厚を変えたときの室温におけるノンアロイ接
触抵抗率（ρC ）の変化を示す（実線）。点線で示した
のは第二のキャップ層の無い従来技術においてｎ形Ｉｎ
ＡｌＡｓ層９７の膜厚を変えたときの結果である。第一
のキャップ層の膜厚ｔn の増加と共にρC が低減され、
ｔn が１０nm以上では一定値に飽和する。ρC の最小値
は従来技術では１．４×１０-6Ωcm2 であったのが、本
発明によれば５．５×１０-7Ωcm2 と約６０％低下して
いる。一方、ノンドープＩｎＧａＡｓチャネル層におけ
るシートキャリア濃度は何れの構造でもｔn の変化に対
してほぼ一定に保たれ（〜３．６×１０12／cm2 ）、シ
ート抵抗（ｒS ）も両構造でほぼ同等になる。これらの
ことから、本実施例ではｒS を増加させることなくノン
アロイオーミック接触におけるρC を一層低減でき、素
子の寄生抵抗を低減できる。また、ノンドープＩｎＡｌ
Ａｓ層４６上にゲート電極を形成するためゲート耐圧も
確保できる。
【００２５】（第三の実施例）図７は本発明によるＦＥ
Ｔの第三の実施例の構造図である。図において、１０は
Ｓ．Ｉ．ＩｎＰ基板、７１はバッファ層を構成するノン
ドープＩｎＡｌＡｓ層、７２はチャネル層を構成するノ
ンドープＩｎＧａＡｓ層、７３はスペーサ層を構成する
ノンドープＩｎＡｌＡｓ層、７４はＳｉプレーナドープ
層、７５は電子供給層を構成するｎ形ＩｎＡｌＡｓ層、
７６はショットキー層を構成するノンドープＩｎＡｌＡ
ｓ層、７７、７８、７９はキャップ層であり、各々ｎ形
ＩｎＡｌＡｓ層（第一のキャップ層）、ｎ形Ｉｎ（Ａｌ
Ｇａ）Ａｓ組成グレーディッド層（第二のキャップ
層）、ｎ形ＩｎＧａＡｓ層（第三のキャップ層）によっ
て構成される。１１Ｓ、１１Ｄ、１２は各々ソース電
極、ドレイン電極、ゲート電極である。本実施例の特徴
はｎ形ＩｎＡｌＡｓキャップ層７７とｎ形ＩｎＧａＡｓ
キャップ層７９の界面にｎ形Ｉｎ（ＡｌＧａ）Ａｓ組成
グレーディッド層７８を挿入したことである。
Ｔの第三の実施例の構造図である。図において、１０は
Ｓ．Ｉ．ＩｎＰ基板、７１はバッファ層を構成するノン
ドープＩｎＡｌＡｓ層、７２はチャネル層を構成するノ
ンドープＩｎＧａＡｓ層、７３はスペーサ層を構成する
ノンドープＩｎＡｌＡｓ層、７４はＳｉプレーナドープ
層、７５は電子供給層を構成するｎ形ＩｎＡｌＡｓ層、
７６はショットキー層を構成するノンドープＩｎＡｌＡ
ｓ層、７７、７８、７９はキャップ層であり、各々ｎ形
ＩｎＡｌＡｓ層（第一のキャップ層）、ｎ形Ｉｎ（Ａｌ
Ｇａ）Ａｓ組成グレーディッド層（第二のキャップ
層）、ｎ形ＩｎＧａＡｓ層（第三のキャップ層）によっ
て構成される。１１Ｓ、１１Ｄ、１２は各々ソース電
極、ドレイン電極、ゲート電極である。本実施例の特徴
はｎ形ＩｎＡｌＡｓキャップ層７７とｎ形ＩｎＧａＡｓ
キャップ層７９の界面にｎ形Ｉｎ（ＡｌＧａ）Ａｓ組成
グレーディッド層７８を挿入したことである。
【００２６】このようなヘテロ接合ＦＥＴは以下のよう
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、 ノンドープＩｎＡｌＡｓ層７１ …２００nm、 ノンドープＩｎＧａＡｓ層７２ …４０nm、 ノンドープＩｎＡｌＡｓ層７３ …３nm、 Ｓｉプレーナドープ層７４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層７５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層７６ …２０nm、 ｎ形ＩｎＡｌＡｓ層７７（不純物濃度５×１０18／cm3 ） …２０nm、 ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ層４８（ｙ＝１→０）（不純物濃度５×１０18 ／cm3 ） …５nm、 ｎ形ＩｎＧａＡｓ層７９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
にして作製される。（１００）Ｓ．Ｉ．ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、 ノンドープＩｎＡｌＡｓ層７１ …２００nm、 ノンドープＩｎＧａＡｓ層７２ …４０nm、 ノンドープＩｎＡｌＡｓ層７３ …３nm、 Ｓｉプレーナドープ層７４（シート濃度５×１０12／cm2 ） ｎ形ＩｎＡｌＡｓ層７５（不純物濃度２×１０18／cm3 ） …１５nm、 ノンドープＩｎＡｌＡｓ層７６ …２０nm、 ｎ形ＩｎＡｌＡｓ層７７（不純物濃度５×１０18／cm3 ） …２０nm、 ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ層４８（ｙ＝１→０）（不純物濃度５×１０18 ／cm3 ） …５nm、 ｎ形ＩｎＧａＡｓ層７９（不純物濃度５×１０18／cm3 ） …２０nm、 を順次成長する。
【００２７】次に、ｎ形ＩｎＧａＡｓ層７９上に例えば
ＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することにより
ソース電極１１Ｓとドレイン電極１１Ｄを形成する。さ
らに、ソース電極１１Ｓとドレイン電極１１Ｄによって
挟まれた領域には、例えば、ＥＢ露光法により形成した
レジスタパタンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりノンドープＩｎＡｌＡ
ｓ層７６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図７のようなヘテロ接合ＦＥＴが
作製される。
ＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着することにより
ソース電極１１Ｓとドレイン電極１１Ｄを形成する。さ
らに、ソース電極１１Ｓとドレイン電極１１Ｄによって
挟まれた領域には、例えば、ＥＢ露光法により形成した
レジスタパタンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりノンドープＩｎＡｌＡ
ｓ層７６表面を露出し、例えばＴｉ／Ｐｔ／Ａｕなどの
金属を蒸着することによってゲート電極１２を形成す
る。このようにして、図７のようなヘテロ接合ＦＥＴが
作製される。
【００２８】図８は本実施例のｎ形ＩｎＧａＡｓキャッ
プ層７９とノンドープＩｎＡｌＡｓバッファ層７１の間
における伝導帯プロファイルを示す。作用の項で述べた
ように、Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ層７８（第二のキ
ャップ層）のＡｌ組成比ｙは第一のキャップ層７７から
第三のキャップ層７９に向かって１から０に徐々に減少
されているので、伝導帯スパイクが存在せずポテンシャ
ルバリヤが更に低下するため、トンネル電流が極めて流
れ易くなる。第二の実施例と同様に、シートキャリア濃
度は従来構造とほぼ同等で、シート抵抗（ｒS ）もほぼ
同等になる。これらのことから、本実施例ではｒS を増
加させることなくノンアロイオーミック接触における接
触抵抗率（ρc ）を一層低減でき、素子の寄生抵抗を低
減できる。また、ノンドープＩｎＡｌＡｓ層７６上にゲ
ート電極を形成するためゲート耐圧も確保できる。
プ層７９とノンドープＩｎＡｌＡｓバッファ層７１の間
における伝導帯プロファイルを示す。作用の項で述べた
ように、Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ層７８（第二のキ
ャップ層）のＡｌ組成比ｙは第一のキャップ層７７から
第三のキャップ層７９に向かって１から０に徐々に減少
されているので、伝導帯スパイクが存在せずポテンシャ
ルバリヤが更に低下するため、トンネル電流が極めて流
れ易くなる。第二の実施例と同様に、シートキャリア濃
度は従来構造とほぼ同等で、シート抵抗（ｒS ）もほぼ
同等になる。これらのことから、本実施例ではｒS を増
加させることなくノンアロイオーミック接触における接
触抵抗率（ρc ）を一層低減でき、素子の寄生抵抗を低
減できる。また、ノンドープＩｎＡｌＡｓ層７６上にゲ
ート電極を形成するためゲート耐圧も確保できる。
【００２９】第三の実施例ではｎ形Ｉｎ（Ａｌy Ｇａ
1-y ）Ａｓ層７８の組成ｙを連続的に変化させたが、こ
の層を複数のＩｎ（Ａｌy Ｇａ1-y ）Ａｓ層として、組
成ｙを段階的に変化させても同様の効果がある。
1-y ）Ａｓ層７８の組成ｙを連続的に変化させたが、こ
の層を複数のＩｎ（Ａｌy Ｇａ1-y ）Ａｓ層として、組
成ｙを段階的に変化させても同様の効果がある。
【００３０】以上の実施例では、電流供給層としてＳｉ
プレーナドープ層を採用しているが、これを高不純物濃
度のｎ形ＩｎＡｌＡｓ層で置き換えてもよい。また、以
上の実施例では第一のキャリア層として不純物濃度が一
様のｎ形ＩｎＡｌＡｓ層を用いているが、これを少なく
とも一層のＳｉプレーナドープ層を含むＩｎＡｌＡｓ層
で置き換えてもよい。
プレーナドープ層を採用しているが、これを高不純物濃
度のｎ形ＩｎＡｌＡｓ層で置き換えてもよい。また、以
上の実施例では第一のキャリア層として不純物濃度が一
様のｎ形ＩｎＡｌＡｓ層を用いているが、これを少なく
とも一層のＳｉプレーナドープ層を含むＩｎＡｌＡｓ層
で置き換えてもよい。
【００３１】また、ＩｎＧａＡｓ層の結晶組成はＩｎＰ
基板に格子整合するＩｎ0.53Ｇａ0. 47Ａｓであればよい
が、例えば、ＩｎＧａＡｓチャネル層や第三のキャップ
層としてＩｎ0.53+xＧａ0.47-xＡｓ（−０．５３＜ｘ＜
０．４７）歪層を採用してもよい。同様に、ＩｎＡｌＡ
ｓ層の結晶組成はＩｎＰ基板に格子整合するＩｎ0.52Ａ
ｌ0.48Ａｓであればよいが、これもＩｎ0.52+zＡｌ
0.48-zＡｓ（−０．５２＜ｚ＜０．４８）歪層であって
もよい。
基板に格子整合するＩｎ0.53Ｇａ0. 47Ａｓであればよい
が、例えば、ＩｎＧａＡｓチャネル層や第三のキャップ
層としてＩｎ0.53+xＧａ0.47-xＡｓ（−０．５３＜ｘ＜
０．４７）歪層を採用してもよい。同様に、ＩｎＡｌＡ
ｓ層の結晶組成はＩｎＰ基板に格子整合するＩｎ0.52Ａ
ｌ0.48Ａｓであればよいが、これもＩｎ0.52+zＡｌ
0.48-zＡｓ（−０．５２＜ｚ＜０．４８）歪層であって
もよい。
【００３２】
【発明の効果】以上の詳細な説明から明らかなように、
本発明によれば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のヘテ
ロ接合ＦＥＴにおいてキャップ層をｎ形ＩｎＡｌＡｓ層
からなる第一のキャップ層、第二のキャップ層、ｎ形Ｉ
ｎＡｌＡｓ層からなる第三のキャップ層の三層構造とす
ることにおり、キャップ層界面でのポテンシャルバリヤ
を低下させることができ、シートキャリア濃度を低下さ
せることなく接触抵抗率を減少し、寄生抵抗の低減、利
得および雑音性能の更なる向上が可能になる。
本発明によれば、ＩｎＡｌＡｓ／ＩｎＧａＡｓ系のヘテ
ロ接合ＦＥＴにおいてキャップ層をｎ形ＩｎＡｌＡｓ層
からなる第一のキャップ層、第二のキャップ層、ｎ形Ｉ
ｎＡｌＡｓ層からなる第三のキャップ層の三層構造とす
ることにおり、キャップ層界面でのポテンシャルバリヤ
を低下させることができ、シートキャリア濃度を低下さ
せることなく接触抵抗率を減少し、寄生抵抗の低減、利
得および雑音性能の更なる向上が可能になる。
【図１】本発明によるヘテロ接合ＦＥＴの第一の実施例
の構造図である。
の構造図である。
【図２】本発明によるヘテロ接合ＦＥＴの第一の実施例
におけるポテンシャルバンド図である。
におけるポテンシャルバンド図である。
【図３】本発明によるヘテロ接合ＦＥＴの第一の実施例
における接触抵抗率のｎ形ＩｎＡｌＡｓキャップ層厚依
存性である。
における接触抵抗率のｎ形ＩｎＡｌＡｓキャップ層厚依
存性である。
【図４】本発明によるヘテロ接合ＦＥＴの第二の実施例
の構造図である。
の構造図である。
【図５】本発明によるヘテロ接合ＦＥＴの第二の実施例
におけるポテンシャルバンド図である。
におけるポテンシャルバンド図である。
【図６】本発明によるヘテロ接合ＦＥＴの第二の実施例
における接触抵抗率のｎ形ＩｎＡｌＡｓキャップ層厚依
存性である。
における接触抵抗率のｎ形ＩｎＡｌＡｓキャップ層厚依
存性である。
【図７】本発明によるヘテロ接合ＦＥＴの第三の実施例
の構造図である。
の構造図である。
【図８】本発明によるヘテロ接合ＦＥＴの第三の実施例
におけるポテンシャルバンド図である。
におけるポテンシャルバンド図である。
【図９】従来技術によるヘテロ接合ＦＥＴの構造図であ
る。
る。
【図１０】従来技術によるヘテロ接合ＦＥＴにおけるポ
テンシャルバンド図である。
テンシャルバンド図である。
１、３、６、４１、４３、４６、７１、７３、７６、９
１、９３、９６ ノンドープＩｎＡｌＡｓ層 ２、８、４２、７２、９２ ノンドープＩｎＧａＡｓ層 ４、４４、７４、９４ Ｓｉプレーナドーピング層 ５、７、４５、４７、７５、７７、９５、９７ ｎ形Ｉ
ｎＡｌＡｓ層 ９、４９、７９、９９ ｎ形ＩｎＧａＡｓ層 １０ Ｓ．Ｉ．ＩｎＰ基板 １１Ｓ、１１Ｄ オーム性電極 １２ ショットキー電極 ４８、７８ ｎ形ＩｎＡｌＧａＡｓ層
１、９３、９６ ノンドープＩｎＡｌＡｓ層 ２、８、４２、７２、９２ ノンドープＩｎＧａＡｓ層 ４、４４、７４、９４ Ｓｉプレーナドーピング層 ５、７、４５、４７、７５、７７、９５、９７ ｎ形Ｉ
ｎＡｌＡｓ層 ９、４９、７９、９９ ｎ形ＩｎＧａＡｓ層 １０ Ｓ．Ｉ．ＩｎＰ基板 １１Ｓ、１１Ｄ オーム性電極 １２ ショットキー電極 ４８、７８ ｎ形ＩｎＡｌＧａＡｓ層
Claims (3)
- 【請求項１】半絶縁性ＩｎＰ基板上に、ノンドープＩｎ
ＡｌＡｓバッファ層、二次元電子ガスが蓄積されるノン
ドープＩｎＧａＡｓチャネル層、少なくとも一層のｎ形
層を含むＩｎＡｌＡｓ電子供給層、ノンドープＩｎＡｌ
Ａｓショットキー層、キャップ層が順次形成された多層
ヘテロ構造と、前記キャップ層に接触するソース電極お
よびドレイン電極と、該ソース電極およびドレイン電極
に挟まれて前記ノンドープＩｎＡｌＡｓショットキー層
に接触するゲート電極とを具備するヘテロ接合電界効果
トランジスタであって、前記キャップ層が少なくとも一
層のｎ形層を含むＩｎＡｌＡｓからなる第一のキャップ
層、ノンドープＩｎＧａＡｓからなる第二のキャップ
層、ｎ形ＩｎＧａＡｓからなる第三のキャップ層の積層
構造であると共に前記第二のキャップ層の膜厚を３nm以
上１０nm以下とすることを特徴とするヘテロ接合電界効
果トランジスタ。 - 【請求項２】半絶縁性ＩｎＰ基板上に、ノンドープＩｎ
ＡｌＡｓバッファ層、二次元電子ガスが蓄積されるノン
ドープＩｎＧａＡｓチャネル層、少なくとも一層のｎ形
層を含むＩｎＡｌＡｓ電子供給層、ノンドープＩｎＡｌ
Ａｓショットキー層、キャップ層が順次形成された多層
ヘテロ構造と、前記キャップ層に接触するソース電極お
よびドレイン電極と、該ソース電極およびドレイン電極
に挟まれて前記ノンドープＩｎＡｌＡｓショットキー層
に接触するゲート電極とを具備するヘテロ接合電界効果
トランジスタであって、前記キャップ層が少なくとも一
層のｎ形層を含むＩｎＡｌＡｓからなる第一のキャップ
層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓ（０＜ｙ＜１）か
らなる第二のキャップ層、ｎ形ＩｎＧａＡｓからなる第
三のキャップ層の積層構造であることを特徴とするヘテ
ロ接合電界効果トランジスタ。 - 【請求項３】半絶縁性ＩｎＰ基板上に、ノンドープＩｎ
ＡｌＡｓバッファ層、二次元電子ガスが蓄積されるノン
ドープＩｎＧａＡｓチャネル層、少なくとも一層のｎ形
層を含むＩｎＡｌＡｓ電子供給層、ノンドープＩｎＡｌ
Ａｓショットキー層、キャップ層が順次形成された多層
ヘテロ構造と、前記キャップ層に接触するソース電極お
よびドレイン電極と、該ソース電極およびドレイン電極
に挟まれて前記ノンドープＩｎＡｌＡｓショットキー層
に接触するゲート電極とを具備するヘテロ接合電界効果
トランジスタであって、前記キャップ層が少なくとも一
層のｎ形層を含むＩｎＡｌＡｓからなる第一のキャップ
層、ｎ形Ｉｎ（Ａｌy Ｇａ1-y ）Ａｓからなる第二のキ
ャップ層、ｎ形ＩｎＧａＡｓからなる第三のキャップ層
の積層構造であると共に前記第二のキャップ層のＡｌ組
成比ｙは前記第一のキャップ層から前記第三のキャップ
層に向かうと共に１から０に徐々に減少することを特徴
とするヘテロ接合電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192356A JP2661555B2 (ja) | 1994-08-16 | 1994-08-16 | ヘテロ接合電界効果トランジスタ |
| US08/515,530 US5621228A (en) | 1994-08-16 | 1995-08-15 | Heterojunction field effect transistor with non-alloy ohmic contact electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192356A JP2661555B2 (ja) | 1994-08-16 | 1994-08-16 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855979A true JPH0855979A (ja) | 1996-02-27 |
| JP2661555B2 JP2661555B2 (ja) | 1997-10-08 |
Family
ID=16289923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6192356A Expired - Fee Related JP2661555B2 (ja) | 1994-08-16 | 1994-08-16 | ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5621228A (ja) |
| JP (1) | JP2661555B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851510A2 (en) * | 1996-12-25 | 1998-07-01 | Murata Manufacturing Co., Ltd. | Field effect transistor |
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| US6797994B1 (en) * | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| US7855402B2 (en) | 2006-11-29 | 2010-12-21 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| CN103003314A (zh) * | 2010-08-06 | 2013-03-27 | 电气化学工业株式会社 | 氯丁胶乳、橡胶沥青组合物及其施工方法、薄片以及防水涂膜 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685030B2 (ja) * | 1995-05-26 | 1997-12-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5733827A (en) * | 1995-11-13 | 1998-03-31 | Motorola, Inc. | Method of fabricating semiconductor devices with a passivated surface |
| US5895941A (en) * | 1996-07-01 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with electrode portions under T-shaped gate structure |
| JP3141935B2 (ja) * | 1998-02-02 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| US7745853B2 (en) * | 2008-06-18 | 2010-06-29 | Chang Gung University | Multi-layer structure with a transparent gate |
| KR20110122525A (ko) | 2010-05-04 | 2011-11-10 | 삼성전자주식회사 | Ｌｄｄ 영역을 갖는 고 전자 이동도 트랜지스터(ｈｅｍｔ) 및 그 제조방법 |
| US9812323B2 (en) | 2014-09-08 | 2017-11-07 | Internaitonal Business Machines Corporation | Low external resistance channels in III-V semiconductor devices |
| CN104465750A (zh) * | 2014-12-05 | 2015-03-25 | 中国科学院上海微系统与信息技术研究所 | 一种磷化铟基高电子迁移率晶体管结构及制备方法 |
| US9536962B1 (en) * | 2015-07-20 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain regions for high electron mobility transistors (HEMT) and methods of forming same |
| US9947755B2 (en) | 2015-09-30 | 2018-04-17 | International Business Machines Corporation | III-V MOSFET with self-aligned diffusion barrier |
| RU2649098C1 (ru) * | 2017-03-07 | 2018-03-29 | Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) | Гетероэпитаксиальная структура для полевых транзисторов |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317561A (ja) * | 1986-07-09 | 1988-01-25 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ構造 |
-
1994
- 1994-08-16 JP JP6192356A patent/JP2661555B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-15 US US08/515,530 patent/US5621228A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6317561A (ja) * | 1986-07-09 | 1988-01-25 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ構造 |
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| EP0851510A2 (en) * | 1996-12-25 | 1998-07-01 | Murata Manufacturing Co., Ltd. | Field effect transistor |
| EP0851510A3 (en) * | 1996-12-25 | 1999-02-24 | Murata Manufacturing Co., Ltd. | Field effect transistor |
| US6008509A (en) * | 1996-12-25 | 1999-12-28 | Murata Manufacturing Co., Ltd. | Field effect transistor |
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| US6391696B1 (en) | 1997-09-29 | 2002-05-21 | Nec Corporation | Field effect transistor and method of manufacturing thereof |
| US6797994B1 (en) * | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| US7855402B2 (en) | 2006-11-29 | 2010-12-21 | Fujitsu Limited | Compound semiconductor device and method for fabricating the same |
| CN103003314A (zh) * | 2010-08-06 | 2013-03-27 | 电气化学工业株式会社 | 氯丁胶乳、橡胶沥青组合物及其施工方法、薄片以及防水涂膜 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2661555B2 (ja) | 1997-10-08 |
| US5621228A (en) | 1997-04-15 |
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