JP2015043437A - 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 - Google Patents

半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法 Download PDF

Info

Publication number
JP2015043437A
JP2015043437A JP2014192231A JP2014192231A JP2015043437A JP 2015043437 A JP2015043437 A JP 2015043437A JP 2014192231 A JP2014192231 A JP 2014192231A JP 2014192231 A JP2014192231 A JP 2014192231A JP 2015043437 A JP2015043437 A JP 2015043437A
Authority
JP
Japan
Prior art keywords
epitaxial substrate
semiconductor device
composition
barrier layer
group iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014192231A
Other languages
English (en)
Other versions
JP6170893B2 (ja
Inventor
実人 三好
Makoto Miyoshi
実人 三好
倉岡　義孝
Yoshitaka Kuraoka
義孝 倉岡
角谷　茂明
Shigeaki Sumiya
茂明 角谷
田中　光浩
Mitsuhiro Tanaka
光浩 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Priority to JP2014192231A priority Critical patent/JP6170893B2/ja
Publication of JP2015043437A publication Critical patent/JP2015043437A/ja
Application granted granted Critical
Publication of JP6170893B2 publication Critical patent/JP6170893B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B19/00—Liquid-phase epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】良好な二次元電子ガス特性を有し、歪みによる内部応力が低減されてなるエピタキシャル基板を提供する。【解決手段】チャネル層を、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）で表される第１のIII族窒化物であって、ｘ１＝０、０≰ｙ１≰０．３で定まる範囲内の組成を有するように形成し、障壁層を、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１）で表される第２のIII族窒化物であって、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、第１のIII族窒化物の組成（ＡｌＮモル分率）に応じて定まる５つの直線にて囲まれる範囲内にその組成があるように形成する。【選択図】図３

Description

本発明は、III族窒化物半導体により構成される、多層構造を有するエピタキシャル基板、特に、電子デバイス用の多層構造エピタキシャル基板、およびその作製方法に関する。
窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。特に、ＡｌＧａＮとＧａＮからなる層を積層することにより形成した多層構造体には、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴があることから、係る多層構造体を基板として利用した高電子移動度トランジスタ（ＨＥＭＴ）の開発が活発に行われている（例えば、非特許文献１参照）。
このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
例えば、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、二次元電子ガス濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。
また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。
"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005),4896 "Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), 552 "Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, 673
ＡｌＧａＮ／ＧａＮへテロ構造を有するＨＥＭＴ素子の場合、二次元電子ガス濃度を増やすことを目的としてＡｌＮモル分率の大きなＡｌＧａＮにて障壁層を形成すると、障壁層内部に生じる引張応力が大きくなる。このことは、膜品質の劣化や表面形態の悪化（例えば歪みの増加やクラックの発生など）を招来し、結果として、「期待通りの高い二次元電子ガス濃度が得られない（大きくても２×１０１３／ｃｍ２未満に留まる）」、「ショットキーやオーミックなど各種コンタクト特性が悪化する」、「不要な表面準位が形成されデバイス動特性が悪化する」などの諸問題が生じることとなる。
また、非特許文献３に開示されているＩｎＡｌＮ／ＧａＮヘテロ構造のように、ほぼ自発分極のみにより高い二次元電子ガス濃度が得られる積層構造が注目されている。例えば、係る積層構造に関して、チャネル層をＧａＮにて形成すること、ＧａＮのａ軸に格子整合する組成のＩｎｘＡｌ１−ｘＮ（ｘ〜０．１８）にて障壁層を形成すること、さらにはチャネル層と障壁層の層間に、ＡｌＮからなる薄いスペーサ層を形成することなどが提案されている。しかしながら、ＩｎＮとＡｌＮの成長温度に違いが大きく両者を含む混晶組成でのエピタキシャル成長の制御が難しいことから、それらを具体的に実現する手段や、その他の効果的な構成例が存在することなどについては明示されていない。
本発明は、上記課題に鑑みてなされたものであり、良好な二次元電子ガス特性を有し、歪みによる内部応力が低減されてなるエピタキシャル基板を提供することを目的とする。
上記課題を解決するため、請求項１の発明は、下地基板の上に、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層を、前記チャネル層との間のヘテロ接合界面の平均粗さが３ｎｍ以下となるようにエピタキシャル形成する障壁層形成工程と、を備え、前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択するとともに、前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する、ことを特徴とする。
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
請求項２の発明は、請求項１に記載の半導体素子用エピタキシャル基板の作製方法であって、前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）かつ、６００℃≦Ｔ２≦８５０℃なる範囲内で定める、ことを特徴とする。
請求項３の発明は、請求項１または請求項２に記載の半導体素子用エピタキシャル基板の作製方法であって、前記障壁層形成工程における原料ガス以外の雰囲気ガスを窒素ガスとする、ことを特徴とする。
請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、前記チャネル層形成後、前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成する、ことを特徴とする。
請求項５の発明は、請求項４に記載の半導体素子用エピタキシャル基板の作製方法であって、前記スペーサ層形成工程における前記スペーサ層の形成温度Ｔ３（℃）を前記チャネル層の形成温度Ｔ１（℃）と同一にする、ことを特徴とする。
請求項６の発明は、請求項１ないし請求項５のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、前記障壁層形成工程におけるリアクタ内の圧力を１ｋＰａ以上３０ｋＰａ以下とする、ことを特徴とする。
請求項７の発明は、請求項６に記載の半導体素子用エピタキシャル基板の作製方法であって、前記障壁層形成工程におけるリアクタ内の圧力を１ｋＰａ以上２０ｋＰａ以下とする、ことを特徴とする。
請求項８の発明は、請求項１ないし請求項７のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、前記障壁層形成工程におけるＶ／III比を５０００以上２００００以下とする、ことを特徴とする。
請求項９の発明は、下地基板と、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備える半導体素子用エピタキシャル基板であって、前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、前記チャネル層と前記障壁層の間のヘテロ接合界面の平均粗さが３ｎｍ以下である、ことを特徴とする。
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
請求項１０の発明は、請求項９に記載の半導体素子用エピタキシャル基板であって、前記第２のIII族窒化物の組成がＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、以下の各式で表される直線にて囲まれる範囲内にある、ことを特徴とする。
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
請求項１１の発明は、請求項９または請求項１０に記載の半導体素子用エピタキシャル基板であって、前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層、をさらに備えることを特徴とする。
請求項１２の発明は、請求項９ないし請求項１１のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第１のIII族窒化物の組成がｘ１＝０、０＜ｙ１≦０．１で定まる範囲内にあることを特徴とする。
請求項１３の発明は、請求項９ないし１１のいずれかに記載の半導体素子用エピタキシャル基板であって、前記第１のIII族窒化物の組成がｘ１＝０、０．１＜ｙ１≦０．３で定まる範囲内にあることを特徴とする。
請求項１４の発明は、請求項１１に記載の半導体素子用エピタキシャル基板であって、前記第３のIII族窒化物の組成がｘ３＝０、０≦ｚ３≦０．０５で定まる範囲内にあることを特徴とする。
請求項１５の発明は、請求項１４に記載の半導体素子用エピタキシャル基板であって、前記第３のIII族窒化物がＡｌＮであることを特徴とする。
請求項１６の発明は、請求項９ないし請求項１５のいずれかに記載の半導体素子用エピタキシャル基板であって、前記下地基板がＳｉＣ基板である、ことを特徴とする。
請求項１７の発明は、半導体素子であって、請求項９ないし請求項１６のいずれかに記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる。
請求項１８の発明は、請求項１ないし請求項８のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、前記下地基板としてＳｉＣ基板を用いる、ことを特徴とする。
請求項１ないし請求項１８の発明によれば、歪による内部応力が少なく、かつ、２×１０１３／ｃｍ２以上という従来に比して高い濃度で二次元電子ガスが生成する半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
また、請求項２の発明によれば、障壁層形成温度を障壁層の目標組成に応じて定めることで、係る目標組成の障壁層を確実に形成することができる。
また、請求項４、請求項５、請求項１１、請求項１４、および請求項１５の発明によれば、高い濃度で二次元電子ガスが生成し、かつ高い移動度を有する半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
特に、請求項５の発明によれば、スペーサ層の形成後に障壁層形成温度にまで降温することになるので、スペーサ層を設けない場合に起こる、チャネル層が露出したまま降温を行うことによるチャネル層表面の劣化が、防止できる。
また、請求項１０の発明によれば、歪による内部応力が少なく、かつ、３×１０１３／ｃｍ２以上というより高い濃度で二次元電子ガスが生成する半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
また、請求項１２の発明によれば、高移動度を有し、かつ、オフ時のドレインリーク電流が小さい半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
また、請求項１３の発明によれば、オフ時のドレインリーク電流が小さく、かつ高耐圧の半導体素子を作製可能なエピタキシャル基板、および当該半導体素子が実現される。
第１の実施の形態に係るＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。 二次元電子ガス濃度を測定した結果を、障壁層５におけるＩｎＮモル分率ｘ２に対してプロットした図である。 図２（ａ）の結果に基づき、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に、二次元電子ガス濃度と障壁層５の組成との関係をマッピングした図である。 図２（ｂ）の結果に基づき、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に、二次元電子ガス濃度と障壁層５の組成との関係をマッピングした図である。 図２（ｃ）の結果に基づき、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に、二次元電子ガス濃度と障壁層５の組成との関係をマッピングした図である。 図２（ｄ）の結果に基づき、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に、二次元電子ガス濃度と障壁層５の組成との関係をマッピングした図である。 障壁層形成温度Ｔ２の温度範囲の定め方について説明するための図である。 第２の実施の形態に係るＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。 チャネル層３、スペーサ層４、障壁層５の組成を種々に違えたＨＥＭＴ素子２０の移動度を例示する図である。 スペーサ層４の膜厚とＨＥＭＴ素子２０の移動度との関係について例示する図である。 チャネル層３および障壁層５の組成の異なるＨＥＭＴ素子２０の種々の特性の測定結果を一覧にして示す図である。 障壁層の形成雰囲気の異なるＨＥＭＴ素子についての二次元電子ガス濃度を一覧にして示す図である。 障壁層を形成する際のリアクタ内圧力と、作製されたＨＥＭＴ素子の種々の特性とを一覧にして示す図である。 障壁層を形成する際のＶ／III比と、作製されたＨＥＭＴ素子の種々の特性とを一覧にして示す図である。
＜第１の実施の形態＞
＜ＨＥＭＴ素子の構成＞
図１は、本発明の第１の実施の形態に係るＨＥＭＴ素子１０の構成を概略的に示す断面模式図である。ＨＥＭＴ素子１０は、基板１と、バッファ層２と、チャネル層３と、障壁層５とが積層形成された構成を有する。バッファ層２と、チャネル層３と、障壁層５とはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。以降においては、基板１と、バッファ層２と、チャネル層３と、障壁層５とが積層形成された積層構造体を、エピタキシャル基板１０Ａとも称することとする。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
基板１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶６Ｈ−ＳｉＣ基板を用いるのが好適な一例であるが、サファイア、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
また、バッファ層２は、その上に形成されるチャネル層３と障壁層５との結晶品質を良好なものとするべく、ＡｌＮにて数百ｎｍ程度の厚みに形成される層である。例えば、２００ｎｍの厚みに形成するのが好適な一例である。
チャネル層３は、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物にて、数μｍ程度の厚みに形成される層である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０ＡさらにはＨＥＭＴ素子１０を得ることが困難となる。
一方、障壁層５は、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物にて、数ｎｍ〜数十ｎｍ程度の厚みに形成される層である。
また、ＨＥＭＴ素子１０においては、障壁層５の上にさらに、ソース電極６と、ドレイン電極７と、ゲート電極８とが設けられてなる。ソース電極６とドレイン電極７とは、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有するＴｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極である。ソース電極６およびドレイン電極７は、障壁層５との間にオーミック性接触を有してなる。一方、ゲート電極８は、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有するＰｄ／Ａｕからなる多層金属電極である。ゲート電極８は、障壁層５との間にショットキー性接触を有してなる。なお、ソース電極６およびドレイン電極７に用いる金属は、本発明における半導体エピタキシャル基板に対し良好なオーミック性接触が得られる限り、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属に限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／Ａｕあるいは、Ｔｉ／Ａｌなどを用いることができる。また、ゲート電極８に用いられる金属についても、本発明における半導体エピタキシャル基板に対し良好なショットキー性接触が得られる限り、Ｐｄ／Ａｕに限定されるものでなく、例えばＰｄ／Ｔｉ／ＡｕやＮｉ／Ａｕなども用いることができる。
このような層構成を有するＨＥＭＴ素子１０においては（エピタキシャル基板１０Ａにおいては）、チャネル層３と障壁層５の界面がヘテロ接合界面となるので、自発分極効果とピエゾ分極効果により、当該界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。なお、係る二次元電子ガスを生成させるために、当該界面は、平均粗さが０．１ｎｍ〜３ｎｍの範囲にあり、これを形成するための障壁層５の表面の二乗平均粗さが０．１ｎｍ〜３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、障壁層５の表面の５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。係る場合、ソース電極６およびドレイン電極７と障壁層５との間において、より良好なオーミック特性が得られるとともに、ゲート電極８と障壁層５との間において、より良好なショットキー特性が得られる。加えて、二次元電子ガスの閉じこめ効果がさらに高められ、より高濃度の二次元電子ガスが生成する。
本実施の形態においては、チャネル層３と障壁層５を構成するIII族窒化物の組成が所定の要件を満たすようにすることで、従来よりも高い濃度で二次元電子ガスが存在する二次元電子ガス領域３ｅを備える一方で、歪みによる内部応力が抑制されたＨＥＭＴ素子１０が実現される。具体的には、２×１０１３／ｃｍ２以上という二次元電子ガス濃度が実現される。これについての詳細は次述する。なお、ＨＥＭＴ素子１０における二次元電子ガスの移動度は、概ね３００〜４００ｃｍ２／Ｖｓ程度である。
＜チャネル層と障壁層の組成と二次元電子ガス濃度との関係＞
図２（ａ）〜図２（ｄ）は、チャネル層３の組成を固定し、障壁層５の組成を種々に違えて作製した複数のＨＥＭＴ素子１０について、二次元電子ガス濃度（２ＤＥＧ濃度）を測定した結果を、障壁層５におけるＩｎＮモル分率ｘ２に対してプロットした図である。なお、本明細書においては、二次元電子ガス濃度は、ホール効果法により測定するものとする。各図に対応するチャネル層３の組成は以下の通りである。
図２（ａ）：ＧａＮ（ｘ１＝ｙ１＝０、ｚ＝１）；
図２（ｂ）：Ａｌ０．１Ｇａ０．９Ｎ（ｘ１＝０、ｙ１＝０．１、ｚ１＝０．９）；
図２（ｃ）：Ａｌ０．２Ｇａ０．８Ｎ（ｘ１＝０、ｙ１＝０．２、ｚ１＝０．８）；
図２（ｄ）：Ａｌ０．３Ｇａ０．７Ｎ（ｘ１＝０、ｙ１＝０．３、ｚ１＝０．７）。
図２（ａ）〜図２（ｄ）からは、２×１０１３／ｃｍ２以上という良好な値の二次元電子ガス濃度が得られる組成範囲が存在することが示唆される。そして、各図の関係から、係る組成範囲が、チャネル層３の組成に応じて変わることも示唆される。
図３、図４、図５、および図６は、係る組成範囲を明確にすべく、図２（ａ）〜図２（ｄ）の結果に基づき、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に、二次元電子ガス濃度と障壁層５の組成との関係をマッピングした図である。なお、図示の簡略のため、図３〜図６においては、組成範囲の特定に影響しないデータのマッピングを省略している。各図に対応するチャネル層３の組成は以下の通りである。
図３：ＧａＮ（ｘ１＝ｙ１＝０、ｚ＝１）；
図４：Ａｌ０．１Ｇａ０．９Ｎ（ｘ１＝０、ｙ１＝０．１、ｚ１＝０．９）；
図５：Ａｌ０．２Ｇａ０．８Ｎ（ｘ１＝０、ｙ１＝０．２、ｚ１＝０．８）；
図６：Ａｌ０．３Ｇａ０．７Ｎ（ｘ１＝０、ｙ１＝０．３、ｚ１＝０．７）。
図３〜図６に示したマッピング結果からは、障壁層５が、三元状態図において次に示す各式で表される５つの直線にて囲まれる範囲内の組成を選択すれば、二次元電子ガス領域３ｅにおける二次元電子ガス濃度が２×１０１３／ｃｍ２以上となることが導かれる。
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
式（１）、（２）、（３）は、チャネル層３の組成（具体的にはｘ１＝０としたときのｙ１の値）を変数として含んでいるが、これは、２×１０１３／ｃｍ２以上という高い二次元電子ガス濃度が実現される障壁層５の組成が、チャネル層３の組成に応じて定まることを意味している。なお、ｙ１＜９／３４のときには、式（１）〜（４）で表される直線で閉領域が形成されるので、式（５）で表される直線は、組成範囲の画定には無関係となる。
一方、係る組成範囲をみたすように作製したエピタキシャル基板１０Ａについては、Ｘ線回折測定の結果から、障壁層５の面内方向の歪みが１％以内であることが確認されている。
以上のことは、上述の組成範囲をみたす組成にてチャネル層３と障壁層５とが形成されたＨＥＭＴ素子１０においては、内部応力に伴う歪みが抑制されているとともに、両層の界面に、２×１０１３／ｃｍ２以上という従来よりも高い濃度の二次元電子ガス領域３ｅが形成されることを指し示している。
さらに、図３〜図６に示したマッピング結果からは、障壁層５が、三元状態図において次に示す各式で表される５つの直線にて囲まれる範囲内の組成をとるときに、二次元電子ガス領域３ｅにおける二次元電子ガス濃度が３×１０１３／ｃｍ２以上となることが導かれる。
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
Figure 2015043437
なお、ｙ１＜９／３４のときには、式（６）〜（９）で表される直線で閉領域が形成されるので、式（１０）で表される直線は、組成範囲の画定には無関係となる。
このことは、上述の組成範囲をみたす組成にてチャネル層３と障壁層５とが形成されたＨＥＭＴ素子１０においては、両層の界面に、３×１０１３／ｃｍ２以上という従来よりも高い濃度の二次元電子ガス領域３ｅが形成されることを指し示している。
なお、上述の組成範囲についての議論は、チャネル層３および障壁層５が不純物を含有することを除外するものではない。例えば、チャネル層３と障壁層５は、０．０００５ａｔ％（１×１０１７／ｃｍ３）以上０．０５ａｔ％（１×１０１９／ｃｍ３）以下という濃度範囲で酸素原子を含んでいてもよいし、０．００１０ａｔ％（２×１０１７／ｃｍ３）以上０．０５ａｔ％（１×１０１９／ｃｍ３）以下という濃度範囲で炭素原子を含んでいてもよい。なお、酸素原子および炭素原子の濃度は、上述した範囲におけるそれぞれの下限値よりも小さくてもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。一方、酸素原子および炭素原子の濃度が、上述した範囲におけるそれぞれの上限値よりも大きくなることは、デバイス特性の劣化を招く程度にまでそれぞれの層の結晶性が劣化することになり好ましくない。
＜チャネル層組成とデバイス特性との関係＞
上述のように、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成されるが、チャネル層３を、ｘ１＝０、０．０１≦ｙ１≦０．１なる組成範囲をみたすように形成した場合、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいＨＥＭＴ素子が実現される。一方、チャネル層３を、ｘ１＝０、０．１≦ｙ１≦０．３なる組成範囲をみたすように形成した場合には、オフ時のドレインリーク電流が小さく、かつ高耐圧のＨＥＭＴ素子が実現される。この点については、より高い移動度が実現される第二の実施の形態においてより詳細に説明する。
＜エピタキシャル基板およびＨＥＭＴ素子の作製方法＞
次に、上述のようなチャネル層３および障壁層５が上述のような組成範囲を有するエピタキシャル基板１０Ａを作製し、さらに係るエピタキシャル基板１０Ａを用いてＨＥＭＴ素子１０を作製する方法を説明する。
なお、以下においては、１つの基板１から、多数個のＨＥＭＴ素子１０を同時に作製する場合（多数個取りする場合）を対象に説明する。
エピタキシャル基板１０Ａの作製は、公知のＭＯＣＶＤ炉を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ炉を用いる。
まず、例えば（０００１）面方位の２インチ径の６Ｈ−ＳｉＣ基板などを基板１として用意し、該基板１を、ＭＯＣＶＤ炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を５ｋＰａ〜５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。
サセプタ温度がバッファ層形成温度である９５０℃〜１２５０℃の間の所定温度（例えば１０５０℃）に達すると、Ａｌ原料ガスとＮＨ３ガスをリアクタ内に導入し、バッファ層２としてのＡｌＮ層を形成する。
ＡｌＮ層が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、チャネル層３の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎｘ１Ａｌｙ１Ｇａｚ１Ｎ層（ただし、ｘ１＝０、０≦ｙ１≦０．３）を形成する。ここで、チャネル層形成温度Ｔ１は、９５０℃≦Ｔ１≦１２５０℃なる温度範囲から、チャネル層３のＡｌＮモル分率ｙ１の値に応じて定められる値である。なお、チャネル層３形成時のリアクタ圧力には特に限定はなく、１０ｋＰａから大気圧（１００ｋＰａ）の範囲から適宜選ぶことができる。
Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ層が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。その際、リアクタ内圧力は１ｋＰａ〜３０ｋＰａの間の所定の値（例えば１０ｋＰａ）に保たれるようにする。なお、リアクタ内圧力は１ｋＰａ〜２０ｋＰａの間の所定の値とした場合には、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない（ショットキーコンタクト特性が良好な）ＨＥＭＴ素子１０が実現される。これは、リアクタ圧力を低くすることにより、障壁層５の表面平坦性が高まることに由来する効果である。
続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎｘ２Ａｌｙ２Ｇａｚ２Ｎ層を所定の厚みに形成する。Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ層は、（１）式〜（５）式を満たす組成を有するように形成される。なお、障壁層５の好ましい成長レートの範囲は０．０１〜０．１μｍ／ｈである。
なお、Ｖ／III比を３０００以上７５００以下の範囲の所定の値とした場合、チャネル層３と障壁層５との界面が、平均粗さが０．１ｎｍ〜１ｎｍの範囲にあり、障壁層５の表面の５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ〜１ｎｍの範囲にあるように形成される。
ここで、障壁層形成温度Ｔ２は、６５０℃以上８００℃以下の範囲であって、障壁層５のＩｎＮモル分率ｘ２に応じて定まる、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）なる温度範囲の中から定められる。
図７は、障壁層形成温度Ｔ２が上述のような温度範囲から定められることを説明するための図である。すなわち、図７は、全ての有機金属原料ガスの流量に対するＩｎ原料ガスの流量の比（以下、Ｉｎ流量比）を０．５以上０．８以下の範囲で種々に違えるとともに、障壁層を形成する際のサセプタ温度（障壁層形成温度Ｔ２に相当）を種々に違えた場合の、障壁層５中のＩｎＮモル分率ｘ２を、サセプタ温度に対してプロットした図である。なお、Ｖ／III比は５０００としている。
図７からは、Ｉｎ流量比によらず、データ点が、概ね同一直線上に位置していることがわかる。これは障壁層形成温度Ｔ２とＩｎＮモル分率ｘ２との間に一次関数の関係が実質的に成り立つことを意味している。Ｉｎ流量比に対する依存性がないということから、係る関数関係に従えば、障壁層のＩｎＮモル分率を障壁層形成温度Ｔ２（サセプタ温度）で制御可能であると結論づけられる。すなわち、ねらいの組成通りの組成を有する障壁層５を形成することができる。
具体的には、図７におけるデータ点の配置状態から、
Ｔ２＝８３０−６６７・ｘ２
という式で表される回帰直線が導き出される。従って、原理的には、所望するＩｎＮモル分率ｘ２を定めれば、同式から障壁層形成温度Ｔ２を定めることができる。ＭＯＣＶＤ炉や加熱に用いるヒーター部材の固体間格差によって生じるばらつきを考慮したとしても、同式に対して±３０℃の範囲内で好適な温度を選択するようにすることで、所望するＩｎＮモル分率ｘ２を有する障壁層５を確実に形成することができる。すなわち、８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）なる関係を満たすようにすることにより、障壁層５を、広い組成範囲で、例えば上述の（１）式〜（５）式で定まる組成範囲で、制御性良く形成することができる。
また、本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガス、キャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、水素終端ダングリングボンドを窒素終端とすることができ、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、二次元電子ガス濃度の低下を生じさせるために好ましくない。
障壁層５が形成されれば、エピタキシャル基板１０Ａが作製されたことになる。
エピタキシャル基板１０Ａが得られると、これを用いてＨＥＭＴ素子１０を作製する。なお、以降の各工程は、公知の手法で実現されるものである。
まず、フォトリソグラフィプロセスとＲＩＥ法を用いて個々の素子の境界となる部位を深さ４００ｎｍ程度までエッチング除去する素子分離工程を行う。係る素子分離工程は、１つのエピタキシャル基板１０Ａから多数個のＨＥＭＴ素子１０を得るために必要な工程であって、本発明にとって本質的に必要な工程ではない。
素子分離工程を行った後、エピタキシャル基板１０Ａの上にＳｉＯ２膜を所定の厚み（例えば１０ｎｍ）に形成し、続いてフォトリソグラフィプロセスによりソース電極６およびドレイン電極７の形成予定箇所のＳｉＯ２膜のみをエッチング除去してＳｉＯ２パターン層を形成する。
ＳｉＯ２パターン層を形成した後、真空蒸着法とフォトリソグラフィプロセスとにより、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるソース電極６とドレイン電極７とをそれぞれの形成予定箇所に形成する。次いで、ソース電極６およびドレイン電極７のオーミック性を良好なものにするため、６５０℃〜１０００℃の間の所定温度（例えば８５０℃）の窒素ガス雰囲気中において数十秒間（例えば３０秒間）の熱処理を施す。
係る熱処理の後、フォトリソグラフィプロセスにより、ＳｉＯ２パターン層から、ゲート電極８の形成予定箇所のＳｉＯ２膜を除去したうえで、真空蒸着法とフォトリソグラフィプロセスとにより、該形成予定箇所に、Ｐｄ／Ａｕからなるゲート電極８を形成する。ゲート電極８は、ショットキー性金属パターンとして形成される。
フォトリソグラフィプロセスにより、残ったＳｉＯ２パターン層を除去することにより、ＨＥＭＴ素子１０が得られる。
以上、説明したように、本実施の形態によれば、チャネル層を、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ただしｘ１＋ｙ１＋ｚ１＝１、ｘ１＝０、０≦ｙ１≦０．３）なる組成範囲をみたすように形成するとともに、（１）式〜（５）式で定まる組成範囲をみたすように障壁層の組成を定めてエピタキシャル基板を作製すれば、これを用いることで、内部応力に伴う歪みが抑制されているとともに、２×１０１３／ｃｍ２以上という、従来よりも高い濃度の二次元電子ガス領域が形成されるＨＥＭＴ素子が実現される。特に、（６）式〜（１０）式で定まる組成範囲をみたすように障壁層の組成を定めてエピタキシャル基板を作製した場合には、３×１０１３／ｃｍ２以上という濃度の二次元電子ガス領域が形成されるＨＥＭＴ素子が実現される。また、係る組成範囲をみたす障壁層の形成は、窒素ガス雰囲気下において、圧力およびＶ／III比を好適に定めるとともに、形成温度をＩｎＮのモル分率に対応した所定の範囲内の値とすることで、好適に実現される。
＜第２の実施の形態＞
＜スペーサ層を備えるＨＥＭＴ素子＞
図８は、本発明の第２の実施の形態に係るＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。ＨＥＭＴ素子２０は、第１の実施の形態に係るＨＥＭＴ素子１０のチャネル層３と障壁層５の間に、スペーサ層４が介挿された構成を有する。スペーサ層４以外の構成要素については、第１の実施の形態に係るＨＥＭＴ素子１０と同じであるので、その詳細な説明は省略する。なお、以降においては、基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とが積層形成された積層構造体を、エピタキシャル基板２０Ａとも称することとする。
スペーサ層４は、Ｉｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物にて、０．５ｎｍ〜１．５ｎｍの範囲の厚みで形成される層である。例えば、ｘ３＝０かつ０≦ｚ３≦０．２であるようにスペーサ層４を形成する場合、（１）〜（５）式で定まるどのような障壁層５よりもバンドギャップが大きなスペーサ層４が形成される。好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮ（ｘ３＝０、ｙ３＝１、ｚ３＝０）にて形成される。係る場合、スペーサ層４がＡｌとＮの二元系化合物となるので、Ｇａを含む３元系化合物の場合よりもさらに合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上することとなる。
なお、係る組成範囲についての議論は、スペーサ層４が不純物を含有することを除外するものではない。例えば、チャネル層３が上述したような濃度範囲で酸素原子あるいは窒素原子を含む場合には、スペーサ層４も同様の濃度範囲でこれらを含み得る。
このようにスペーサ層４を備えるＨＥＭＴ素子２０においては、チャネル層３とスペーサ層４の界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。ＨＥＭＴ素子２０のチャネル層３および障壁層５の組成範囲を第１の実施の形態に係るＨＥＭＴ素子１０と同じように定めれば、ＨＥＭＴ素子２０の二次元電子ガス領域３ｅにおいても、対応する組成のＨＥＭＴ素子１０と同程度の２次元電子ガスが生成する。
さらに、係るスペーサ層４を備えるＨＥＭＴ素子２０においては、第１の実施の形態に係るＨＥＭＴ素子１０よりも高い移動度が実現される。図９は、チャネル層３、スペーサ層４、障壁層５の組成を種々に違えたＨＥＭＴ素子２０の移動度を例示する図である。なお、スペーサ層４の厚みはいずれも１ｎｍとしている。ＨＥＭＴ素子２０においては、図９に示す場合も含め、おおよそ１０００〜１４００ｃｍ２／Ｖｓ程度という、ＨＥＭＴ素子１０の３倍以上の高い移動度が実現される。
また、図１０は、スペーサ層４の膜厚とＨＥＭＴ素子２０の移動度との関係について例示する図である。なお、スペーサ層４の膜厚が０の場合とは、スペーサ層を設けていない場合、つまりは第１の実施の形態に相当する。図１０からは、上述したように０．５ｎｍ〜１．５ｎｍの厚みにスペーサ層４を形成した場合に高い移動度が得られることがわかる。０．５ｎｍよりも小さい厚みでスペーサ層４を形成しようとする場合、層の形成が不十分となって２次元電子ガスの閉じ込め効果が十分に得られず、１．５ｎｍよりも大きい厚みでスペーサ層４を形成する場合には、内部応力に伴いスペーサ層４自体の膜質が劣化することによると考えられる。
さらに、図１１は、チャネル層３および障壁層５の組成を種々に違えるとともに、スペーサ層４をＡｌＮにて１ｎｍの厚みに形成したＨＥＭＴ素子２０について、二次元電子ガスの移動度、Ｘ線回折プロファイルにおける（０００２）面および（１０−１２）面のピーク半値幅、チャネル層３の比抵抗、ドレインリーク電流、およびオフ耐圧を測定した結果を一覧にして示す図である。
図１１からわかるように、チャネル層３がＡｌをわずかでも含むようにした場合（ｙ１＞０の場合）、その比抵抗は急激に増大するとともに、オフ時のドレインリーク電流は急激に減少する。例えば、ｙ１＝０の場合（チャネル層３がＧａＮ）に比べて、ｙ１＝０．０１の場合（チャネル層３がＡｌ０．０１Ｇａ０．９９Ｎ）は比抵抗が２オーダー程度大きくなり、ドレインリーク電流は２オーダー程度小さくなる。さらに、ｙ１＝０．１の場合（チャネル層３がＡｌ０．１Ｇａ０．９Ｎ）にはｙ１＝０のときに比べて比抵抗は４オーダー程度大きくなり、ドレインリーク電流は３オーダー程度小さくなる。
その一方で、二次元電子ガスの移動度は、０≦ｙ１≦０．１の範囲ではほとんど変化しない。これは、ＡｌＮモル分率の増加に伴うチャネル層の結晶性劣化が顕著でないこと、および、ＡｌＮモル分率が比較的少ないことにより（混晶材料の場合に生じる）合金散乱に伴う移動度劣化が顕著に起こっていないためであると考えられる。
また、二次元電子ガスの移動度は、ｙ１＞０．１の範囲で減少し始めるが、比抵抗やドレインリーク電流に比して、その変化は緩やかである。一方、ｙ１の値が大きいほど、オフ耐圧は大きくなり、ｙ１＞０．１の範囲ではｙ１＝０のときの２倍以上のオフ耐圧が得られる。これは、チャネル層３のバンドギャップの増大に伴い、絶縁破壊電界が増大したことによるものである。
以上のことから、チャネル層３を、ｘ１＝０、０．０１≦ｙ１≦０．１なる組成範囲をみたすように形成することで、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいＨＥＭＴ素子２０が実現される。一方、チャネル層３を、ｘ１＝０、０．１＜ｙ１≦０．３なる組成範囲をみたすように形成することで、オフ時のドレインリーク電流が小さく、かつ高耐圧のＨＥＭＴ素子２０が実現される。なお、これらのことは、上述したように、スペーサ層４を備えないＨＥＭＴ素子１０においても同様に成り立つ。これは、図１１に示した各特性が、移動度を除いてはスペーサ層４の有無に依存しないことによるものである。
＜スペーサ層を備えるＨＥＭＴ素子の作製＞
上述のような構造を有するＨＥＭＴ素子２０は、スペーサ層４の形成に係るプロセスを除き、第１の実施の形態に係るＨＥＭＴ素子１０と同様の方法で作製される。
具体的には、エピタキシャル基板２０Ａを作製するにあたって、チャネル層３までの形成を行った後、サセプタ温度をスペーサ層形成温度Ｔ３とし（ただし、Ｔ３はＴ１と略同一）、リアクタ内を窒素ガス雰囲気に保ち、リアクタ圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層４としてのＩｎｘ３Ａｌｙ３Ｇａｚ３Ｎ層を所定の厚みに形成する。
そして、このようにしてスペーサ層４が形成された後、上述のエピタキシャル基板１０Ａを作製する場合の手順と同様に、障壁層５を作製する。
なお、上述したように、チャネル層形成温度Ｔ１は９５０℃≦Ｔ１≦１２５０℃の範囲で設定される一方、障壁層形成温度Ｔ２は６５０℃≦Ｔ２≦８００℃の範囲内で障壁層５のＩｎＮモル分率に応じて設定される。また、スペーサ層形成温度Ｔ３（℃）もチャネル層形成温度Ｔ１（℃）と略同一に設定される。従って、障壁層５を形成するにはチャネル層３またはスペーサ層４の形成後、サセプタ温度を下げる必要が生じる。スペーサ層４を設けない第１の実施の形態に係るＨＥＭＴ素子１０の作製過程においては、係る降温時にチャネル層３の表面が露出したままとなるため、雰囲気ガスにより該表面がエッチングされ得る。これに対して、本実施の形態のように、スペーサ層４をチャネル層形成温度Ｔ１と略同一のスペーサ層形成温度Ｔ３にて設ける場合には、スペーサ層４の形成後にサセプタ温度を下げることになるので、スペーサ層４がチャネル層３表面の保護層として作用することになる。このことも、二次元電子ガスの移動度の向上に資するものと考えられる。
以上、説明したように、本実施の形態によれば、第１の実施の形態に係るＨＥＭＴ素子のようにチャネル層と障壁層の組成を定めたＨＥＭＴ素子において、チャネル層と障壁層の間にスペーサ層を設けるようにすることで、第１の実施の形態に係るＨＥＭＴ素子と同様の高い二次元電子ガス濃度を有しつつ、かつ二次元電子ガスの移動度が向上してなるＨＥＭＴ素子が実現される。
（実施例１）
本実施例では、第１の実施の形態に係るＨＥＭＴ素子１０を作製した。具体的には、チャネル層３および障壁層５の組成の組み合わせが異なる複数のエピタキシャル基板１０Ａを作製し、それぞれを用いてＨＥＭＴ素子１０を作製した。
エピタキシャル基板１０Ａの作製にあたっては、まず、基板１として（０００１）面方位の２インチ径６Ｈ−ＳｉＣ基板を複数枚用意した。それぞれの基板１について、ＭＯＣＶＤ炉リアクタ内に設置し、真空ガス置換した後、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって基板を昇温した。
サセプタ温度が１０５０℃に達すると、Ａｌ原料ガスとアンモニアガスをリアクタ内に導入し、バッファ層２として厚さ２００ｎｍのＡｌＮ層を形成した。
続いて、サセプタ温度を、チャネル層３の目標組成に応じて９５０℃≦Ｔ１≦１２５０℃の範囲内で定められる所定のチャネル層形成温度Ｔ１（℃）に保ち、有機金属原料ガスとアンモニアガスとを該目標組成に応じた流量比でリアクタ内に導入し、チャネル層３としてのＩｎｘ１Ａｌｙ１Ｇａｚ１Ｎ層を２μｍの厚みに形成した。なお、チャネル層３の目標組成は、（ｘ１，ｙ１，ｚ１）＝（０，０，１）、（０，０．１，０．９）、（０，０．２，０．８）、（０，０．３，０．７）の４通りとした。それぞれのチャネル層形成温度Ｔ１は、１０８０℃、１１００℃、１１３０℃、１１８０℃とした。
チャネル層３が得られると、サセプタ温度を、障壁層５の目標組成に応じてＴ２＝８３０−６６７・ｘ２なる式で定められる障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素雰囲気を形成した後、リアクタ圧力を１０ｋＰａとした。次いで有機金属原料ガスとアンモニアガスとを該目標組成に応じた流量比でリアクタ内に導入し、障壁層５としてのＩｎｘ２Ａｌｙ２Ｇａｚ２Ｎ層を１５ｎｍの厚みを有するように形成した。なお、有機金属原料のバブリング用ガスおよびキャリアガスには、全て窒素ガスを用いた。また、Ｖ／III比は５０００とした。
障壁層５が形成された後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、リアクタを大気開放して、作製されたエピタキシャル基板１０Ａを取り出した。
次に、このエピタキシャル基板１０Ａを用いてＨＥＭＴ素子１０を作製した。なお、ＨＥＭＴ素子は、ゲート幅が１ｍｍ、ソース−ゲート間隔が０．５μｍ、ゲート−ドレイン間隔が７．５μｍ、ゲート長が１．５μｍとなるように設計した。
まず、フォトリソグラフィプロセスとＲＩＥ法を用いて各素子の境界となる部位を深さ４００ｎｍ程度までエッチング除去した。
次に、エピタキシャル基板１０Ａ上に厚さ１０ｎｍのＳｉＯ２膜を形成し、続いてフォトリソグラフィを用いてソース電極６、ドレイン電極７の形成予定箇所のＳｉＯ２膜をエッチング除去することで、ＳｉＯ２パターン層を得た。
次いで、真空蒸着法とフォトリソグラフィプロセスとを用い、ソース電極６、ドレイン電極７の形成予定箇所にＴｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる金属パターンを形成することで、ソース電極６およびドレイン電極７を形成した。次いで、ソース電極６およびドレイン電極７のオーミック性を良好なものにするために、８５０℃の窒素ガス雰囲気中にて３０秒間の熱処理を施した。
その後、フォトリソグラフィプロセスを用いて、ＳｉＯ２パターン層から、ゲート電極８の形成予定箇所のＳｉＯ２膜を除去し、さらに真空蒸着法とフォトリソグラフィとを用いて、該形成予定箇所に、Ｐｄ／Ａｕ（それぞれの膜厚は３０／１００ｎｍ）からなるショットキー性金属パターンとしてゲート電極８を形成した。
以上のプロセスにより、ＨＥＭＴ素子１０が得られた。
なお、デバイス特性の測定を可能とするため、係るＨＥＭＴ素子１０に対して、ＣＶＤ法とフォトリソグラフィプロセスとを用いて、窒化シリコンのパッシベーション膜を形成したうえで、該パッシベーション膜のソース電極６、ドレイン電極７、およびゲート電極８に対応する位置にコンタクトホールを開け、ワイアボンディングを行った。
このようにして得られた複数のＨＥＭＴ素子１０について、ホール効果法により、二次元電子ガス濃度と移動度とを測定した。
チャネル層３の組成を固定し、測定によって得られた二次元電子ガス濃度を障壁層５の組成（具体的にはＩｎＮモル分率）に対してプロットしたものが図２（ａ）〜図２（ｄ）である。また、図２（ａ）〜図２（ｄ）のデータについて（一部を除き）、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とした三元状態図にプロットしたものが図３〜図６である。なお、二次元電子ガスの移動度は３００〜４００ｃｍ２／Ｖｓの範囲の値となった。
以上の結果から、チャネル層３をＩｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ただしｘ１＋ｙ１＋ｚ１＝１、ｘ１＝０、０≦ｙ１≦０．３）なる組成範囲をみたすように形成し、図３〜図６に示すように、障壁層５を、三元状態図において上述の（１）式〜（５）式で特定される直線で囲まれる組成範囲をみたすように形成することで、２×１０１３／ｃｍ２以上という高い濃度で二次元電子ガスが生成するＨＥＭＴ素子が実現できることが確認された。
一方、エピタキシャル基板１０Ａに対し行ったＸ線回折測定の結果からは、三元状態図で上述の（１）〜（５）式が表す組成範囲に属する障壁層５については、面内方向の歪が１％以内であることも確認された。すなわち、（１）〜（５）式が表す組成範囲に属するように障壁層５を作製すれば、障壁層内の歪みが抑制されており、かつ、二次元電子ガス濃度の高いＨＥＭＴ素子が実現できることが確認された。
さらには、障壁層５を、三元状態図において上述の（６）式〜（１０）式で特定される直線で囲まれる組成範囲をみたすように形成すれば、３×１０１３／ｃｍ２以上というさらに高い濃度の二次元電子ガスが生成するＨＥＭＴ素子が実現できることが確認された。
（比較例１）
本比較例においては、障壁層５を形成する際の雰囲気ガスに意図的に水素を混入させること以外は、実施例１と同様の手順でＨＥＭＴ素子を作製した。図１２は、実施例１にて得られたＨＥＭＴ素子と、水素を混入させた雰囲気で得られた本比較例に係るＨＥＭＴ素子とについて、それぞれの二次元電子ガス濃度を一覧にして示す図である。なお、図１２には、代表例として、チャネル層３の組成と障壁層５の組成の組み合わせが異なる２通りのＨＥＭＴ素子についての結果を示している。また、図１２には、本比較例における水素の混入の手法についても併せて示している。
図１２に示すように、障壁層形成時の雰囲気ガスに水素を混入させたＨＥＭＴ素子については、二次元電子ガス濃度が著しく低下することが確認された。すなわち、障壁層の形成は、水素が存在しない雰囲気、例えば実施例１のように窒素ガス雰囲気にて行うことが有効であることが確認された。
（実施例２）
本実施例では、第二の実施の形態に係るＨＥＭＴ素子２０を作製した。なお、チャネル層３の組成を、実施例１に示した４通りに（ｘ１，ｙ１，ｚ１）＝（０，０．０１，０．９９）、（０，０．０５，０．９５）なる２通りを加えた６通りとし、チャネル層３の形成工程と障壁層５の形成工程の間にスペーサ層４の形成工程を設けた他は、実施例１と同様の手順、同様の作製条件を用いた。
具体的には、チャネル層３の形成後、サセプタ温度を所定のスペーサ層形成温度Ｔ３に保ち、リアクタ圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスをリアクタ内に導入することにより、スペーサ層４としてのＩｎｘ３Ａｌｙ３Ｇａｚ３Ｎ層を形成し、その後、障壁層５を形成するようにした。なお、スペーサ層４の目標組成は、（ｘ３，ｙ３，ｚ３）＝（０，１，０）、（０，０．９、０．１）の２通りとした。それぞれのスペーサ層形成温度Ｔ３は、チャネル層形成温度Ｔ１と同一の温度とした。また、スペーサ層４の厚みは、０．３ｎｍ、０．５ｎｍ、１ｎｍ、１．５ｎｍ、２ｎｍの５水準とした。
得られたＨＥＭＴ素子２０について、実施例１と同様に二次元電子ガスの濃度および移動度を測定するとともに、Ｘ線回折測定、チャネル層比抵抗測定、ドレインリーク電流測定、オフ耐圧測定を行った。オフ状態の測定は、ゲートバイアス電圧として−１０Ｖを印加した状態で行った。また、ドレインリーク電流としては、ソース−ドレイン間電圧が１００Ｖの時の電流値を測定した。
チャネル層３と障壁層５の組成が異なるいくつかのＨＥＭＴ素子２０について、スペーサ層４の組成と移動度とを示したものが図９である。図９においては、スペーサ層４の膜厚はいずれも１ｎｍとした場合の結果を示している。また、スペーサ層４の膜厚と二次元電子ガスの移動度との関係を示したものが、図１０である。図１０においては、スペーサ層４としてＡｌＮ層を形成した場合の結果を示している。これらの結果からは、０．５ｎｍ〜１．５ｎｍの範囲の厚みのスペーサ層４を設けることで、これを設けないＨＥＭＴ素子に比して移動度が３〜４倍程度高いＨＥＭＴ素子が得られることがわかる。なお、二次元電子ガス濃度については、スペーサ層４設けていない実施例１のＨＥＭＴ素子との間に顕著な差異は認められなかった。
さらに、チャネル層３と障壁層５の組成が異なるいくつかのＨＥＭＴ素子２０について、移動度、Ｘ線回折プロファイルにおける（０００２）面と（１０−１２）面のピーク半値幅、チャネル層比抵抗、ドレインリーク電流、オフ耐圧を示したものが図１１である。図１１の結果からは、チャネル層３を、ｘ１＝０、０．０１≦ｙ１≦０．１なる組成範囲をみたすように形成することで、二次元電子ガスの移動度が高く、かつ、オフ時のドレインリーク電流が小さいＨＥＭＴ素子が実現されること、および、チャネル層３を、ｘ１＝０、０．１≦ｙ１≦０．３なる組成範囲をみたすように形成することで、オフ時のドレインリーク電流が小さく、かつ高耐圧のＨＥＭＴ素子が実現されることが確認された。
（実施例３）
本実施例では、障壁層５を形成する際のリアクタ内圧力を違える他は、実施例２と同様の手順でＨＥＭＴ素子を作製した。得られたＨＥＭＴ素子について、二次元電子ガス濃度、移動度を測定したほか、ＡＦＭによる表面二乗平均粗さ測定、コンタクト抵抗測定、ゲートリーク電流測定を行った。図１３は、本実施例にて得られたＨＥＭＴ素子について、リアクタ内圧力と上記各測定の測定結果とを一覧にして示す図である。なお、図１３には、代表例として、チャネル層３の組成と障壁層５の組成の組み合わせが異なる２通りのＨＥＭＴ素子についての結果を示している。
図１３に示す結果から、障壁層５を形成する際のリアクタ内圧力を１ｋＰａ以上３０ｋＰａ以下とすることで、高い濃度および移動度の二次元電子ガスが生成することが確認された。さらに、リアクタ内圧力を１ｋＰａ以上２０ｋＰａ以下とすることで、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない（ショットキーコンタクト特性が良好な）ＨＥＭＴ素子が得られることが確認された。これは、リアクタ圧力を低くすることにより、表面平坦性が向上する（表面二乗平均粗さの値が小さくなる）ことによるものと考えられる。
（実施例４）
本実施例では、障壁層５を形成する際のＶ／III比を違える他は、実施例２と同様の手順でＨＥＭＴ素子を作製した。得られたＨＥＭＴ素子について、二次元電子ガス濃度、移動度を測定したほか、ＡＦＭによる表面二乗平均粗さ測定、コンタクト抵抗測定、ゲートリーク電流測定を行った。図１４は、本実施例にて得られたＨＥＭＴ素子について、リアクタ内圧力と上記各測定の測定結果とを一覧にして示す図である。なお、図１４には、代表例として、チャネル層３の組成と障壁層５の組成の組み合わせが異なる２通りのＨＥＭＴ素子についての結果を示している。
図１４に示す結果から、障壁層５を形成する際のＶ／III比を３０００以上２００００以下とすれば、高い濃度および移動度の二次元電子ガスが生成するとともに、デバイス特性も良好なＨＥＭＴ素子が得られることが確認された。
１ 基板
２ バッファ層
３ チャネル層
３ｅ 二次元電子ガス領域
４ スペーサ層
５ チャネル層
６ ソース電極
７ ドレイン電極
８ ゲート電極
１０、２０ ＨＥＭＴ素子
１０Ａ、２０Ａ エピタキシャル基板

Claims (18)

  1. 下地基板の上に、Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
    前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層を、前記チャネル層との間のヘテロ接合界面の平均粗さが３ｎｍ以下となるようにエピタキシャル形成する障壁層形成工程と、
    を備え、
    前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択するとともに、
    前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
  2. 請求項１に記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、
    前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、
    ８００−６６７・ｘ２（℃）≦Ｔ２≦８６０−６６７・ｘ２（℃）
    かつ、６００℃≦Ｔ２≦８５０℃
    なる範囲内で定める、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  3. 請求項１または請求項２に記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記障壁層形成工程における原料ガス以外の雰囲気ガスを窒素ガスとする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  4. 請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記チャネル層形成後、前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、
    をさらに備え、
    前記スペーサ層の上に前記障壁層を形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  5. 請求項４に記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記スペーサ層形成工程における前記スペーサ層の形成温度Ｔ３（℃）を前記チャネル層の形成温度Ｔ１（℃）と同一にする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  6. 請求項１ないし請求項５のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記障壁層形成工程におけるリアクタ内の圧力を１ｋＰａ以上３０ｋＰａ以下とする、ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  7. 請求項６に記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記障壁層形成工程におけるリアクタ内の圧力を１ｋＰａ以上２０ｋＰａ以下とする、ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  8. 請求項１ないし請求項７のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記障壁層形成工程におけるＶ／III比を５０００以上２００００以下とする、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  9. 下地基板と、
    Ｉｎｘ１Ａｌｙ１Ｇａｚ１Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
    少なくともＩｎとＡｌを含む、Ｉｎｘ２Ａｌｙ２Ｇａｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１）
    なる組成の第２のIII族窒化物からなる障壁層と、
    を備える半導体素子用エピタキシャル基板であって、
    前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、
    前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、
    前記チャネル層と前記障壁層の間のヘテロ接合界面の平均粗さが３ｎｍ以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
  10. 請求項９に記載の半導体素子用エピタキシャル基板であって、
    前記第２のIII族窒化物の組成がＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、以下の各式で表される直線にて囲まれる範囲内にある、
    ことを特徴とする半導体素子用エピタキシャル基板。
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
    Figure 2015043437
  11. 請求項９または請求項１０に記載の半導体素子用エピタキシャル基板であって、
    前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎｘ３Ａｌｙ３Ｇａｚ３Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
  12. 請求項９ないし請求項１１のいずれかに記載の半導体素子用エピタキシャル基板であって、
    前記第１のIII族窒化物の組成がｘ１＝０、０＜ｙ１≦０．１で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  13. 請求項９ないし１１のいずれかに記載の半導体素子用エピタキシャル基板であって、
    前記第１のIII族窒化物の組成がｘ１＝０、０．１＜ｙ１≦０．３で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  14. 請求項１１に記載の半導体素子用エピタキシャル基板であって、
    前記第３のIII族窒化物の組成がｘ３＝０、０≦ｚ３≦０．０５で定まる範囲内にあることを特徴とする半導体素子用エピタキシャル基板。
  15. 請求項１４に記載の半導体素子用エピタキシャル基板であって、
    前記第３のIII族窒化物がＡｌＮであることを特徴とする半導体素子用エピタキシャル基板。
  16. 請求項９ないし請求項１５のいずれかに記載の半導体素子用エピタキシャル基板であって、
    前記下地基板がＳｉＣ基板である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  17. 請求項９ないし請求項１６のいずれかに記載の半導体素子用エピタキシャル基板の前記障壁層の上に、ソース電極、ドレイン電極、およびゲート電極が設けられてなる半導体素子。
  18. 請求項１ないし請求項８のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    前記下地基板としてＳｉＣ基板を用いる、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
JP2014192231A 2008-03-24 2014-09-22 半導体素子用エピタキシャル基板の作製方法 Active JP6170893B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014192231A JP6170893B2 (ja) 2008-03-24 2014-09-22 半導体素子用エピタキシャル基板の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008075580 2008-03-24
JP2008075580 2008-03-24
JP2014192231A JP6170893B2 (ja) 2008-03-24 2014-09-22 半導体素子用エピタキシャル基板の作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010505540A Division JPWO2009119356A1 (ja) 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Publications (2)

Publication Number Publication Date
JP2015043437A true JP2015043437A (ja) 2015-03-05
JP6170893B2 JP6170893B2 (ja) 2017-07-26

Family

ID=41113554

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010505540A Pending JPWO2009119356A1 (ja) 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP2014192231A Active JP6170893B2 (ja) 2008-03-24 2014-09-22 半導体素子用エピタキシャル基板の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010505540A Pending JPWO2009119356A1 (ja) 2008-03-24 2009-03-13 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法

Country Status (5)

Country Link
US (1) US8872226B2 (ja)
EP (2) EP2259295A4 (ja)
JP (2) JPWO2009119356A1 (ja)
CN (1) CN101981677B (ja)
WO (1) WO2009119356A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034201A (ja) * 2015-08-06 2017-02-09 三菱電機株式会社 半導体装置およびその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2259295A4 (en) 2008-03-24 2013-11-27 Ngk Insulators Ltd EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, AND PROCESS FOR PRODUCING EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5758880B2 (ja) * 2010-03-24 2015-08-05 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5583610B2 (ja) * 2010-03-24 2014-09-03 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
JP2011222969A (ja) * 2010-03-26 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP5665171B2 (ja) * 2010-05-14 2015-02-04 住友電気工業株式会社 Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
DE102010016993A1 (de) * 2010-05-18 2011-11-24 United Monolithic Semiconductors Gmbh Halbleiter-Bauelement
JP2012019069A (ja) * 2010-07-08 2012-01-26 Toshiba Corp 電界効果トランジスタおよび電界効果トランジスタの製造方法
JPWO2012014675A1 (ja) * 2010-07-29 2013-09-12 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP5806545B2 (ja) * 2011-08-03 2015-11-10 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
CN103243389B (zh) * 2012-02-08 2016-06-08 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法
US8860091B2 (en) 2012-04-16 2014-10-14 Hrl Laboratories, Llc Group III-N HFET with a graded barrier layer
KR101933230B1 (ko) 2012-08-10 2018-12-27 엔지케이 인슐레이터 엘티디 반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP5999443B2 (ja) 2013-06-07 2016-09-28 豊田合成株式会社 ＩＩＩ 族窒化物半導体結晶の製造方法およびＧａＮ基板の製造方法
US9412830B2 (en) * 2014-04-17 2016-08-09 Fujitsu Limited Semiconductor device and method of manufacturing semiconductor device
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
JP6870304B2 (ja) * 2016-12-05 2021-05-12 住友電気工業株式会社 半導体装置の製造方法
WO2024026279A1 (en) * 2022-07-25 2024-02-01 Transphorm Technology, Inc. High voltage iii-n devices and structures with reduced current degradation

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058980A (ja) * 1998-08-13 2000-02-25 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体発光素子
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001326232A (ja) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
WO2003015174A2 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
JP2005509274A (ja) * 2001-05-11 2005-04-07 クリー　インコーポレイテッド バリア／スペーサ層を有するｉｉｉ族窒化物系の高電子移動度トランジスタ（ｈｅｍｔ）
JP2005353817A (ja) * 2004-06-10 2005-12-22 Toyoda Gosei Co Ltd 電界効果トランジスタ及びその製造方法
WO2006030014A1 (en) * 2004-09-13 2006-03-23 Picogiga International Hemt piezoelectric structures with zero alloy disorder
JP2006303259A (ja) * 2005-04-22 2006-11-02 Ishikawajima Harima Heavy Ind Co Ltd 窒化物半導体発光素子と窒化物半導体の成長方法
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398044B2 (ja) * 1998-04-14 2003-04-21 古河電気工業株式会社 電界効果トランジスタ
JP3708810B2 (ja) 2000-09-01 2005-10-19 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
WO2003050849A2 (en) 2001-12-06 2003-06-19 Hrl Laboratories, Llc High power-low noise microwave gan heterojunction field effet transistor
JP2003178976A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3977659B2 (ja) 2002-02-21 2007-09-19 沖電気工業株式会社 ヘテロ接合電界効果トランジスタ
US7612390B2 (en) 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7170111B2 (en) 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP2005268493A (ja) 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP4748945B2 (ja) 2004-03-26 2011-08-17 日本碍子株式会社 トランジスタ素子の作製方法
EP1801865A4 (en) 2004-08-27 2009-11-04 Nat Inst Inf & Comm Tech GALLIUM-NITRIDE FIELD EFFECT TRANSISTOR AND METHOD FOR PRODUCING THE SAME
JP4832768B2 (ja) * 2005-02-09 2011-12-07 日本電信電話株式会社 半導体装置
JP2006286698A (ja) 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 電子デバイス及び電力変換装置
JP2007142003A (ja) 2005-11-16 2007-06-07 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製方法、エピタキシャル基板における反り低減方法、エピタキシャル基板、および半導体素子
JP5041701B2 (ja) 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
US8853666B2 (en) 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
US20080067549A1 (en) * 2006-06-26 2008-03-20 Armin Dadgar Semiconductor component
JP2008034658A (ja) 2006-07-28 2008-02-14 Rohm Co Ltd 窒化物半導体素子
JP2008258299A (ja) * 2007-04-03 2008-10-23 Sumitomo Chemical Co Ltd 電界効果トランジスタ
EP2259295A4 (en) 2008-03-24 2013-11-27 Ngk Insulators Ltd EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, AND PROCESS FOR PRODUCING EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT
JP5702058B2 (ja) * 2009-08-28 2015-04-15 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058980A (ja) * 1998-08-13 2000-02-25 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体発光素子
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001326232A (ja) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2005509274A (ja) * 2001-05-11 2005-04-07 クリー　インコーポレイテッド バリア／スペーサ層を有するｉｉｉ族窒化物系の高電子移動度トランジスタ（ｈｅｍｔ）
WO2003015174A2 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
JP2005353817A (ja) * 2004-06-10 2005-12-22 Toyoda Gosei Co Ltd 電界効果トランジスタ及びその製造方法
WO2006030014A1 (en) * 2004-09-13 2006-03-23 Picogiga International Hemt piezoelectric structures with zero alloy disorder
JP2006303259A (ja) * 2005-04-22 2006-11-02 Ishikawajima Harima Heavy Ind Co Ltd 窒化物半導体発光素子と窒化物半導体の成長方法
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
F. MEDJDOUB ET AL.: ""Barrier layer downscaling of InAIN/GaN HEMTs"", DEVICE RESEARCH CONFERENCE, 2007 65TH ANNUAL, JPN6013059304, June 2007 (2007-06-01), pages 109 - 110, XP031155427, ISSN: 0003149686 *
S. KELLER ET AL.: ""Metalorganic chemical vapor deposition of high mobility AlGaN/GaN heterostructures"", JOURNAL OF APPLIED PHYSICS, vol. 86, JPN7015002483, 15 November 1999 (1999-11-15), pages 5850 - 5857, XP012048013, ISSN: 0003149687, DOI: 10.1063/1.371602 *
T. NANJO ET AL.: ""Remarkable Breakdown Voltage Enhancement in AlGaN Channel HEMTs"", INTERNATIONAL ELECTRON DEVICES MEETING 2007, JPN6013059306, December 2007 (2007-12-01), pages 397 - 400, ISSN: 0003149689 *
X. L. WANG ET AL.: ""1-mm gate periphery AlGaN/AlN/GaN HEMTs on SiC with output power of 9.39W at 8GHz"", SOLID-STATE-ELECTRONICS, vol. 51, JPN6014028162, 2007, pages 428 - 432, XP022009691, ISSN: 0003149688, DOI: 10.1016/j.sse.2006.12.010 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017034201A (ja) * 2015-08-06 2017-02-09 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101981677A (zh) 2011-02-23
EP3067921A1 (en) 2016-09-14
US20110024796A1 (en) 2011-02-03
JP6170893B2 (ja) 2017-07-26
EP2259295A1 (en) 2010-12-08
JPWO2009119356A1 (ja) 2011-07-21
WO2009119356A1 (ja) 2009-10-01
CN101981677B (zh) 2013-10-30
US8872226B2 (en) 2014-10-28
EP3067921B1 (en) 2020-08-26
EP2259295A4 (en) 2013-11-27

Similar Documents

Publication Publication Date Title
JP6170893B2 (ja) 半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
WO2009119357A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5702058B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5634681B2 (ja) 半導体素子
JP5758880B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5562579B2 (ja) 半導体素子用エピタキシャル基板の作製方法
WO2012026396A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
JPWO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
WO2014024310A1 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP5308290B2 (ja) 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
JP6173493B2 (ja) 半導体素子用のエピタキシャル基板およびその製造方法
JP5806545B2 (ja) 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP2011222969A (ja) 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP2011222964A (ja) 半導体素子用エピタキシャル基板および半導体素子

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151027

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160928

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20161006

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20170106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170703

R150 Certificate of patent or registration of utility model

Ref document number: 6170893

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150