CN101981677B - 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法 - Google Patents

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Abstract

提供一种外延基板，所述外延基板具有良好的二维电子气特性且由应变产生的内部应力减小。采用的解决手段为，以组成为Inx1Aly1Gaz1N(x1+y1+z1＝1)、在由x1＝0、0≤y1≤0.3确定的范围内的第一III族氮化物形成沟道层；以组成为Inx2Aly2Gaz2N(x2+y2+z2＝1)的第二III族氮化物形成势垒层，所述第二III族氮化物的组成是在以InN、AlN、GaN为顶点的三元相图上，根据所述第一III族氮化物的组成(AlN摩尔分数)确定的五条直线所围成的范围内。

Description

半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法
技术领域
本发明涉及由III族氮化物半导体构成的具有多层结构的外延基板，特别是电子设备用的多层结构外延基板及其制作方法。 
背景技术
氮化物半导体由于具有高击穿电场、高饱和电子速度，所以作为下一代的高频率/高功率设备用半导体材料而受到关注。尤其是，通过将AlGaN和GaN构成的层层叠形成的多层结构体具有以下特征，即：通过氮化物材料所特有的强极化作用(自发极化作用和压电极化作用)，在层叠界面(异质界面)生成高浓度的二维电子气(2DEG)，因此相关多层结构体作为基板的高电子迁移率晶体管(HEMT)被积极地开发(例如，参考″Highly Reliable 250W High Electron Mobility TransistorPower Amplifier″，TOSHIHIDE KIKKAWA，Jpn.J.Appl.Phys.44，(2005)，4896(非专利文献1))。 
为使这样的HEMT元件或者其制作过程中使用的多层结构体——HEMT元件用基板实用化，需要解决功率密度增大、高效化等与性能提高有关的课题、常闭(normaly off)动作化等与功能增强有关的课题、高可靠性和低价格化这些基本课题等等各种课题。对于每一个课题都作了不懈的努力。 
例如，可以认为，如果能够大幅度增加HEMT元件用基板中内在的二维电子气的浓度，就能大幅提高HEMT元件的可控制电流密度，即可处理功率密度。众所周知，在用GaN形成沟道层、用AlGaN形成势垒层的、所谓最一般结构的氮化物HEMT元件的情况下，二维电子气浓度随着形成势垒层的AlGaN的AlN的摩尔分数的增加而增加(例如，参考“Gallium Nitride Based High Power Heterojuncion Field Effect Transistors：process Development and Present Status at USCB″，Stacia Keller，Yi-Feng Wu，Giacinta Parish，Naiqian Ziang，Jane J.Xu，Bernd P.Keller，Steven P.DenBaars，and Umesh K.Mishra，IEEE Trans.Electron Devices 48，(2001)，552”(非专利文献2))。 
另外，像用GaN形成沟道层、用InAlN形成势垒层的HEMT元件那样的具有小应变结构的HEMT元件也受到关注，所述小应变结构对压电极化作用的依赖较小，可以几乎只通过自发极化来生成高浓度的二维电子气(例如，参考”Can InAlN/GaN be an alternative to highpower/high temperature AlGaN/GaN devices？”，F.Medjdoub，J.-F.Carlin，M.Gonschorek，E.Feltin，M.A.Py，D.Ducatteau，C.Gaquiere，N.Grandjean，and E.Kohn，IEEE IEDM Tech.Digest in IEEE IEDM2006，673(非专利文献3))。 
具有AlGaN/GaN异质结构的HEMT元件的情况下，为达到增加二维电子气浓度的目的，用AlN的摩尔分数大的AlGaN形成势垒层，则势垒层内部所产生的拉伸应力增大。这将招致膜品质劣化和表面形态的恶化(例如，应变增加或者裂缝(crack)的产生等)，其结果将引起以下诸问题：得不到期望的高浓度的二维电子气(最多也不足2×1013/cm2)、肖特基或欧姆等各种接触特性恶化、形成不必要的表面能级致使设备工作特性恶化等。 
另外，如所述的Medjdoub et al.所公开的InAlN/GaN异质结构那样，几乎只通过自发极化来得到高浓度的二维电子气的层叠结构受到关注。例如，关于该层叠结构有如下方案被提出：用GaN形成沟道层，用在GaN的a轴上进行了晶格匹配的组成为InxAl1-xN(x～0.18)形成势垒层，进而，在沟道层和势垒层的层间，形成AlN构成的薄的隔离层等。但是，由于InN和AlN的生长温度的差异大，在包含这两者的混晶组成中控制外延生长比较困难，因而并没有明确这些方案的具体实现手段或者其他的有效的构成例的存在等。 
发明内容
本发明是鉴于所述课题而做出的，其目的是提供一种具有良好的二维电子气特性、减小由应变产生的内部应力的外延基板。 
解决课题的手段
为了解决所述课题，本发明的第1实施方案中，一种外延基板，具 有：基底基板，由至少含有Al和Ga、组成为Inx1Aly1Gaz1N(x1+y1+z1＝1)的第一III族氮化物构成的沟道层，由至少含有In和Al、组成为Inx2Aly2Gaz2N(x2+y2+z2＝1)的第二III族氮化物构成的势垒层，在所述外延基板中，所述第一III族氮化物的组成在由x1＝0、0≤y1≤0.3所确定的范围内，并且，所述第二III族氮化物的组成在以InN、AlN、GaN为顶点的三元相图上，根据所述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内。 
【式1】 
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【式2】 
x 2 = y 2 - ( 0 . 45 + y 1 ) 4 . 5 = - z 2 - ( 0 . 55 - y 1 ) 5.5
【式3】 
x 2 = - y 2 - ( 0 . 9 - 0 . 7 y 1 ) 4 . 5 = z 2 - ( 0 . 1 + 0 . 7 y 1 ) 3.5
【式4】 
 z2＝0 
【式5】 
Figure BPA00001230568800034
本发明的第2实施方案中，在第1实施方案所述的半导体元件用外延基板中，所述第二III族氮化物的组成在以InN、AlN、GaN为顶点的三元相图上，以下各式所表示的直线所围成的范围内。 
【式6】 
x 2 = y 2 - ( 0.5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.5 - 0.5 y 1 ) 2.78
【式7】 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【式8】 
x 2 = - y 2 - ( 0 . 9 - 0.7 y 1 ) 4.5 = z 2 - ( 0 . 1 + 0 . 7 y 1 ) 3.5
【式9】 
z2＝0 
【式10】 
Figure DEST_PATH_GPA00001230568100014
本发明的第3实施方案中，在第1或者第2实施方案所述的半导体元件用外延基板中，在所述沟道层与所述势垒层之间还具有由第三III族氮化物构成的隔离层，所述第三III族氮化物至少含有Al，具有比所述势垒层大的带隙能，组成为Inx3Aly3Gaz3N(x3+y3+z3＝1)。 
本发明的第4实施方案中，在第1至第3任一实施方案所述的半导体元件用外延基板中，使所述第一III族氮化物的组成在由x1＝0、0＜y1≤0.1所确定的范围内。 
本发明的第5实施方案中，在第1至第3任一实施方案所述的半导体元件用外延基板中，使所述第一III族氮化物的组成在由x1＝0、0.1＜y1≤0.3所确定的范围内。 
本发明的第6实施方案中，在第3实施方案所述的半导体元件用外延基板中，使所述第三III族氮化物的组成在由x3＝0、0≤z3≤0.05 所确定的范围内 
本发明的第7实施方案中，在第6实施方案所述的半导体元件用外延基板中，使所述第三III族氮化物为AlN。 
本发明的第8实施方案中，在半导体元件中，第1到第7任一个实施方案所述的半导体元件用外延基板的所述势垒层上，设置源电极、漏电极及栅电极。 
本发明的第9实施方案中，一种半导体元件用外延基板的制作方法，包括：沟道层形成步骤，即在基底基板之上外延形成由第一III族氮化物构成的沟道层，所述第一III族氮化物至少含有Al和Ga、具有Inx1Aly1Gaz1N(x1+y1+z1＝1)的组成；势垒层形成步骤，即在所述沟道层之上外延形成由第二III族氮化物构成的势垒层，所述第二III族氮化物至少含有In和Al、具有Inx2Aly2Gaz2N(x2+y2+z2＝1)的组成，所述第一III族氮化物的组成从由x1＝0、0≤y1≤0.3所确定的范围内选择，并且所述第二III族氮化物的组成从以InN、AlN和GaN为顶点的三元相图上，根据所述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内选择。 
【式11】 
x 2 = y 2 - ( 0 . 36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0 . 64 - 0.5 y 1 ) 2.78
【式12】 
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【式13】 
x 2 = - y 2 - ( 0 . 9 - 0.7 y 1 ) 4.5 = z 2 - ( 0 . 1 + 0 . 7 y 1 ) 3.5
【式14】 
z2＝0 
【式15】 
Figure BPA00001230568800061
本发明的第10实施方案中，在第9实施方案所述的半导体元件用外延基板的制作方法中，形成所述沟道层的温度T1(℃)在950℃≤T1≤1250℃范围内确定，形成所述势垒层的温度T2(℃)根据所述第二III族氮化物中InN的摩尔分数x2确定，即，800-667·x2(℃)≤T2≤860-667·x2(℃)，且在600(℃)≤T2≤850(℃)范围内确定。 
本发明的第11实施方案中，在第9或者第10实施方案所述的半导体元件用外延基板的制作方法中，使在势垒层形成步骤中原料气体以外的氛围气体为氮气。 
本发明的第12实施方案中，在第9至第11任一个实施方案所述的半导体元件用外延基板的制作方法中，在所述沟道层形成后，还具有在所述沟道层上形成由第三III族氮化物构成的隔离层的隔离层形成步骤，所述第三III族氮化物至少含有Al，具有比所述势垒层大的带隙能，具有Inx3Aly3Gaz3N(x3+y3+z3＝1)的组成，所述势垒层形成于所述隔离层上。 
本发明的第13实施方案中，在第12实施方案所述的半导体元件用外延基板的制作方法中，在所述隔离层形成步骤中隔离层的形成温度T3(℃)与所述沟道层的形成温度T1(℃)大致相同。 
本发明的第14实施方案中，在第9至第13任一个实施方案所述的半导体元件用外延基板的制作方法中，所述势垒层形成步骤中反应器内的压力在1kPa以上30kPa以下。 
本发明的第15实施方案中，在第14实施方案所述的半导体元件用外延基板的制作方法中，所述势垒层形成步骤中反应器内的压力在1kPa以上20kPa以下。 
本发明的第16实施方案中，在第9至第15任一个实施方案所述的半导体元件用外延基板的制作方法中，所述势垒层形成步骤中V/III比在5000以上20000以下。 
根据本发明的第1至第16实施方案，可得到能制作由应变产生的内部应力小，且生成2×1013/cm2以上的、比现有的浓度更高的二维电子气的半导体元件的外延基板，及该半导体元件。 
另外，根据本发明的第2实施方案，可得到能制作由应变产生的内部应力小，且生成3×1013/cm2以上的、比现有的浓度更高的二维电子气的半导体元件的外延基板，及该半导体元件。 
另外，根据本发明的第3、第6，第7、第12及第13实施方案，可得到能制作可高浓度地生成二维电子气，并且具有高迁移率的半导体元件的外延基板，及该半导体元件。 
特别是，根据本发明的第13实施方案，由于是在隔离层形成后降温至势垒层形成温度，能防止不设置隔离层的情况下所发生的、由在沟道层裸露的状态下进行降温而引起的沟道层表面的劣化。 
另外，根据本发明的第4实施方案，可得到能制作具有高迁移率且关态时漏极漏电流小的半导体元件的外延基板，及该半导体元件。 
另外，根据本发明的第5实施方案，可得到能制作关态时漏极漏电流小且高耐压的半导体元件的外延基板，及该半导体元件。 
另外，根据本发明的第10实施方案，由于势垒层的形成温度是根据势垒层的目标组成确定的，因此可以确保形成具有该目标组成的势垒层。 
附图说明
图1是示意性显示第一实施方案中所述的HEMT元件10的构成的截面模式图。 
图2是绘制的二维电子气浓度的测定结果相对于势垒层5中的InN摩尔分数x2的图。 
图3是根据图2(a)的结果，在以InN、AlN、GaN三成分作为顶点的三元相图上，绘制二维电子气浓度与势垒层5的组成的关系的图。 
图4是根据图2(b)的结果，在以InN、AlN、GaN三成分作为顶点的三元相图上，绘制二维电子气浓度与势垒层5的组成的关系的图。 
图5是根据图2(c)的结果，在以InN、AlN、GaN三成分作为顶点的三元相图上，绘制二维电子气浓度与势垒层5的组成的关系的图。 
图6是根据图2(d)的结果，在以InN、AlN、GaN三成分作为顶点的三元相图上，绘制二维电子气浓度与势垒层5的组成的关系的图。 
图7是为说明势垒层形成温度T2的温度范围的确定方法的图。 
图8是示意性显示第二实施方案中相关的HEMT元件20的构成的截面模式图。 
图9是举例说明对沟道层3、隔离层4、势垒层5的组成进行了各种改变的HEMT元件20的迁移率的图。 
图10是举例说明隔离层4的膜厚度与HEMT元件20的迁移率的关系的图。 
图11是列表显示沟道层3及势垒层5的组成不同的HEMT元件20的各种特性的测定结果的图。 
图12是列表显示对于势垒层的形成气氛不同的HEMT元件的二维电子气浓度的图。 
图13是列表显示势垒层形成时的反应器内的压力、和制作的HEMT元件的各种特性的图。 
图14是列表显示势垒层形成时的V/III比、和制作的HEMT元件的各种特性的图。 
具体实施方式
<第一实施方案> 
<HEMT元件的构成> 
图1是示意性显示本发明的第一实施方案中的HEMT元件10的构成的截面模式图。HEMT元件10具有由基板1、缓冲层2、沟道层3和势垒层5层叠形成的构成。缓冲层2、沟道层3和势垒层5均使用MOCVD法(金属有机化学气相沉积法)来外延形成(下文中详细叙述)是优选的一个实例。在下文中，由基板1、缓冲层2、沟道层3和势垒层5层叠形成的层叠结构体也称为外延基板10A。另外，图1中的各层的厚度比例并不反映实际的比例。 
在下文中，对各层的形成以使用MOCVD法的情况为对象进行说明，但只要是能够以具有良好结晶性的方式形成各层的方法，既可以使用从其他的外延生长方法例如MBE、HVPE、LPE等各种气相生长法和液相生长法中适当选择的方法，也可以是组合使用不同的生长方法的方式。 
对于基板1，只要在其上面可以形成结晶性良好的氮化物半导体层即可使用，并没有特别的限制。使用单晶6H-SiC基板是优选的一个实例，但也可以使用由蓝宝石、Si、GaAs、尖晶石、MgO、ZnO、铁氧体等构成的基板。 
另外，对于缓冲层2，为使在其上面形成的沟道层3以及势垒层5的结晶品质良好，是以AlN形成的厚度几百nm左右的层。例如，形成为200nm的厚度是优选的一个实例。 
沟道层3是由具有Inx1Aly1Gaz1N(x1+y1+z1＝1)组成的III族氮化物形成的厚度几μm左右的层。在本实施方案中，沟道层3以满足x1＝0、0≤y1≤0.3的组成范围的方式形成。在0.3＜y1≤1的情况下，沟道层3自身的结晶性明显变差，难以获得电特性良好的外延基板10A以及HEMT元件10。 
另一方面，势垒层5是由具有Inx2Aly2Gaz2N(但是x2+y2+z2＝1)组成的III族氮化物形成的厚度几nm～几十nm左右的层。 
另外，在HEMT元件10中，在势垒层5之上还设置有源电极6、漏电极7和栅电极8。源电极6和漏电极7是由分别具有十几nm～一百几十nm左右厚度的Ti/Al/Ni/Au构成的多层金属电极。源电极6以及漏电极7与势垒层5之间具有欧姆接触。另一方面，栅电极8是由分别具有十几nm～一百几十nm左右厚度的Pd/Au构成的多层金属电极。栅电极8与势垒层5之间具有肖特基接触。另外，在源电极6和漏电极7中使用的金属，只要对于本发明中的半导体外延基板具有良好的欧姆接触，则并不限于由Ti/Al/Ni/Au构成的多层金属，例如，可使用Ti/Al/Pt/Au或者Ti/Al等。另外，在栅电极8中使用的金属，只要对于本发明中的半导体外延基板具有良好的肖特基接触，也不限于Pd/Au，例如，也可使用Pd/Ti/Au或Ni/Au等。 
在具有这样的层构成的HEMT元件10中(外延基板10A中)，由于沟道层3与势垒层5的界面是异质接合界面，所以通过自发极化作用和压电极化作用，在所述界面处(更详细地说，是在沟道层3的该 界面附近处)形成存在高浓度二维电子气的二维电子气区域3e。另外，为了生成这样的二维电子气，该界面以如下方式形成：平均粗糙度在0.1nm～3nm的范围，形成它的势垒层5的表面均方根粗糙度在0.1nm～3nm的范围。另外，超过所述范围而形成平坦界面的方式也是可以的，但考虑到成本方面以及制造产率等不太现实。并且，优选地，形成为：平均粗糙度在0.1nm～1nm的范围，在势垒层5的表面的5μm×5μm的视野范围中的均方根粗糙度在0.1nm～1nm的范围。这种情况下，在源电极6以及漏电极7与势垒层5之间，可以获得更好的欧姆特性，并且在栅电极8与势垒层5之间，可以获得更好的肖特基特性。而且，进一步提高了二维电子气的封闭效果，生成更高浓度的二维电子气。 
本实施方案中，由于使构成沟道层3和势垒层5的III族氮化物的组成满足规定的条件，就可得到具有存在比现有的浓度更高的二维电子气的二维电子气区域3e，另一方面由应变产生的内部应力被抑制的HEMT元件10。具体地说，可实现2×1013/cm2以上的二维电子气浓度。对此接下来进行详述。另外，HEMT元件10中的二维电子气的迁移率大约在300～400cm2/Vs左右。 
<沟道层和势垒层的组成与二维电子气浓度的关系> 
图2(a)～图2(d)是将对于固定沟道层3的组成，并对势垒层5的组成进行各种改变而制作的多个HEMT元件10测定的二维电子气浓度(2DEG浓度)的结果相对于势垒层5中的InN摩尔分数x2绘制的图。另外，在本说明书中，二维电子气浓度是根据霍尔效应(Hall effect)测定的。各图所对应的沟道层3的组成如下所示。 
图2(a)：GaN(x1＝y1＝0，z1＝1)； 
图2(b)：Al0.1Ga0.9N(x1＝0，y1＝0.1，z1＝0.9)； 
图2(c)：Al0.2Ga0.8N(x1＝0，y1＝0.2，z1＝0.8)； 
图2(d)：Al0.3Ga0.7N(x1＝0，y1＝0.3，z1＝0.7)。 
从图2(a)～图2(d)可知，存在能得到2×1013/cm2以上这样良好的二维电子气浓度值的组成范围。并且，从各图的关系也可知，这个组成范围根据沟道层3的组成而变化。 
图3、图4、图5及图6是为明确所述组成范围，根据图2(a)～图2(d)的结果，在以InN、AlN、GaN三成分作为顶点的三元相图上，绘 制二维电子气浓度与势垒层5的组成的关系的图。另外，为简化图示，在图3～图6中，省略不影响组成范围的确定的数据的绘制。各图所对应的沟道层3的组成如下所示。 
图3：GaN(x1＝y1＝0，z1＝1)； 
图4：Al0.1Ga0.9N(x1＝0，y1＝0.1，z1＝0.9)； 
图5：Al0.2Ga0.8N(x1＝0，y1＝0.2，z1＝0.8)； 
图6：Al0.3Ga0.7N(x1＝0，y1＝0.3，z1＝0.7)。 
从图3～图6所示的绘制结果可知，如果势垒层5选择三元相图中下列各式所表示的5条直线所围成的范围内的组成，则二维电子气区域3e中的二维电子气浓度在2×1013/cm2以上。 
【式16】 
x 2 = y 2 - ( 0 . 36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0 . 64 - 0.5 y 1 ) 2.78 &CenterDot; &CenterDot; &CenterDot; ( 1 )
【式17】 
x 2 = y 2 - ( 0 . 45 + y 1 ) 4.5 = - z 2 - ( 0 . 55 - y 1 ) 5.5 &CenterDot; &CenterDot; &CenterDot; ( 2 )
【式18】 
x 2 = - y 2 - ( 0 . 9 - 0 . 7 y 1 ) 4.5 = - z 2 - ( 0 . 1 + 0 . 7 y 1 ) 3.5 &CenterDot; &CenterDot; &CenterDot; ( 3 )
【式19】 
z2＝0  …(4) 
【式20】 
式(1)、(2)、(3)是将沟道层3的组成(具体地，x1＝0时的y1的值)作为变量包括在内，这意味着实现2×1013/cm2以上的高浓度二维电子气的势垒层5的组成是根据沟道层3的组成来确定的。另外，y1＜9/34时，式(1)～(4)所表示的直线形成一个封闭区域，所以此时式(5)所表示的直线与组成范围的划定无关。 
另一方面，对于以满足所述组成范围的方式制作的外延基板10A，从X射线衍射测定的结果可以确定，势垒层5的面内方向的应变在1％以内。 
以上情况表明，在以满足所述组成范围的组成形成沟道层3和势垒层5的HEMT元件10中，伴随内部应力的应变被抑制，且在两层的界面处形成2×1013/cm2以上的比现有的浓度更高的二维电子气区域3e。 
进一步，从图3～图6所示的绘制结果可知，如果势垒层5是三元相图中下列各式所表示的5条直线所围成的范围内的组成时，则二维电子气区域3e中的二维电子气浓度在3×1013/cm2以上。 
【式21】 
x 2 = y 2 - ( 0 . 5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0 . 5 - 0.5 y 1 ) 2.78 &CenterDot; &CenterDot; &CenterDot; ( 6 )
【式22】 
x 2 = y 2 - ( 0 . 45 + y 1 ) 4.5 = - z 2 - ( 0 . 55 - y 1 ) 5.5 &CenterDot; &CenterDot; &CenterDot; ( 7 )
【式23】 
x 2 = - y 2 - ( 0 . 9 - 0.7 y 1 ) 4.5 = z 2 - ( 0 . 1 + 0.7 y 1 ) 3.5 &CenterDot; &CenterDot; &CenterDot; ( 8 )
【式24】 
z2＝0       …(9) 
【式25】 
Figure BPA00001230568800132
另外，y1＜9/34时，式(6)～(9)所表示的直线形成一个封闭区域，所以此时式(10)所表示的直线与组成范围的划定无关。 
以上情况表明，在以满足所述组成范围的组成形成沟道层3和势垒层5的HEMT元件10中，在两层的界面处形成3×1013/cm2以上的比现有的浓度更高的二维电子气区域3e。 
另外，在关于所述组成范围的讨论中，并不排除沟道层3和势垒层5含有杂质的情况。例如，沟道层3和势垒层5可以含有0.0005at％(1×1017/cm3)以上0.05at％(1×1019/cm3)以下浓度范围的氧原子，也可以含有0.0010at％(2×1017/cm3)以上0.05at％(1×1019/cm3)以下浓度范围的碳原子。另外，氧原子和碳原子的浓度可以比所述范围中各自的下限值小，但考虑到成本方面和制造产率等是不现实的。另一方面，氧原子和碳原子的浓度比所述范围中各自的上限值大时，各层的结晶性变差到致使设备特性变差的程度，因此不适合。 
<沟道层组成与设备特性的关系> 
如上所述，沟道层3是以满足x1＝0、0≤y1≤0.3的组成范围的方式形成，但在沟道层3以满足x1＝0、0.01≤y1≤0.1的组成范围的方式形成的情况下，可得到二维电子气的迁移率高，且关态时的漏极漏电流小的HEMT元件。另一方面，在沟道层3以满足x1＝0、0.1≤y1≤0.3的组成范围的方式形成的情况下，可得到关态时的漏极漏电流小且高耐压的HEMT元件。关于这一点，在可以实现更高迁移率的第二实施方案中进行更详细的说明。
<外延基板和HEMT元件的制作方法> 
下面，对制备所述的沟道层3和势垒层5具有所述的组成范围的外延基板10A、以及使用这样的外延基板10A制备HEMT元件10的方法进行说明。 
此外，在下文中，以从一个基板1同时制备多个HEMT元件10的情况(制作多个的情况)为对象进行说明。 
外延基板10A的制备可使用公知的MOCVD炉进行。具体地，所使用的MOCVD炉的构成使得可向反应器内供给涉及In、Al、Ga的有机金属(MO)原料气(TMI、TMA、TMG)、氨气、氢气和氮气。 
首先，准备例如(0001)面方位的直径为2英寸的6H-SiC基板等作为基板1，将该基板1设置于在MOCVD炉的反应器内配置的基座之上。在反应器内进行真空排气置换后，使反应器内压力保持在5kPa～50kPa之间的规定的值(例如30kPa)，同时在形成氢/氮混合流状态的气氛的基础上，通过加热基座使基板升温。 
当基座温度达到缓冲层形成温度，即950℃～1250℃之间的规定温度(例如1050℃)时，将Al原料气和NH3气导入反应器内，形成作为缓冲层2的AlN层。 
形成AlN层后，使基座温度保持在规定的沟道层形成温度T1(℃)，根据沟道层3的组成向反应器内导入有机金属原料气和氨气，形成作为沟道层3的Inx1Aly1Gaz1N层(但是x1＝0，0≤y1≤0.3)。这里，沟道层形成温度T1是从950℃≤T1≤1250℃的温度范围中、根据沟道层3的AlN摩尔分数y1的值确定的值。另外，对沟道层3形成时的反应器压力没有特别的限制，可以从10kPa至大气压(100kPa)的范围内适当地选择。 
形成Inx1Aly1Gaz1N层后，接着，使基座温度保持在规定的势垒层形成温度T2(℃)，在反应器内形成氮气氛围。此时，使反应器内压力保持在1kPa～30kPa之间的规定的值(例如10kPa)。另外，反应器内压力为1kPa～20kPa之间的规定的值的情况下，可得到欧姆接触电阻低、栅极漏电流小(肖特基接触特性良好)的HEMT元件10。这是由反应器压力降低、从而势垒层5的表面平坦性提高所带来的效果。 
然后，将氨气以及根据势垒层5的组成确定的流量比的有机金属原 料气，以所谓的V/III比为3000以上20000以下之间的规定的值导入反应器内，使作为势垒层5的Inx2Aly2Gaz2N层形成为规定的厚度。此时，Inx2Aly2Gaz2N层以具有满足(1)式～(5)式的组成的方式形成。另外，势垒层5的优选生长速度范围是0.01～0.1μm/h。 
另外，V/III比为3000以上7500以下范围的规定值的情况下，沟道层3与势垒层5的界面形成为：平均粗糙度在0.1nm～1nm的范围，势垒层5的表面的5μm×5μm视野中的均方根粗糙度在0.1nm～1nm的范围。 
此处，势垒层形成温度T2在650℃以上800℃以下的范围，根据势垒层5的InN摩尔分数x2确定，即从800-667·x2(℃)≤T2≤860-667·x2(℃)的温度范围中确定。 
图7是用以说明从所述那样的温度范围中确定势垒层形成温度T2的图。即，图7是，在对In原料气的流量相对于全部有机金属原料气的流量的比(以下称为In流量比)在0.5以上0.8以下的范围内进行各种改变，且对形成势垒层时的反应器温度(相当于势垒层形成温度T2)进行各种改变的情况下，将势垒层5中的InN摩尔分数x2相对于反应器温度绘制的图。另外，V/III比为5000。 
从图7可知，与In流量比无关，数据点大致位于同一条直线上。这意味着，势垒层形成温度T2与InN摩尔分数x2之间的一次函数关系基本上成立。由于对于In流量比没有依赖，可以得出这样的结论，根据相关的一次函数关系，能够以势垒层形成温度T2(反应器温度)来控制势垒层的InN摩尔分数。也就是说，能够形成具有和目标组成一样组成的势垒层5。 
具体地，从图7中数据点的排列状况，可以导出由式子： 
T2＝830-667·x2 
表示的回归直线。因此，原理上，只要确定了期望的InN摩尔分数x2，从同一个式子可以确定势垒层形成温度T2。即使考虑到由MOCVD炉和用于加热的加热材料的固体间差异所产生的不均匀，由于对于同一个式子在±30℃范围内选择合适的温度，所以依然能够确保形成具有期望的InN摩尔分数x2的势垒层5。也就是说，通过满足800-667·x2(℃)≤T2≤860-667·x2(℃)的关系，能够在较宽的组成范围，例如在由所述(1)式～(5)式确定的组成范围中，控制性良好地形成势垒层5。 
并且，在本实施方案中，在制作势垒层5时，有机金属原料的鼓泡用气、载气全部使用氮气。即，使原料气以外的氛围气体都只是氮气。由此，可以使氢末端悬空键成为氮末端，由于可使势垒层5的电子结构维持在理想的状态，所以，可实现在二维电子气区域3e中生成高浓度的二维电子气。另外，在制作势垒层5时，若有意地在氛围中混入氢气，则导致二维电子气浓度下降，所以不适合。 
形成势垒层5，就完成了外延基板10A的制作。 
获得外延基板10A后，用它制作HEMT元件10。另外，以下各步骤由公知的方法实现。 
首先进行元件分离步骤，即，使用光刻法和RIE法在各个元件的边界位置蚀刻除去400nm左右的深度。该元件分离步骤是由一个外延基板10A获得多个HEMT元件10的必需步骤，但对本发明而言本质上不是必要的步骤。 
在进行元件分离步骤之后，在外延基板10A之上形成规定厚度(如10nm)的SiO2膜，然后用光刻法只蚀刻除去在源电极6和漏电极7的预定形成位置的SiO2膜，形成SiO2图案层。 
在形成SiO2图案层之后，用真空淀积法和光刻法，在各自的预定形成位置形成由Ti/Al/Ni/Au构成的源电极6和漏电极7。接着，为使源电极6和漏电极7的欧姆性良好，在650℃～1000℃之间的规定温度(如850℃)的氮气氛围中进行几十秒(如30秒)的热处理。 
在该热处理后，用光刻法从SiO2图案层中除去栅电极8的预定形成位置的SiO2膜，然后用真空淀积法和光刻法在该预定形成位置形成由Pd/Au构成的栅电极8。栅电极8形成为肖特基性金属图案。 
通过用光刻法除去剩下的SiO2图案层，获得HEMT元件10。 
如上所述，根据本实施方案，如果以满足Inx1Aly1Gaz1N(但是x1+y1+z1＝1，x1＝0，0≤y1≤0.3)的组成范围的方式形成沟道层，且以满足(1)式～(5)式确定的组成范围的方式确定势垒层的组成从而制作外延基板，那么通过使用该外延基板可得到具有如下性质的HEMT元件：伴随内部应力的应变被抑制，且可形成2×1013/cm2以上的、比现有的浓度更高的二维电子气区域。特别是，如果以满足(6)式～(10)式确定的组成范围的方式确定势垒层的组成来制作外延基板，就可以得到 形成3×1013/cm2以上的浓度的二维电子气区域的HEMT元件。另外，满足该组成范围的势垒层的形成，由于是在氮气氛围下，适当确定压力及V/III比，且形成温度为对应于InN摩尔分数的规定的范围内的值，所以可以适当地实现。 
<第二实施方案> 
<具有隔离层的HEMT元件> 
图8是示意性显示本发明的第二实施方案中的HEMT元件20的构成的截面模式图。HEMT元件20具有在第一实施方案中的HEMT元件10的沟道层3与势垒层5之间插入隔离层4的构成。对于除隔离层4以外的构成要素，则与第一实施方案中的HEMT元件10相同，所以省略其详细说明。另外，在下文中，对于基板1、缓冲层2、沟道层3、隔离层4和势垒层5层叠形成的层叠结构体，也称为外延基板20A。 
隔离层4是由III族氮化物以0.5nm～1.5nm范围的厚度形成的层，所述III族氮化物具有Inx3Aly3Gaz3N(x3+y3+z3＝1)的组成、至少含有Al并且具有势垒层5的带隙以上的带隙。例如，在以x3＝0且0≤z3≤0.2的方式形成隔离层4的情况下，形成了比(1)～(5)式所确定的任何势垒层5的带隙都大的隔离层4。优选地，隔离层4以x3＝0且0≤z3≤0.05的方式形成。这种情况下，合金散射效应被抑制，二维电子气的浓度和迁移率提高。更优选地，隔离层4由AlN(x3＝0，y3＝1，z3＝0)形成。这种情况下，隔离层4成为Al和N的二元化合物，因此与含有Ga的三元化合物的情况相比，合金散射效应被进一步抑制，二维电子气的浓度和迁移率进一步提高。 
另外，在关于该组成范围的讨论中，并不排除隔离层4含有杂质的情况。例如，在沟道层3含有所述浓度范围的氧原子或氮原子的情况下，隔离层4也可含有同样浓度范围的氧原子或氮原子。 
在这样的具有隔离层4的HEMT元件20中，在沟道层3与隔离层4的界面处(更详细地，是在沟道层3的该界面附近)，形成存在高浓度二维电子气的二维电子气区域3e。如果HEMT元件20的沟道层3和势垒层5的组成范围以与第一实施方案中的HEMT元件10相同的方式确定，那么在HEMT元件20的二维电子气区域3e中，也会生成与对应组成的HEMT元件10相同程度的二维电子气。 
进一步，在具有该隔离层4的HEMT元件20中，可实现比第一实施方案中的HEMT元件10更高的迁移率。图9是举例说明对沟道层3、隔离层4及势垒层5的组成进行了各种改变的HEMT元件20的迁移率的图。另外，隔离层的厚度均为1nm。在HEMT元件20中，把图9所示的情况也包含在内，可实现大致在1000～1400cm2/Vs左右的、比HEMT元件10高3倍以上的迁移率。 
另外，图10是举例说明隔离层4的膜厚度与HEMT元件20的迁移率的关系的图。另外，隔离层的膜厚度为0的情况相当于不设置隔离层的情况，也就是说相当于第一实施方案。从图10可知，如所述的那样，在以0.5nm～1.5nm的厚度形成隔离层4的情况下可以得到较高的迁移率。在以小于0.5nm的厚度形成隔离层4的情况下，层的形成不完全，不能充分实现二维电子气的封闭效果，在以大于1.5nm的厚度形成隔离层4的情况下，内部应力导致隔离层4本身的膜质劣化。 
另外，图11是列表显示对于沟道层3及势垒层5的组成进行各种改变且用AlN形成厚度1nm的隔离层4的HEMT元件20，测定二维电子气的迁移率、位于X射线衍射线(X-ray diffraction profile)的(0002)面及(10-12)面的半峰宽、沟道层3的电阻率、漏极漏电流及关态耐压的结果的图。 
如从图11可知的那样，沟道层3含有即便是很少Al的情况下(y1＞0的情况)，其电阻率就急剧增大，且关态时的漏极漏电流急剧减小。例如，与y1＝0的情况(沟道层3为GaN)相比，y1＝0.01的情况下(沟道层3为Al0.01Ga0.99N)，电阻率增大两个数量级左右，漏极漏电流减小两个数量级左右。另外，与y1＝0相比，y1＝0.1的情况(沟道层3为Al0.1Ga0.9N)下，电阻率增大四个数量级左右，漏极漏电流减小三个数量级左右。 
另一方面，二维电子气的迁移率在0≤y1≤0.1的范围内几乎没有变化。这种情况可以认为是，伴随AIN摩尔分数增加，沟道层的结晶性劣化不明显，以及由于AIN摩尔分数较少，伴随(混晶材料的情况下发生的)合金散射而发生的迁移率劣化现象不明显的缘故。 
另外，二维电子气的迁移率在y1＞0.1的范围内开始减小，但是相对于电阻率和漏极漏电流，其变化较缓慢。另一方面，y1的值越大，关态耐压就越大，在y1＞0.1的范围内能得到y1＝0的时候的两倍以上 的关态耐压。这是由于伴随着沟道层3的带隙的增大，击穿电场增大。 
由以上内容，通过使沟道层3以满足x1＝0、0.01≤y1≤0.1的组成范围的方式形成，可得到二维电子气的迁移率高并且关态时漏极漏电流小的HEMT元件20。另一方面，通过使沟道层3以满足x1＝0、0.1＜y1≤0.3的组成范围的方式形成，可得到关态时漏极漏电流小并且高耐压的HEMT元件20。另外，如上所述，这些内容对于没有隔离层4的HEMT元件10也同样成立。这是由于，图11所示的各特性，除了迁移率之外，不依赖于隔离层4的有无。 
<具有隔离层的HEMT元件的制作> 
具有如上所述结构的HEMT元件20，除了隔离层4的形成过程之外，其余使用与第一实施方案中的HEMT元件10相同的方法进行制作。 
具体地说，在制作外延基板20A时，直到形成到沟道层3之后，使基座温度为隔离层形成温度T3(但T3与T1大致相同)，使反应器内保持氮气氛围，使反应器压力为10kPa后，将有机金属原料气与氨气导入反应器内，使作为隔离层4的Inx3Aly3Gaz3N层形成为规定的厚度。 
然后，在这样形成隔离层4之后，以与制作所述外延基板10A的情况相同的顺序制作势垒层5。 
另外，如上所述，沟道层形成温度T1在950℃≤T1≤1250℃范围内设定，另一方面，势垒层形成温度T2在650℃≤T2≤800℃范围内根据势垒层5的InN摩尔分数来设定。并且，隔离层形成温度T3(℃)也被设定成与沟道层形成温度T1(℃)大致相同。因此，要形成势垒层5，就需要在沟道层3或隔离层4形成之后降低基座温度。在未设有隔离层4的第一实施方案中的HEMT元件10的制作过程中，由于所述降温时沟道层3的表面保持裸露状态，所以氛围气体可导致该表面被侵蚀。与此相对，如本实施方案所述，在与沟道层形成温度T1大致相同的隔离层形成温度T3下形成隔离层4的情况下，在隔离层4形成后降低基座温度，所以隔离层4起到沟道层3表面的保护层的作用。这也被认为有助于提高二维电子气的迁移率。 
如上所述，根据本实施方案，在设定了诸如第一实施方案中的HEMT元件那样的沟道层和势垒层的组成的HEMT元件中，由于在 沟道层与势垒层之间设置隔离层，可得到和第一实施方案中的HEMT元件一样具有高的二维电子气浓度并且二维电子气的迁移率提高的HEMT元件。 
实施例
(实施例1) 
在本实施例中，制作了第一实施方案的HEMT元件10。具体地，制作沟道层3和势垒层5的组成的组合不同的多个外延基板10A，分别使用它们制作了HEMT元件10。 
在制作外延基板10A时，首先，准备多张(0001)面方位的直径为2英寸的6H-SiC基板作为基板1。将各基板1分别设置于MOCVD炉反应器内，真空排气置换后，使反应器内压力为30kPa，形成氢/氮混合流状态的气氛。接着，通过加热基座使基板升温。 
一旦基座温度达到1050℃，将Al原料气和氨气导入反应器内，形成作为缓冲层2的厚度为200nm的AlN层。 
然后，使基座温度保持在根据沟道层3的目标组成在950℃≤T1≤1250℃范围内确定的规定的沟道层形成温度T1(℃)，将有机金属原料气和氨气以对应于该目标组成的流量比导入反应器内，使作为沟道层3的Inx1Aly1Gaz1N层以2μm的厚度形成。另外，沟道层3的目标组成为(x1，y1，z1)＝(0，0，1)、(0，0.1，0.9)、(0，0.2，0.8)、(0，0.3，0.7)四种。各自的沟道层形成温度T1分别为，1080℃、1100℃、1130℃、1180℃。 
得到沟道层3后，使基座温度保持在根据势垒层5的目标组成由式子T2＝830-667·x2所确定的势垒层形成温度T2(℃)，在反应器内形成氮气氛围后，使反应器压力为10kPa。接着，将有机金属原料气和氨气以对应于该目标组成的流量比导入反应器内，使作为势垒层5的Inx2Aly2Gaz2N层以15nm的厚度形成。另外，有机金属原料的鼓泡用气及载气全部用氮气。另外，V/III比为5000。 
在势垒层5形成后，使基座温度降至室温附近，使反应器内恢复至大气压后，将反应器向大气开放，然后取出制作的外延基板10A。 
接着，用该外延基板10A来制作HEMT元件10。另外，HEMT元件以如下方式设计，即：栅宽为1mm，源-栅间隔为0.5μm，栅-漏间隔为7.5μm，栅长为1.5μm。 
首先，使用光刻法和RIE法在各个元件的边界位置蚀刻除去400 nm左右的深度。 
接着，在外延基板10A之上形成厚度10nm的SiO2膜，然后用光刻法蚀刻除去在源电极6和漏电极7的预定形成位置的SiO2膜，得到SiO2图案层。 
接着，通过用真空淀积法和光刻法，在源电极6和漏电极7的预定形成位置形成由Ti/Al/Ni/Au(各自的膜厚度分别为25/75/15/100nm)构成的金属图案，从而形成源电极6和漏电极7。接着，为使源电极6和漏电极7的欧姆性良好，在850℃的氮气氛围中进行30秒的热处理。 
其后，用光刻法从SiO2图案层中除去栅电极8的预定形成位置的SiO2膜，进而用真空淀积法和光刻法在该预定形成位置，形成作为由Pd/Au(各自的膜厚度分别为30/100nm)构成的肖特基性金属图案的栅电极8。 
通过以上过程，可得到HEMT元件10。 
另外，为能够测定设备特性，对于相关的HEMT元件10，使用CVD法和光刻法，形成氮化硅钝化膜的基础上，在该钝化膜与源电极6、漏电极7及栅电极8的对应位置开接触孔，进行引线连接(wirebonding)。 
对于这样得到的多个HEMT元件10，根据霍尔效应(hall effect)，测定二维电子气的浓度和迁移率。 
图2(a)～图2(d)是，将沟道层3的组成固定，将由测定得到的二维电子气的浓度相对于势垒层5的组成(具体是指InN摩尔分数)绘制的图。另外，图3～图6是将图2(a)～图2(d)的数据(部分除外)绘制在以InN、AlN、GaN为顶点的三元相图上的图。另外，二维电子气的迁移率为300～400cm2/Vs的范围的值。 
由以上结果可以确定，通过以满足Inx1Aly1Gaz1N(但是x1+y1+z1＝1，x1＝0，0≤y1≤0.3)的组成范围的方式形成沟道层，且如图3～图6所示的那样，以满足在三元相图中由(1)式～(5)式确定的直线所围成的组成范围的方式形成势垒层5，可得到形成2×1013/cm2以上的高浓度的二维电子气的HEMT元件。 
另一方面。从对外延基板10A进行的X射线衍射测定的结果也可以确定，对于属于三元相图中所述(1)式～(5)式所表示的组成范围的势垒层5，面内方向的应变在1％以内。也就是说，可以确定，如果以属于(1)式～(5)式所表示的组成范围的方式制作势垒层5，可得到势垒层内的应变被抑制，且二维电子气浓度高的HEMT元件。 
进一步可以确定，如果以满足在三元相图中由所述(6)式～(10)式确定的直线所围成的组成范围的方式形成势垒层5，可得到形成3×1013/cm2以上的更高浓度的二维电子气的HEMT元件。 
(比较例1) 
在本比较例中，除了在形成势垒层5时的氛围气中有意混入氢气之外，以与实施例1同样的顺序制作HEMT元件。图12是列表显示实施例1中得到的HEMT元件和在混入了氢气的氛围气中得到的本比较例的HEMT元件的各自的二维电子气浓度的图。另外，在图12中，作为代表例，显示了沟道层3的组成和势垒层5的组成的组合不同的两种HEMT元件的结果。另外，在图12中，对于本比较例中氢气的混入方法也一并进行了显示。 
如图12所示的那样，可以确定，在势垒层形成时的氛围气体中混入了氢气的HEMT元件的二维电子气浓度显著降低。也就是说，可以确定，势垒层的形成在不存在氢气的氛围中进行比较有效，例如实施例1那样的氮气氛围。 
(实施例2) 
在本实施例中，制作第二实施方案相关的HEMT元件20。另外，沟道层3的组成为实施例1所示的4种加上(x1，y1，z1)＝(0，0.01，0.99)和(0，0.05，0.95)两种，共6种，沟道层3的形成步骤和势垒层5的形成步骤之间设置隔离层4的形成步骤，除此之外，使用与实施例1同样的顺序和同样的制作条件。 
具体地，沟道层3形成后，使基座温度保持在规定的隔离层形成温度T3，使反应器压力为10kPa后，通过将有机金属原料气与氨气导入反应器内，形成作为隔离层4的Inx3Aly3Gaz3N层，随后形成势垒层5。另外，隔离层4的目标组成为(x3，y3，z3)＝(0，1，0)、(0，0.9，0.1)两种。各自的隔离层形成温度T3为与沟道层形成温度T1相同的温度。另外，隔离层4的厚度有0.3nm、0.5nm、1nm、1.5nm、2nm五个标准。 
对于得到的HEMT元件20，与实施例1同样地测定二维电子气浓度和迁移率，并且进行X射线衍射测定、沟道层电阻率测定、漏极漏电流测定及关态耐压测定。关态时的测定在施加作为栅偏压(gate bias)的-10V的状态下进行。另外，作为漏极漏电流，测定源-漏间电压为100V时的电流值。 
图9是显示对于沟道层3和势垒层5的组成不同的几个HEMT元件20，隔离层4的组成和迁移率的图。在图9中，显示了隔离层4的膜厚度均为1nm的情况下的结果。另外，图10是显示隔离层4的膜厚度和二维电子气迁移率的关系的图。在图10中，显示了形成作为隔离层4的AlN层的情况下的结果。从这些结果可知，通过设置厚度为0.5nm～1.5nm范围的隔离层4，可以得到与没有设置隔离层的HEMT元件相比迁移率高3～4倍左右的HEMT元件。另外，关于二维电子气浓度，与没有设置隔离层4的实施例1的HEMT元件之间没有显著的差异。 
进一步，图11是显示对于沟道层3及势垒层5的组成不同的几个HEMT元件20，迁移率、位于X射线衍射线的(0002)面及(10-12)面的半峰宽、沟道层的电阻率、漏极漏电流及关态耐压的图。从图11的结果可以确定，通过使沟道层3以满足x1＝0、0.01≤y1≤0.1的组成范围的方式形成，可得到二维电子气的迁移率高并且关态时漏极漏电流小的HEMT元件，以及，通过使沟道层3以满足x1＝0、0.1＜y1≤0.3的组成范围的方式形成，可得到关态时漏极漏电流小并且高耐压的HEMT元件。 
(实施例3) 
在本实施例中，除改变了势垒层5形成时的反应器内的压力以外，以与实施例2同样的顺序制作HEMT元件。对于得到的HEMT元件，除了测定二维电子气浓度、迁移率，还进行了根据AFM的表面均方根粗糙度测定、接触电阻(contact resistance)测定和栅极漏电流测定。图13是列表显示对于在本实施例中得到的HEMT元件，反应器内压力与所述各测定的测定结果的图。另外，在图13中，作为代表例，显示了对沟道层3的组成和势垒层5的组成的组合不同的两种HEMT元件进行测定的结果。 
从图13所示的结果可以确定，通过使势垒层5形成时的反应器内压力在1kPa以上30kPa以下，可以形成高浓度且高迁移率的二维电子气。进而，可以确定，通过使反应器内压力在1kPa以上20kPa以下，可以得到欧姆接触电阻低、栅极漏电流小(肖特基接触特性良好) 的的HEMT元件。可以认为，这是由反应器压力降低而使表面平坦性提高(表面均方根粗糙度的值变小)的缘故。 
(实施例4) 
在本实施例中，除改变了势垒层5形成时的V/III比以外，以与实施例2同样的顺序制作HEMT元件。对于得到的HEMT元件，除了测定二维电子气浓度、迁移率，还进行了根据AFM的表面均方根粗糙度测定、接触电阻(contact resistance)测定和栅极漏电流测定。图14是列表显示对于在本实施例中得到的HEMT元件，V/III比与所述各测定的测定结果的图。另外，在图14中，作为代表例，显示了对沟道层3的组成和势垒层5的组成的组合不同的两种HEMT元件进行测定的结果。 
从图14所示的结果可以确定，通过使势垒层5形成时的V/III比在3000以上20000以下，可以得到形成高浓度且高迁移率的二维电子气，且设备特性良好的HEMT元件。 

Claims (16)

1.一种半导体元件用外延基板，具有：
基底基板；
由AlN构成的缓冲层；
由至少含有Al或Ga、组成为Inx1Aly1Gaz1N的第一III族氮化物构成的沟道层，其中x1+y1+z1=1；
由至少含有In和Al、组成为Inx2Aly2Gaz2N的第二III族氮化物构成的势垒层，其中x2+y2+z2=1，
其特征在于，所述第一III族氮化物的组成在由x1=0、0≦y1≦0.3所确定的范围内，并且，所述第二III族氮化物的组成是，在以InN、AlN、GaN为顶点的三元相图上，根据所述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内：
【式1】
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【式2】
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【式3】
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【式4】
z2＝0
【式5】
Figure FDA00002967510500021
，
并且所述沟道层的表面粗糙度为0.1nm至3nm。
2.权利要求1所述的半导体元件用外延基板，其特征在于，所述第二III族氮化物的组成是，在以InN、AlN、GaN为顶点的三元相图上，以下各式所表示的直线所围成的范围内：
【式6】
x 2 = y 2 - ( 0.5 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.5 - 0.5 y 1 ) 2.78
【式7】
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【式8】
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【式9】
z2＝０
【式10】
Figure FDA00002967510500025
。
3.权利要求1或2所述的半导体元件用外延基板，其特征在于，
在所述沟道层与所述势垒层之间还具有由第三III族氮化物构成的隔离层，所述第三III族氮化物至少含有Al，组成为Inx3Aly3Gaz3N，其中x3+y3+z3=1，所述隔离层具有比所述势垒层大的带隙能。
4.权利要求1所述的半导体元件用外延基板，其特征在于，所述第一III族氮化物的组成在由x1=0、0<y1≦0.1所确定的范围内。
5.权利要求1所述的半导体元件用外延基板，其特征在于，所述第一III族氮化物的组成在由x1=0、0.1<y1≦0.3所确定的范围内。
6.权利要求3所述的半导体元件用外延基板，其特征在于，所述第三III族氮化物的组成在由x3=0、0≦z3≦0.05所确定的范围内。
7.权利要求6所述的半导体元件用外延基板，其特征在于，所述第三III族氮化物是AlN。
8.一种半导体元件，是在权利要求1至7中任一项所述的半导体元件用外延基板的所述势垒层上，设置源电极、漏电极及栅电极而形成的。
9.一种半导体元件用外延基板的制作方法，其特征在于，包括：
缓冲层形成步骤，即在基底基板之上形成由AlN构成的缓冲层；
沟道层形成步骤，即在所述缓冲层之上外延形成由第一III族氮化物构成的沟道层，所述第一III族氮化物至少含有Al或Ga、具有Inx1Aly1Gaz1N的组成，其中x1+y1+z1=1；
势垒层形成步骤，即在所述沟道层之上外延形成由第二III族氮化物构成的势垒层，所述第二III族氮化物至少含有In和Al、具有Inx2Aly2Gaz2N的组成，其中x2+y2+z2=1
所述第一III族氮化物的组成从x1=0、0≦y1≦0.3所确定的范围内选择，并且所述第二III族氮化物的组成从在以InN、AlN和GaN为顶点的三元相图上，根据所述第一III族氮化物的组成确定的以下各式所表示的直线围成的范围内选择：
【式11】
x 2 = y 2 - ( 0.36 + 0.5 y 1 ) 1.78 = - z 2 - ( 0.64 - 0.5 y 1 ) 2.78
【式12】
x 2 = y 2 - ( 0.45 + y 1 ) 4.5 = - z 2 - ( 0.55 - y 1 ) 5.5
【式13】
x 2 = - y 2 - ( 0.9 - 0.7 y 1 ) 4.5 = z 2 - ( 0.1 + 0.7 y 1 ) 3.5
【式14】
z2＝0
【式15】
，
并且所述沟道层的表面粗糙度为0.1nm至3nm。
10.权利要求9所述的半导体元件用外延基板的制作方法，其特征在于，形成所述沟道层的温度T1（℃）在950℃≦T1≦1250℃范围内确定，形成所述势垒层的温度T2（℃）根据所述第二III族氮化物中InN的摩尔分数x2确定，即800-667·x2(℃)≦T2≦860-667·x2(℃)，且在600℃≦T2≦850℃范围内确定。
11.权利要求9或10所述的半导体元件用外延基板的制作方法，其特征在于，所述势垒层形成步骤中的原料气体以外的氛围气体为氮气。
12.权利要求9所述的半导体元件用外延基板的制作方法，其特征在于，在所述沟道层形成后，还具有在所述沟道层上形成由第三III族氮化物构成的隔离层的隔离层形成步骤，所述第三III族氮化物至少含有Al，组成为Inx3Aly3Gaz3N，其中x3+y3+z3=1，所述隔离层具有比所述势垒层大的带隙能，并使所述势垒层形成于所述隔离层上。
13.权利要求12所述的半导体元件用外延基板的制作方法，其特征在于，在所述隔离层形成步骤中所述隔离层的形成温度T3（℃）与所述沟道层的形成温度T1（℃）大致相同。
14.权利要求9所述的半导体元件用外延基板的制作方法，其特征在于，所述势垒层形成步骤中反应器内的压力在1kPa以上30kPa以下。
15.权利要求14所述的半导体元件用外延基板的制作方法，其特征在于，所述势垒层形成步骤中反应器内的压力在1kPa以上20kPa以下。
16.权利要求9所述的半导体元件用外延基板的制作方法，其特征在于，所述势垒层形成步骤中V/III比在5000以上20000以下。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009119356A1 (ja) 2008-03-24 2011-07-21 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5583610B2 (ja) * 2010-03-24 2014-09-03 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
WO2011118433A1 (ja) * 2010-03-24 2011-09-29 日本碍子株式会社 半導体素子用エピタキシャル基板および半導体素子
JP2011222969A (ja) * 2010-03-26 2011-11-04 Ngk Insulators Ltd 半導体素子用エピタキシャル基板の製造方法、半導体素子用エピタキシャル基板、および半導体素子
JP5665171B2 (ja) * 2010-05-14 2015-02-04 住友電気工業株式会社 Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
DE102010016993A1 (de) * 2010-05-18 2011-11-24 United Monolithic Semiconductors Gmbh Halbleiter-Bauelement
JP2012019069A (ja) * 2010-07-08 2012-01-26 Toshiba Corp 電界効果トランジスタおよび電界効果トランジスタの製造方法
WO2012014675A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP5806545B2 (ja) * 2011-08-03 2015-11-10 日本碍子株式会社 半導体素子、ｈｅｍｔ素子、および半導体素子の製造方法
JP6035721B2 (ja) * 2011-09-27 2016-11-30 住友電気工業株式会社 半導体装置の製造方法
CN103243389B (zh) * 2012-02-08 2016-06-08 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法
US8860091B2 (en) * 2012-04-16 2014-10-14 Hrl Laboratories, Llc Group III-N HFET with a graded barrier layer
CN103828030B (zh) 2012-08-10 2017-11-10 日本碍子株式会社 半导体元件、hemt元件、以及半导体元件的制造方法
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP5999443B2 (ja) 2013-06-07 2016-09-28 豊田合成株式会社 ＩＩＩ 族窒化物半導体結晶の製造方法およびＧａＮ基板の製造方法
US9412830B2 (en) * 2014-04-17 2016-08-09 Fujitsu Limited Semiconductor device and method of manufacturing semiconductor device
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
JP6433390B2 (ja) * 2015-08-06 2018-12-05 三菱電機株式会社 半導体装置
JP6870304B2 (ja) * 2016-12-05 2021-05-12 住友電気工業株式会社 半導体装置の製造方法
WO2024026279A1 (en) * 2022-07-25 2024-02-01 Transphorm Technology, Inc. High voltage iii-n devices and structures with reduced current degradation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429467B1 (en) * 1999-01-29 2002-08-06 Nec Corporation Heterojunction field effect transistor

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398044B2 (ja) * 1998-04-14 2003-04-21 古河電気工業株式会社 電界効果トランジスタ
JP3543628B2 (ja) * 1998-08-13 2004-07-14 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体発光素子の製造方法
JP2001326232A (ja) * 2000-05-12 2001-11-22 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP3708810B2 (ja) 2000-09-01 2005-10-19 シャープ株式会社 窒化物系ｉｉｉ−ｖ族化合物半導体装置
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
WO2003015174A2 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
US7470941B2 (en) * 2001-12-06 2008-12-30 Hrl Laboratories, Llc High power-low noise microwave GaN heterojunction field effect transistor
JP2003178976A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3977659B2 (ja) 2002-02-21 2007-09-19 沖電気工業株式会社 ヘテロ接合電界効果トランジスタ
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
JP2005268493A (ja) 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP4748945B2 (ja) 2004-03-26 2011-08-17 日本碍子株式会社 トランジスタ素子の作製方法
JP2005353817A (ja) * 2004-06-10 2005-12-22 Toyoda Gosei Co Ltd 電界効果トランジスタ及びその製造方法
JPWO2006022453A1 (ja) * 2004-08-27 2008-05-08 独立行政法人情報通信研究機構 ＧａＮ系電界効果トランジスタおよびその製造方法
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
JP4832768B2 (ja) * 2005-02-09 2011-12-07 日本電信電話株式会社 半導体装置
JP2006286698A (ja) 2005-03-31 2006-10-19 Furukawa Electric Co Ltd:The 電子デバイス及び電力変換装置
JP2006303259A (ja) * 2005-04-22 2006-11-02 Ishikawajima Harima Heavy Ind Co Ltd 窒化物半導体発光素子と窒化物半導体の成長方法
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
JP2007142003A (ja) 2005-11-16 2007-06-07 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製方法、エピタキシャル基板における反り低減方法、エピタキシャル基板、および半導体素子
JP5041701B2 (ja) 2005-12-07 2012-10-03 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタ
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
CN101390201B (zh) * 2005-12-28 2010-12-08 日本电气株式会社 场效应晶体管和用于制备场效应晶体管的多层外延膜
US20080067549A1 (en) * 2006-06-26 2008-03-20 Armin Dadgar Semiconductor component
JP2008034658A (ja) 2006-07-28 2008-02-14 Rohm Co Ltd 窒化物半導体素子
JP2008258299A (ja) * 2007-04-03 2008-10-23 Sumitomo Chemical Co Ltd 電界効果トランジスタ
JPWO2009119356A1 (ja) 2008-03-24 2011-07-21 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の作製方法
JP5580009B2 (ja) * 2009-08-28 2014-08-27 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法
JP5702058B2 (ja) * 2009-08-28 2015-04-15 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の作製方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429467B1 (en) * 1999-01-29 2002-08-06 Nec Corporation Heterojunction field effect transistor

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
F.Medjdoub，等.《Barrier layer downscaling of InAlN/GaN HEMTs》.《Device Research Conference，2007 65th Annual》.2007,109-110. *
JP特开2001-326232A 2001.11.22
JP特开2006-222191A 2006.08.24
JP特开2008-258299A 2008.10.23
JP特开平11-297713A 1999.10.29
JP特表2007-535138A 2007.11.29
Takuma Nanjo，等.《Remarkable Breakdown Voltage Enhancement in AlGaN Channel HEMTs》.《International Electron Devices Meeting 2007》.2007,397-400. *

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