JP3977659B2

JP3977659B2 - ヘテロ接合電界効果トランジスタ

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Publication number: JP3977659B2
Application number: JP2002044515A
Authority: JP
Inventors: 朋幸山田; 毅彦槇田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-02-21
Filing date: 2002-02-21
Publication date: 2007-09-19
Anticipated expiration: 2022-02-21
Also published as: JP2003243424A

Description

【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合電界効果トランジスタに関する。
【０００２】
【従来の技術】
半導体素子の一つであるトランジスタには、種々のものが知られているが、近年では、低電圧・高速動作が可能で、低雑音性能が得られることから、ヘテロ接合電界効果トランジスタが注目されている。
ヘテロ接合電界効果トランジスタは、ＩＩＩ−Ｖ族化合物半導体基板上にノンドープＩＩＩ−Ｖ族化合物半導体層とｎ型ＩＩＩ−Ｖ族化合物半導体層とを形成したときに、そのヘテロ接合面に発生する高い移動度の二次元電子ガス濃度をゲート電極により制御する構成となっている。
【０００３】
当該ヘテロ接合電界効果トランジスタとしては、ＩＩＩ−Ｎｉｔｒｉｄｅ系（特に、ＡｌＧａＮ／ＧａＮ系）の半導体素子として、ＳｔａｃｉａＫｅｌｌｅｒｅｔａｌ．：ＩＥＦＥＴｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，４８，５５２（２００１），’’ＧａｌｌｉｕｍｎｉｔｒｉｄｅＢａｓｅｄＨｉｇｈＰｏｗｅｒＨｅｔｅｒｏｊｕｎｃｔｉｏｎＦｉｅｌｄｅｆｆｅｃｔＴｒａｎｓｉｓｔｏｒｓ：ＰｒｏｃｅｓｓＤｅｖｅｌｏｐｍｅｎｔａｎｄＰｒｅｓｅｎｔＳｔａｔｕｓａｔＵＣＳＢ’’に記載のものが挙げられる。
【０００４】
ＡｌＧａＮ／ＧａＮ系のヘテロ接合電界効果トランジスタにおいて上記文献では、有機金属気相成長法（ＭＯＣＶＤ法）により成長させたＡｌＧａＮ／ＧａＮ積層膜表面のＡｌＧａＮ膜が、Ａｌ組成比０．２５より大きいとグレイン状になり、積層膜成長パラメータのアンモニア流量を減らすことにより、グレイン状から平坦状に改善できることが記述されている。しかしながら、この方法においても、なお、グレイン状態は残っており、良質な平坦膜は得られていない。
【０００５】
ＡｌＧａＮ表面層がグレイン状になると、二次元電子濃度を大きくできなくなり、ヘテロ接合電界効果トランジスタの電流値を大きくすることが不可能となる。また、グレイン状となることで、表面欠陥が多くなり、高周波特性が劣化する。つまり、ヘテロ接合電界効果トランジスタ特性が劣化する。
【０００６】
図５に、上記文献を参考にしたヘテロ接合電界効果トランジスタのＡｌ_0.26Ｇａ_0.74Ｎ／ＧａＮ積層構造を示す。
その構造としては、サファイア（Ａｌ₂Ｏ₃）からなる基板１０１上に、ＧａＮ層（低温バッファ層）１０２、ノンドープＧａＮ層（チャネル層）１０３、ノンドープＡｌ_0.26Ｇａ_0.74Ｎ層（スペーサ層）１０４、ｎ型のＡｌ_0.26Ｇａ_0.74Ｎ層（電子供給層）１０５およびノンドープＡｌ_0.26Ｇａ_0.74Ｎ層（キャップ層）１０６が順次形成されたものとなっている。
【０００７】
上記文献と同様に、本発明者らの実験でも、最表面層であるノンドープＡｌ_0.26Ｇａ_0.74Ｎ層１０６を、その表面が完全な平坦膜として形成することは不可能で、その表面には亀裂が見られる等、依然としてグレイン状であった。
【０００８】
グレイン状になる一因としては、前記電子供給層およびスペーサ層のＡｌ_0.26Ｇａ_0.74Ｎの格子定数（原子間距離と等価）が、チャネル層であるＧａＮの格子定数より小さいために、格子不整合が生じることで、表面から内部に向かって亀裂が入るためと考えられる。
【０００９】
【発明が解決しようとする課題】
以上から、本発明は、表面を平坦な状態とし、上述の表面がグレイン状となることに起因する特性劣化を生じないヘテロ接合電界効果トランジスタを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決すべく鋭意検討の結果、本発明者らは、以下に示す本発明により当該課題を解決することができることを見出した。すなわち、本発明は、
＜１＞基板上に、少なくとも、低温バッファ層、チャネル層、スペーサー層、電子供給層のそれぞれの半導体層が順次形成された半導体素子であって、
前記電子供給層上に、さらに、キャップ層が形成されており、
該キャップ層の格子定数が、前記チャネル層の格子定数と略同一であり、前記スペーサー層および前記電子供給層の格子定数とは異なり、
前記チャネル層がＧａＮからなり、
前記スペーサー層および前記電子供給層がＡｌ _ｉＧａ _１−ｉＮ（０＜ｉ＜１）からなり、
前記キャップ層がＡｌ _ｘＩｎ _ｙＧａ _{１−ｘ−ｙ} Ｎ（０≦ｘ＜１、０＜ｙ＜１）からなる
ことを特徴とするヘテロ接合電界効果トランジスタである。
【００１２】
【発明の実施の形態】
＜ヘテロ接合電界効果トランジスタ＞
本発明のヘテロ接合電界効果トランジスタは、基板上に、少なくとも、ノンドープのＧａＮまたはＡｌＧａＮ等からなる低温バッファ層、ノンドープＧａＮ等からなるチャネル層、ノンドープＡｌＧａＮ等からなるスペーサー層、ｎ型ＡｌＧａＮ等からなる電子供給層が順次形成されており、前記電子供給層上に、さらに、ｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１）等からなるキャップ層が形成されている。
上記キャップ層は、平坦な状態で形成されているため、表面欠陥に起因する二次元電子濃度の減少を防ぎ、高周波特性の低下等といったヘテロ接合電界効果トランジスタ特性の劣化を防止することができる。
なお、上記「平坦」とは、キャップ層表面に亀裂がほとんど無い、もしくは全く無い状態をいい、具体的には、原子間力顕微鏡（ＡＦＭ）で測定した表面粗さ（下記式（１）で表わされるＲＭＳ）が、０．４ｎｍ以下、好ましくは、０．３ｎｍ以下の範囲にあることをいう。
ＲＭＳが０．４ｎｍを超えると、表面の亀裂が多くなり、その結果、欠陥の数が多くなって、表面層（キャップ層）が平坦でなくなり、ヘテロ接合電界効果トランジスタの特性が劣化しやすくなることがある。
【００１３】
【数１】

【００１４】
上記式（１）中、Ｚ_iは、測定点ｉでの表面の高さを示し、Ｚ_aveは、全ての測定点に対する平均高さを示し、ｎは、測定点の数を示す。
【００１５】
前記「平坦」なキャップ層は、これを構成するｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮの格子定数をＧａＮの格子定数と略同一となるように、格子整合させることで得られる。
ここで、前記「略同一」とは、ＧａＮの格子定数をＣとした場合、Ａｌ_xＩｎ_yＧａ_1-x-yＮの格子定数が、０．９９７Ｃ〜１．０１Ｃの範囲にあることをいう。かかる範囲にあることで、亀裂（表面欠陥）が無くなり、平坦な表面が得られる。
【００１６】
既述のように、従来のヘテロ接合電界効果トランジスタの表面に亀裂が生じるのは、チャネル層と、該チャネル層と接触するスペーサー層や電子供給層と、の格子定数が異なるため、格子不整合が生じ、チャネル層から厚み方向に離れるほど格子がフリーなるためと考えられる。
従って、キャップ層を、チャネル層を構成する材料（例えば、ＧａＮ）と格子整合させることができれば、電子供給層の格子は、この上のキャップ層の格子からも応力を受け、亀裂を生じなくなると考えられる。その結果、キャップ層表面は、欠陥がほとんどない、もしくは全くない平坦な状態となり、ヘテロ接合電界効果トランジスタの特性劣化を防ぐことができる。
【００１７】
本発明のヘテロ接合電界効果トランジスタでは、キャップ層として、好ましくは、ｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮからなる層を電子供給層上に形成する。前記Ａｌ_xＩｎ_yＧａ_1-x-yＮは、当該式中のｘ、ｙを、０≦ｘ＜１、０＜ｙ＜１の範囲で適宜設定することで、ＧａＮからなるチャネル層と格子整合するようになる。
【００１８】
ＧａＮ（チャネル層）と格子整合するＡｌ_xＩｎ_yＧａ_1-x-yＮをキャップ層とすることで、電子供給層の上部（キャップ層と電子供給層との界面）がキャップ層から応力を受け、下層のチャネル層との相互作用により、亀裂の発生が抑制されると考えられる
このような亀裂の発生が抑制されることによって、表面が平坦となって、既述の効果が奏されると考えられる。
【００１９】
Ａｌ_xＩｎ_yＧａ_1-x-yＮの当該式中のｘ、ｙは、図１に示すＧａＮ系積層構造を有する材料の格子定数とバンドギャップとの関係から設定することができる。
【００２０】
すなわち、ＧａＮと格子整合するＡｌ_xＩｎ_yＧａ_1-x-yＮは、前記「略同一」の意義を考慮して、図１に示すように、ＡｌＮ、ＧａＮ、ＩｎＮからなる三角形内で格子定数の値が３．１７９〜３．２２１Å（ＣをＧａＮの格子定数３．１８９Åとして、０．９９７Ｃ〜１．０１Ｃに対応）の領域（図１の斜線で示された部分）で表わされる。
従って、上記領域内で、ｘ、ｙの値を定めることで、ＧａＮと格子整合するＡｌ_xＩｎ_yＧａ_1-x-yＮからなる平坦なキャップ層が形成される。
なお、図１中のＡｌＮ、ＧａＮ、ＩｎＮの格子定数（Å）は、それぞれ、３．１１２、３．１８９、３．５４８であり、バンドギャップ（ｅＶ）は、それぞれ、３．３９．６．２０、１．８９である。
【００２１】
ここで、ｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮにおいて、ｘ＝ｙ＝０の場合のＧａＮをキャップ層として電子供給層を被った場合のその表面の原子間力顕微鏡（ＡＦＭ）像を図２に示す。図２から明らかなように、その表面に亀裂は見られない。また、表面粗さ（ＲＭＳ）は、０．３１ｎｍであり、その表面は平坦であることが確認できる。
すなわち、ＡＦＭの結果から、格子整合することで、表面に欠陥がない平坦なキャップ層が形成されることが確認できる。
【００２２】
さらに、ｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮからなるキャップ層を、そのバンドギャップが、図１の三角形内で斜線で示した範囲内で、例えば、Ａｌ_0.26Ｇａ_0.74Ｎのバンドギャップと一致するような組成にすれば、Ａｌ_xＩｎ_yＧａ_1-x-yＮとＡｌ_0.26Ｇａ_0.74Ｎとのバンドギャップが等しくなり、バンドの不連続が小さくなるため、ヘテロ接合電界効果トランジスタの直列抵抗成分を低くすることが可能で、ヘテロ接合電界効果トランジスタ特性をより良好にすることができる。
なお、直列抵抗成分を低くする手段としては、他に、キャップ層と電子供給層とのキャリア濃度を高める手段等を挙げることもできる。
【００２３】
以上から、ｎ−Ａｌ_xＩｎ_yＧａ_1-x-yＮからなるキャップ層は、ＧａＮと格子整合させ、そのバンドギャップを電子供給層を構成する材料（例えば、Ａｌ_0.26Ｇａ_0.74Ｎ）と一致させた状態を中心として、図１に示される三角形内の斜線領域に入るような組成にすることが好ましいといえる。
【００２４】
＜ヘテロ接合電界効果トランジスタの製造方法＞
本発明のヘテロ接合電界効果トランジスタの製造方法は、少なくとも、電子供給層上にＧａＮ（チャネル層）と略同一の格子定数を有するｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮからなるキャップ層を形成するキャップ層形成工程、を有することが好ましい。
以下、本発明のヘテロ接合電界効果トランジスタの製造方法について図面を参照して説明する。
【００２５】
図３は、本発明のヘテロ接合電界効果トランジスタの製造工程を示す図である。
図３（ａ）は、半導体素子の積層構造を示したものである。かかる積層構造は、例えば、有機金属気相成長法（ＭＯＣＶＤ法）により作製することができる。
ここで、窒素（Ｎ）の原料ガスとしては、例えば、アンモニア（ＮＨ₃）、ガリウムの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧ）；アルミニウムの原料ガスとしては、例えば、トリメチルアルミニウム；インジウムの原料ガスとしては、例えば、トリメチルインジウム（ＴＭＩ）；ｎ型ドーパントとしては、シラン（ＳｉＨ₄）；を適用することが好ましい。
【００２６】
具体的には、まず、成長装置に設置した５００〜７００℃の基板１上に、低温バッファ層２を厚さ２０〜６０ｎｍで形成し、その後、基板１の温度を１０００〜１１００℃として、チャネル層３を厚さ２〜３μｍで形成する。
ここで、チャネル層形成時の原料ガスの流量としては、ＮＨ₃：５リットル／分、ＴＭＧ：６９μｍｏｌ／分で行うことが好ましい。
【００２７】
基板１としては、サファイア（Ａｌ₂Ｏ₃）やＳｉＣの他、最近研究レベルで使われているＧａＮ単結晶の基板を使用することが好ましい。また、低温バッファ層２を構成する材料としては、ＧａＮやＡｌＧａＮ等を挙げることができる。さらに、チャネル層３を構成する材料としては、ノンドーブＧａＮ等を挙げることができる。
【００２８】
形成したチャネル層３上に、スペーサー層４を厚さ５〜１５ｎｍで形成する。形成したスペーサー層４上に、キャリア濃度が（１〜１０）×１０¹⁸ｃｍ^-3の電子供給層５を厚さ１０〜４０ｎｍで形成する。
【００２９】
スペーサー層４を構成する材料としては、Ａｌ、ＧａおよびＮからなる半導体材料で、特に、ノンドープＡｌ_0.26Ｇａ_0.74Ｎ等を挙げることができる。また、電子供給層５を構成する材料としては、Ａｌ、ＧａおよびＮからなる半導体材料で、特に、ｎ−Ａｌ_0.26Ｇａ_0.74Ｎ等を挙げることができる。
ここで、スペーサー層４および電子供給層５を形成する際の温度は、１０００〜１１００℃とすることが好ましい。また、ＮＨ₃、ＴＭＧ、ＴＭＡの流量は、Ａｌ_0.26Ｇａ_0.74Ｎ層については、それぞれ、５リットル／分、２９．５μｍｏｌ／分、５．２μｍｏｌ／分といった条件で行うことが好ましい。
【００３０】
次に、形成した電子供給層上に、キャリア濃度を（１〜５）×１０¹⁸ｃｍ^-3としたｎ型のＡｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、）からなるキャップ層を厚さ１０〜２０ｎｍで形成する（キャップ層形成工程）。Ａｌ_xＩｎ_yＧａ_1-x-yＮのｘ、ｙは、既述のように、ＧａＮと格子整合するように設定するが、バンドギャップ等を考慮して、ｘ、ｙをそれぞれ、０．２９、０．０７程度とすることが好ましい。
なお、かかるキャップ層も、一般的なＭＯＣＶＤ法によって形成することができる。
【００３１】
次に、キャップ層６が形成された積層体（ウエハ）を成長装置から取り出し、公知のフォトリソグラフィにより図３（ｂ）のようなレジストパターン１１を形成する。
【００３２】
その後、オーミック電極（ソース電極、ドレイン電極）形成用として、金属積層薄膜２１を厚さ３００〜４００ｎｍで真空蒸着により形成し、リフトオフ法によりレジストパターン１１上の金属積層薄膜２１を除去し、図３（ｃ）に示すような電極構造を形成する。当該電極構造を形成したウエハを窒素雰囲気中、４５０℃以上で数分間アニールすることによりオーミック接触を有するオーミック電極（ソース電極、ドレイン電極）２１’が得られる。
【００３３】
オーミック電極２１’積層構造としては、例えば、Ｔｉ薄膜、Ａｌ薄膜、Ｎｉ薄膜、Ａｕ薄膜をこの順に積層した構成とすることができる。
このオーミック電極２１’におけるキャップ層５に接触する第一層目の金属（金属薄膜２１を構成する金属）としては、Ｔｉ以外に、Ａｌ、Ｐｄ、Ｎｄ等から１種を選択して用いることもできる。
なお、前記アニール条件は一例であってこれに限定されるものではない。
【００３４】
次いで、再びフォトリソグラフィにより図３（ｄ）のレジストパターン３１を形成し、ショットキー金属を蒸着し、リフトオフ法により、図３（ｅ）に示すようなゲート電極４１が形成されたヘテロ接合電界効果トランジスタが作製される。
なお、前記ショットキー金属としては、Ｒｅ、Ｗ、Ｐｔ、Ｎｉ、Ｐｄ、Ａｕ等から１種を適宜選択することができる。
【００３５】
以上のようにして、本発明のヘテロ接合電界効果トランジスタが製造される。なお、上記製造方法は例示であって、種々の公知の層を適宜設ける等、本発明から奏される効果を阻害しない範囲で種々の変更を加えることができる。
【００３６】
【実施例】
以下、実施例により本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
【００３７】
（実施例１）
この実施例において、層の形成には、有機金属気相成長法（ＭＯＣＶＤ法）を用い、窒素（Ｎ）の原料ガスとしては、アンモニア（ＮＨ₃）、ガリウムの原料ガスとしては、トリメチルガリウム（ＴＭＧ）；アルミニウムの原料ガスとしては、トリメチルアルミニウム；インジウムの原料ガスとしては、トリメチルインジウム（ＴＭＩ）；ｎ型ドーパントとしては、シラン（ＳｉＨ₄）；を用いる。まず、成長装置に設置した６００℃のサファイア基板（厚さ０．３ｍｍ）上に、ＧａＮ低温バッファ層を厚さ３０ｎｍで形成し、その後、基板の温度を１０５０℃として、ノンドープＧａＮからなるチャネル層を厚さ２．５μｍで形成した。
また、チャネル層形成時の原料ガスの流量としては、ＮＨ₃：５リットル／分、ＴＭＧ：６９μｍｏｌ／分で行った（以下、同様）。
【００３８】
形成したチャネル層上に、ノンドープＡｌ_0.26Ｇａ_0.74Ｎからなるスペーサー層を厚さ１０ｎｍで形成した。その後、前記スペーサー層上に、ｎ型のＡｌ_0.26Ｇａ_0.74Ｎからなる電子供給層（キャリア濃度５×１０¹⁸ｃｍ^-3）を厚さ２０ｎｍで形成した。
ここで、スペーサー層４および電子供給層５を形成する際の温度は、１０５０℃とした。
【００３９】
形成した電子供給層上に、キャリア濃度を１×１０¹⁸ｃｍ^-3としたｎ型のＡｌ_0.29Ｉｎ_0.07Ｇａ_0.64Ｎ（格子定数：３．１８９Å、バンドギャップ：４．１２ｅＶ）からなるキャップ層を厚さ１０ｎｍで形成した（キャップ層形成工程）。
【００４０】
形成したキャップ層の表面を原子間力顕微鏡（ＡＦＭ）で測定した。測定したＡＦＭ像は、図２とほぼ同様で、その表面には欠陥が存在しないことが確認できた。また、その表面粗さ（ＲＭＳ）を測定したところ、０．２ｎｍであった。
すなわち、作製した積層体の表面（キャップ層の表面）は、平坦であり表面欠陥が無いに等しい状態であることが確認できた。
【００４１】
次に、キャップ層が形成された積層体（ウエハ）を成長装置から取り出し、公知のフォトリソグラフィによりレジストパターンを形成し、オーミック電極（ソース電極、ドレイン電極）形成用として、Ｔｉ薄膜を厚さ１５ｎｍ、Ａｌ薄膜を厚さ２２０ｎｍ、Ｎｉ薄膜を厚さ４０ｎｍ、Ａｕ薄膜を厚さ５０ｎｍでこの順に真空蒸着して金属積層薄膜を形成し、リフトオフ法によりレジストパターン上の金属積層薄膜を除去した。
【００４２】
この金属積層薄膜が形成されたウエハを窒素雰囲気中、４５０℃以上で数分間アニールすることによりオーミック接触を有するオーミック電極（ソース電極、ドレイン電極）が得られた。
次いで、再びフォトリソグラフィによりレジストパターンを形成し、ショットキー金属としてＲｅを蒸着し、リフトオフ法により、ゲート電極を形成し、ヘテロ接合電界効果トランジスタを作製した。
【００４３】
（比較例１）
キャップ層に、ｎ型のＡｌ_0.29Ｉｎ_0.07Ｇａ_0.64Ｎの代わりにノンドープのＡｌ_0.26Ｇａ_0.74Ｎからなる層（厚さ５ｎｍ）を形成した以外は、実施例１と同様にして、ヘテロ接合電界効果トランジスタを作製した。
図４に、オーミック接触する前のノンドープＡｌ_0.26Ｇａ_0.74Ｎからなるキャップ層の表面状態について、ＡＦＭの測定結果を示す。図４より、表面がグレイン状であることが確認された。さらに、ＡＦＭから算出した表面粗さ（ＲＭＳ）は０．９４ｎｍで、表面欠陥の存在が確認された。これは、格子不整合により表面に細かい亀裂が生じたためと考えられる。
【００４４】
実施例１および比較例１で作製したヘテロ接合電界効果トランジスタについて、ホール効果測定および電流−電圧特性測定によりその特性を評価したところ、比較例１では、表面欠陥に起因する特性の劣化が見られたのに対し、実施例１では、常に良好な特性が得られた。
【００４５】
【発明の効果】
本発明によれば、表面を平坦なものとし、表面がグレイン状となることに起因する特性劣化を生じないヘテロ接合電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】半導体のバンドギャップと格子定数との関係を示す図である。
【図２】キャップ層表面の原子間力顕微鏡像を示す写真である。
【図３】ヘテロ接合電界効果トランジスタの製造工程の例を示す図である。
【図４】比較例１のノンドープＡｌ_0.26Ｇａ_0.74Ｎからなるキャップ層の原子間力顕微鏡像を示す写真である。
【図５】ヘテロ接合電界効果トランジスタのＡｌ_0.26Ｇａ_0.74Ｎ／ＧａＮ積層構造を示す断面図である。
【符号の説明】
１・・・基板
２・・・低温バッファ層
３・・・チャネル層
４・・・スペーサー層
５・・・電子供給層
６・・・キャップ層
１１，３１・・・レジストパターン
２１・・・金属薄膜
２１’・・・オーミック電極
４１・・・ゲート電極

Claims

基板上に、少なくとも、低温バッファ層、チャネル層、スペーサー層、電子供給層のそれぞれの半導体層が順次形成された半導体素子であって、
前記電子供給層上に、さらに、キャップ層が形成されており、
該キャップ層の格子定数が、前記チャネル層の格子定数と略同一であり、前記スペーサー層および前記電子供給層の格子定数とは異なり、
前記チャネル層がＧａＮからなり、
前記スペーサー層および前記電子供給層がＡｌ _ｉＧａ _１−ｉＮ（０＜ｉ＜１）からなり、
前記キャップ層がＡｌ _ｘＩｎ _ｙＧａ _{１−ｘ−ｙ} Ｎ（０≦ｘ＜１、０＜ｙ＜１）からなる
ことを特徴とするヘテロ接合電界効果トランジスタ。