JP4748945B2

JP4748945B2 - トランジスタ素子の作製方法

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Publication number: JP4748945B2
Application number: JP2004092614A
Authority: JP
Inventors: 正宏坂井; 実人三好; 光浩田中; 孝志江川
Original assignee: NGK Insulators Ltd
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Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2011-08-17
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Description

本発明は、III族窒化物を用いたＨＥＭＴ素子とこれを構成する半導体積層構造、およびその作製方法に関する。

ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、飽和電子速度が速く、かつ高融点であることから、ＧａＡｓ系材料に代わる、高出力、高周波、耐環境用の半導体デバイス材料として期待されており、特に、その物性を活かすデバイスであるＨＥＭＴ（High Electron Mobility Transistor）などが研究、開発されている。

III族窒化物半導体からなるＨＥＭＴは、ＧａＮからなるチャネル層とＡｌＧａＮからなる電子供給層（キャリア供給層、ワイドバンドギャップ層とも称される）とによってヘテロ界面を形成するのが基本構造であるが、目的に応じた種々の層構成や組成がこれまで提案されている。

例えば、ＧａＮからなるチャネル層とＡｌＧａＮからなる電子供給層とによってヘテロ界面を形成したＨＥＭＴにおいては、ＧａＮとＡｌＧａＮとの格子定数差に起因してＡｌＧａＮ中に自発分極およびピエゾ効果による電界が生じる。これにより、チャネル層の界面近傍に、ＧａＡｓ系化合物半導体に比して数倍あるいは１桁大きな濃度の２次元電子ガスが発生することから、この特性を活かすべく、活発な研究開発がなされている。

例えば、ワイドバンドギャップ層であるＡｌＧａＮ層に、Ｉｎを含めたＡｌＩｎＧａＮを用いることで、窒化物材料を用いたＨＥＭＴにおける設計の幅を広げられると共に、その他、様々な効果が得られると考えられる。ワイドバンドギャップ層のＡｌ、Ｉｎの組成を変化させることにより、エンハンスメント型、ディプリーション型を作り分ける技術が開示されている（例えば、特許文献１参照。）。

また、電子供給層をＡｌＩｎＧａＮにて形成し、Ｓｉをドープすることによりその一部をｎ型に形成したＨＥＭＴも公知である（例えば、特許文献２参照。）。

特開２０００−２２３６９７号公報特開２００３−１５１９９６号公報

ところが、ワイドバンドギャップ層のＡｌＧａＮをＡｌＩｎＧａＮに置き換えると、シートキャリア濃度と共に、電子移動度も低下してしまうという問題がある。このため、シート抵抗が上昇し、十分なオーミックコンタクトを有する電極形成が難しかった。

シートキャリア濃度の低下は、チャネル層とワイドバンドギャップ層とのバンドオフセット量が少なくなるため、2次元電子ガスの閉じこめ効果が低下しているものと考えられるが、移動度の低下は低い結晶品質、もしくは電子の界面散乱が大きくなったことに起因すると考えられる。

従って、電子供給層にＩｎを加えてＡｌＩｎＧａＮとすることで実現されるＨＥＭＴ素子について、その高性能化を図るには、電子移動度やシートキャリア濃度などの特性が向上するよう作製条件を最適化する必要がある。特に、Ｉｎを含む層を形成する温度の最適化は、その組成および結晶品質を大きく左右するために重要である。

しかしながら、特許文献１においては、ＡｌＩｎＧａＮからなる電子供給層を作製する際の作製条件に関し、何らの示唆もなされていない。

また、特許文献２に開示されている技術は、特に、電子供給層におけるＡｌの混晶比に着目して電子移動度の向上を図ることを目的とする技術であり、温度制御を行うことにより、ＡｌＧａＮのＡｌ混晶比を変化させる技術についての記載はあるものの、Ｉｎとの関係においては、具体的な作製条件に関し何らの示唆もなされていない。

本発明は、上記課題に鑑みてなされたものであり、電子供給層がＡｌＩｎＧａＮを含み、かつ特性の良いＨＥＭＴ素子、およびその作製方法を提供することを目的とする。

また、請求項１の発明は、トランジスタ素子の作製方法が、所定の基材の上に緩衝層を形成する緩衝層形成工程と、前記緩衝層の上にＧａおよびＩｎのうち少なくとも１つを含む第１のＩＩＩ族窒化物からなるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上に少なくともＡｌを含む第２のＩＩＩ族窒化物からなるスペーサー層を形成するスペーサー層形成工程と、前記スペーサー層の上にＡｌ、Ｇａ、およびＩｎを含む第３のＩＩＩ族窒化物からなる電子供給層を形成する電子供給層形成工程と、前記電子供給層の直上にソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、を備え、前記電子供給層形成工程が、所定のｎ型ドーパントをドープするドープ層形成工程を含み、前記電子供給層形成工程における前記電子供給層の形成温度が、前記チャネル層形成工程および前記スペーサー層形成工程における前記チャネル層および前記スペーサー層の形成温度よりも低いことを特徴とする。

また、請求項２の発明は、請求項１に記載の作製方法であって、前記スペーサー層形成工程は、前記チャネル層の形成後降温しながら前記スペーサー層を形成する工程であることを特徴とする。

また、請求項３の発明は、請求項１に記載の作製方法であって、前記スペーサー層形成工程は、前記チャネル層の形成温度にて前記スペーサー層を形成する工程であることを特徴とする。
また、請求項４の発明は、請求項１ないし請求項３のいずれかに記載の作製方法であって、前記スペーサー層を、Ａｌ_xＧａ_1-xＮ（０．３３≦ｘ≦１）にて形成することを特徴とする。

また、請求項５の発明は、請求項１ないし請求項４のいずれかに記載の作製方法であって、前記ドープ層形成工程が、前記電子供給層の一部に所定の第１ｎ型ドーパントをドープする工程を含む、ことを特徴とする。

また、請求項６の発明は、請求項５に記載の作製方法であって、前記第１ｎ型ドーパントがＳｉであることを特徴とする。

請求項１ないし請求項６の発明によれば、電子供給層の形成に先立ってスペーサー層を形成することで、電子供給層の形成にあたってなされる降温に伴うチャネル層表面の結晶品質の劣化が防止される。これにより、ワイドバンドギャップ層にＩｎを含むＨＥＭＴ素子について、電子移動度やシートキャリア濃度の向上が実現できる。
また、請求項１ないし請求項６の発明によれば、電子供給層の形成温度をチャネル層の形成温度よりも低くすることによって、Ｉｎを含む電子供給層が良好な結晶品質を備えるトランジスタ素子が実現される。

特に、請求項３の発明によれば、チャネル層形成後速やかにスペーサー層が形成されるので、電子供給層の形成に際してなされる降温に伴うチャネル層表面の結晶品質の劣化が、より効果的に防止される。

また、請求項５および請求項６の発明によれば、電子供給層に対するｎ型ドーパントのドープ量を大きくすることによって、ワイドバンドギャップ層にＩｎを含み、かつ高いシートキャリア濃度が実現された、ＨＥＭＴ素子を提供できる。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体積層構造１０の構成を示す概要図であり、図２は、半導体積層構造１０を用いて形成されたＨＥＭＴ素子２０の構成を示す概要図である。なお、図示の都合上、図１および図２における各層の厚みの比率は、実際の比率を反映したものではない。

半導体積層構造１０は、基板（基材）１の上に、緩衝層２と、チャネル層３と、第１ワイドバンドギャップ層４と、第２ワイドバンドギャップ層５とを備える。

基板１は、その上に形成するチャネル層３や第２ワイドバンドギャップ層５の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、ＳｉＣ（炭化ケイ素）やサファイアなどの基板を用いる。あるいは、ＺｎＯ，ＬｉＡｌＯ₂，ＬｉＧａＯ₂，ＭｇＡｌ₂Ｏ₄，（ＬａＳｒ）（ＡｌＴａ）Ｏ₃，ＮｄＧａＯ₃，ＭｇＯといった各種酸化物材料，Ｓｉ，Ｇｅといった各種ＩＶ族単結晶、ＳｉＧｅといった各種IV−IV族化合物，ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮといった各種III―Ｖ族化合物およびＺｒＢ₂といった各種ホウ化物の単結晶から適宜選択して用いてもよい。基板１の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。

緩衝層（バッファ層）２は、基板１の種類によりその上に形成されるチャネル層３の結晶品質を高める目的で設けられることがある。例えば、サファイア基板上に膜厚が数十ｎｍのＧａＮにより、他の層形成温度よりも低温の５００℃で形成されてなる。あるいは、高温にてＡｌＮにより形成してもよい。緩衝層２は、例えばＭＯＣＶＤ（MetalOrganic Chemical Vapor Deposition：有機金属化学気相成長法）法などの公知の成膜手法にて、形成される。緩衝層２の有無、形成温度、膜厚は基板１の種類により好適なものが選択される。

チャネル層３は、ｉ型Ｉｎ_wＧａ_1-wＮ（ＩｎＧａＮ）（０≦ｗ＜１）にて形成される。図１においては、チャネル層３をＧａＮにて形成した場合、すなわち、ｗ＝０の場合を例示している。チャネル層３は、ＭＯＣＶＤ法などの公知の成膜手法にて１０００℃以上の温度で形成される。チャネル層３は、数μｍ程度の厚みに形成されてなる。

第１ワイドバンドギャップ層４は、チャネル層３の形成後、第２ワイドバンドギャップ層５を形成するにあたって、チャネル層３の表面の結晶品質が劣化することを防ぐ目的で設けられる層である。また、第１または第２ワイドバンドギャップ層に不純物をドープされた層が含まれる場合に、二次元電子ガス領域と不純物存在領域をと隔てるために設けるスペーサー層としての役割をも備える。後述するように、本実施の形態においては、第２ワイドバンドギャップ層５の形成をチャネル層３の形成温度よりも低い温度で行うことから、第２ワイドバンドギャップ層５の形成後、降温処理を行うことになるが、チャネル層３の形成後、その降温に先立って速やかに、チャネル層３の形成と同温度で第１ワイドバンドギャップ層４を形成することにより、チャネル層３の表面を降温時の劣化から保護することができる。

なお、第１ワイドバンドギャップ層４の形成を、チャネル層３の形成後、降温しながら行っても、上記と同様の効果を得ることができる。つまりは、チャネル層３の形成後、膜形成がなされること無く、チャネル層３の表面が水素や窒素もしくはその両方などのキャリアガス、およびアンモニアなどの原料ガスにさらされる時間を短くすることが、２次元電子ガスが発生する領域である、チャネル層３の表面近傍の領域における結晶品質を維持するうえで重要である。

第１ワイドバンドギャップ層４は、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）なる組成のIII族窒化物、好ましくは、０．０５＜ｘ＜０．６のIII族窒化物にて形成される。第１ワイドバンドギャップ層４は、ＭＯＣＶＤ法など、チャネル層３の形成と同じ成膜手法にて、チャネル層３の形成後速やかに形成される。第１ワイドバンドギャップ層４は、０．５〜１０ｎｍ程度の厚みに形成されるのが好ましい。さらには、０．５〜５ｎｍ程度の厚みに形成されるのがよりが好ましい。

なお、第１ワイドバンドギャップ層４の形成時に、上記組成に含まれないＩｎ原料を同時に供給しても良いが、形成温度が高いためにＩｎが結晶中に取り込まれないため、この場合も、第１ワイドバンドギャップ層の組成は実質的にはＡｌ_xＧａ_1-xＮ（０＜ｘ≦１）といえる。

なお、このような層構成を有することにより、本実施の形態に係る半導体積層構造１０においては、チャネル層３を形成するＧａＮと、第１ワイドバンドギャップ層４を形成するＡｌ_xＧａ_1-xＮとによってヘテロ界面が形成されていることになる。すなわち、第１ワイドバンドギャップ層４は、電子供給機能をも有していることになる。

第２ワイドバンドギャップ層５は、Ａｌ_yＩｎ_zＧａ_1-y-zＮ（０≦ｙ、ｚ＜１）なる組成のIII族窒化物にて形成されてなる。

また、Ｉｎを含むIII族窒化物については、６５０℃〜９００℃の温度範囲を形成温度として形成するのが、良好な結晶品質を得るという観点からは好ましい。特に、Ｉｎ組成が高くなる程、最適温度は低くなる。そこで、本実施の形態においても、第２ワイドバンドギャップ層５を、ＭＯＣＶＤ法などの公知の成膜手法により、チャネル層３の形成温度よりも低いこれらの温度範囲にて形成するが、その際には、上記したように第１ワイドバンドギャップ層４を形成することにより、チャネル層３の結晶品質が劣化するのを防いでいる。これにより、チャネル層３と第２ワイドバンドギャップ層５の双方について良好な結晶品質が得られるので、その結果として、第１ワイドバンドギャップ層を設けない場合よりも高い値の電子移動度やシートキャリア濃度が実現される（図７の「実施例１」欄参照）。なお、第２ワイドバンドギャップ層５は、２次元電子ガスの濃度を確保する観点から、全体として２０ｎｍから３０ｎｍ程度の厚みに形成されるのが好ましい。

ＨＥＭＴ素子２０は、係る半導体積層構造１０にソース電極１４ｓおよびドレイン電極１４ｄをオーミック接合により形成し、ゲート電極１４ｇをショットキー接合により形成されてなる。ソース電極１４ｓおよびドレイン電極１４ｄは、例えばＴｉ／Ａｌ、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｎｉ／Ａｕといった多層構造にて形成されるのが望ましい。ゲート電極１４ｇとしては、例えばＮｉ／Ａｕ、Ｐｄ／Ａｕ、Ｐｔ／Ａｕといった多層構造にて形成されるのが望ましい。また、半導体積層構造１０の最表層には、例えばＳｉＯ₂あるいは窒化珪素などなる保護膜１３が設けられてもよい。

以上、説明したように、本実施の形態によれば、チャネル層の形成後速やかに第１ワイドバンドギャップ層を形成したうえで降温し、第２ワイドバンドギャップ層を形成することで、第２ワイドバンドギャップ層にＩｎを含むＨＥＭＴ素子であって、かつ高い電子移動度やシートキャリア濃度が実現されたＨＥＭＴ素子が提供できる。

＜第２の実施の形態＞
図３は、本発明の第２の実施の形態に係る半導体積層構造１１０の構成を示す概要図である。半導体積層構造１１０は、第１の実施の形態に係る半導体積層構造１０とほぼ同様の層構成を有してなり、対応する層については、参照符号の下１桁を当該対応する層と同じにした１００番台の符号を付すとともに、以下においてその説明を省略する。

半導体積層構造１１０の第２ワイドバンドギャップ層１０５は、第１の実施の形態に係る第２ワイドバンドギャップ層５と同様にＡｌ_yＩｎ_zＧａ_1-y-zＮ（０≦ｙ、ｚ＜１）からなる層であるが、下部第２ワイドバンドギャップ層１０６と中間第２ワイドバンドギャップ層１０７と上部第２ワイドバンドギャップ層１０８との３層により構成され、中間第２ワイドバンドギャップ層１０７にのみ、ｎ型のドーパント、例えばＳｉがドープされてなるドープ層として形成されている点で、一律にノンドープである半導体積層構造１０の第２ワイドバンドギャップ層５と相違する。

このような半導体積層構造１１０を例えばＭＯＣＶＤ法で形成する場合、ｎ型のドーパントとしてＳｉを用いるのであれば、通常はシランガスを供給することによりドープがなされる。そして、シランガス（ＳｉＨ₄）の流量が大きいほど、シートキャリア濃度が大きいこと、すなわち、中間第２ワイドバンドギャップ層１０７に対するｎ型ドーパントのドープ量と、シートキャリア濃度との間に正の相関があることが確認された。例えば、シランガスの流量が約４ｓｃｃｍで１．０×１０¹³ｃｍ^-2以上のシートキャリア濃度が、約７．５ｓｃｃｍで１．５×１０¹³ｃｍ^-2以上のシートキャリア濃度が実現されることが確認された。また、第２ワイドバンドギャップ層１０５以外の構成は第１の実施の形態と同じであるので、少なくとも第１の実施の形態と同程度の電子移動度を得ることができる。

第２ワイドバンドギャップ層１０５にＩｎが含まれる場合、Ｉｎを含まない場合よりも２次元電子ガスが減少するが、本実施の形態に係る半導体積層構造１１０においては、このように中間第２ワイドバンドギャップ層１０７にＳｉをドープしてなることにより、第２ワイドバンドギャップ層１０５にＩｎを含んで要るにもかかわらず、Ｉｎを含まない場合（例えば、特許文献２の表１および表２参照）と同程度、あるいはそれ以上の高いシートキャリア濃度が実現される。そして、この半導体積層構造を用いて第１の実施の形態と同様にＨＥＭＴ素子（図示せず）を作成することにより、高いシートキャリア濃度と電子移動度を有するＨＥＭＴ素子が実現できる（図７の「実施例２」欄参照）。

以上、説明したように、本実施の形態によれば、第２ワイドバンドギャップ層にＳｉをドープすることで、第２ワイドバンドギャップ層にＩｎを含むＨＥＭＴ素子であって、かつ第１の実施の形態よりもさらに高いシートキャリア濃度が実現されたＨＥＭＴ素子が提供できる。

＜第３の実施の形態＞
図４は、本発明の第３の実施の形態に係る半導体積層構造２１０の構成を示す概要図である。半導体積層構造２１０は、第１の実施の形態に係る半導体積層構造１０とほぼ同様の層構成を有してなり、対応する層については、参照符号の下１桁を当該対応する層と同じにした１００番台の符号を付すとともに、以下においてその説明を省略する。

半導体積層構造２１０の第２ワイドバンドギャップ層２０５は、第１の実施の形態に係る第２ワイドバンドギャップ層５と同様にＡｌ_yＩｎ_zＧａ_1-y-zＮ（０≦ｙ、ｚ＜１）からなる層であるが、下部第２ワイドバンドギャップ層２０７と上部第２ワイドバンドギャップ層２０８との２層により構成され、下部第２ワイドバンドギャップ層２０７が、第２の実施の形態に係る中間第２ワイドバンドギャップ層１０７と同様に、ｎ型のドーパント、例えばＳｉがドープされてなるドープ層として形成されている点で、一律にノンドープである半導体積層構造１０の第２ワイドバンドギャップ層５と相違する。

本実施の形態に係る半導体積層構造２１０においても、第２の実施の形態に係る半導体積層構造１１０と同様に、下部第２ワイドバンドギャップ層２０７にＳｉをドープしてなることによって、高いシートキャリア濃度が実現される（図７の「実施例３」欄参照）。

以上、説明したように、本実施の形態においても、第２ワイドバンドギャップ層にＩｎを含むＨＥＭＴ素子であって、かつ第１の実施の形態よりもさらに高い電子移動度やシートキャリア濃度が実現されたＨＥＭＴ素子が提供できる。

（実施例１）
実施例１においては、第１の実施の形態に係る半導体積層構造１０と、これを用いたＨＥＭＴ素子２０とを作製した。まず、半導体積層構造１０の作製においては、基板１として２インチ径の厚さ３３０μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ₂、Ｎ₂、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩ（トリメチルインジウム）、ｎ型ドーパントとして用いるＳｉの供給源であるシランガス、およびＮＨ₃が、反応管内に供給可能とされている。反応管内の圧力を常圧に設定した後、Ｈ₂を平均流速１ｍ／ｓｅｃで流しながら、基板１を１２００℃まで昇温し、基板のサーマルクリーニングをした。

その後、いったん５００℃に降温した後、ＴＭＧとＮＨ₃とを供給して、ＧａＮの緩衝層２を３０ｎｍの厚さに形成したうえで、１１８０℃に昇温し、ＴＭＧとＮＨ₃とを供給して、チャネル層３として厚さ３μｍのＧａＮ層を形成した。

チャネル層３の形成後、１１８０℃に保ったまま、引き続きＴＭＧとＮＨ₃とを供給しつつ、さらにＴＭＡを供給することにより、第１ワイドバンドギャップ層４として、Ａｌ_0.33Ｇａ_0.67Ｎ層を厚さ２ｎｍに形成した。

第１ワイドバンドギャップ層４の形成後、各ガスの供給を停止して９００℃まで降温し、その後ＴＭＧとＴＭＡとＴＭＩとＮＨ₃とを供給して、第２ワイドバンドギャップ層５として厚さ２３ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。これにより半導体積層構造１０を得た。

引き続いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるソース電極１４ｓおよびドレイン電極１４ｄをオーミック接合にて形成し、Ｎｉ／Ａｕからなるゲート電極１４ｇを、ショットキー接合にて形成した後、ＳｉＯ₂保護膜１３を形成し、ＨＥＭＴ素子２０を得た。上記ソース、ドレイン、ゲート電極、ＳｉＯ₂保護膜は、ＥＢ蒸着にて行った。

このように作製したＨＥＭＴ素子２０において、室温における移動度とシートキャリア濃度を測定した。室温においては、シートキャリア濃度０．４７×１０¹³ｃｍ^-2において、１０２９ｃｍ²／Ｖｓであった。

（実施例２）
実施例２においては、第２の実施の形態に係る半導体積層構造１１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。まず、半導体積層構造１１０の作製においては、ＧａＮ層によるチャネル層１０３の形成までは、実施例１と同様に行った。

チャネル層１０３の形成後、１１８０℃に保ったまま、引き続きＴＭＧとＮＨ₃とを供給しつつ、さらにＴＭＡを供給することにより、第１ワイドバンドギャップ層１０４として、Ａｌ_0.33Ｇａ_0.67Ｎ層を厚さ２ｎｍに形成した。

第１ワイドバンドギャップ層１０４の形成後、各ガスの供給を停止して９００℃まで降温し、その後ＴＭＧとＴＭＡとＴＭＩとＮＨ₃とを供給して、第２ワイドバンドギャップ層２０５を形成した。まず下部第２ワイドバンドギャップ層１０６として、厚さ５ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成し、引き続きシランガスを５．６ｓｃｃｍなる流量にてさらに供給して、中間第２ワイドバンドギャップ層１０７として厚さ１５ｎｍのＳｉドープＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。その際のＳｉのドープ量は、４×１０¹⁸ｃｍ^-3であった。そして、シランガスのみ供給を停止して、上部第２ワイドバンドギャップ層１０８として厚さ３ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。これにより半導体積層構造１１０を得た。

その後、実施例１と同様に電極形成および保護膜形成を行い、ＨＥＭＴ素子を得た。

このように作製したＨＥＭＴ素子において、室温における移動度とシートキャリア濃度を測定した。室温においては、シートキャリア濃度１．１４×１０¹³ｃｍ^-2において、１０８０ｃｍ²／Ｖｓであった。

（実施例３）
実施例３においては、第３の実施の形態に係る半導体積層構造２１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。まず、半導体積層構造２１０の作製においては、ＧａＮ層によるチャネル層２０３の形成までは、実施例１と同様に行った。

チャネル層２０３の形成後、１１８０℃に保ったまま、引き続きＴＭＧとＮＨ₃とを供給しつつ、さらにＴＭＡを供給することにより、第１ワイドバンドギャップ層２０４として、Ａｌ_0.33Ｇａ_0.67Ｎ層を厚さ７ｎｍに形成した。

第１ワイドバンドギャップ層２０４の形成後、各ガスの供給を停止して９００℃まで降温し、第２ワイドバンドギャップ層２０５を形成した。まず、ＴＭＧとＴＭＡとＴＭＩとＮＨ₃とシランガスとを供給して、下部第２ワイドバンドギャップ層２０７として厚さ１５ｎｍのＳｉドープＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。その際のシランガスの流量は５．６ｓｃｃｍであり、下部第２ワイドバンドギャップ層２０７におけるＳｉのドープ量は、４×１０¹⁸ｃｍ^-2であった。そして、シランガスのみ供給を停止して、上部第２ワイドバンドギャップ層２０８として厚さ３ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。これにより半導体積層構造２１０を得た。

その後、実施例１と同様に電極形成を行い、ＨＥＭＴ素子を得た。

このように作製したＨＥＭＴ素子において、室温における移動度とシートキャリア濃度を測定した。室温においては、シートキャリア濃度１．６８×１０¹³ｃｍ^-2において、７７４ｃｍ²／Ｖｓであった。

（比較例１）
比較例１としては、図５に示す半導体積層構造３１０と、これを用いた図示しないＨＥＭＴ素子を作製した。

比較例１においては、実施例１と同様に、基板３０１として２インチ径の厚さ３３０μｍのＣ面サファイア単結晶を用い、５００℃においてＧａＮからなる緩衝層３０２を３０ｎｍの厚さに形成したうえで、１１８０℃チャネル層３０３として厚さ３μｍのＧａＮ層を形成した。その後、第１ワイドバンドギャップ層を形成することなく、９００℃まで降温し、その後ＴＭＧとＴＭＡとＴＭＩとＮＨ₃とを供給して、第２ワイドバンドギャップ層３０５として厚さ２５ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。これにより半導体積層構造３１０を得た。

得られた半導体積層構造３１０は、第１ワイドバンドギャップ層を設ける代わりに、実施例１にて作製した半導体積層構造１０における第１ワイドバンドギャップ層４の分だけ第２ワイドバンドギャップ層５の厚みを増した点で、半導体積層構造１０と異なっている。

その後、実施例１と同様に電極形成して、図示しないＨＥＭＴ素子を得た。

このように作製したＨＥＭＴにおいて、室温における移動度とシートキャリア濃度を測定した。室温においては、シートキャリア濃度０．３０×１０¹³ｃｍ^-2において、７７７ｃｍ²／Ｖｓであった。

（比較例２）
比較例２としては、図６に示す半導体積層構造４１０と、これを用いた図示しないＨＥＭＴ素子を作製した。

比較例２においては、実施例１と同様に、基板４０１として２インチ径の厚さ３３０μｍのＣ面サファイア単結晶を用い、５００℃においてＧａＮからなる緩衝層４０２を３０ｎｍの厚さに形成したうえで、１１８０℃チャネル層４０３として厚さ３μｍのＧａＮ層を形成した。

その後、第１ワイドバンドギャップ層を形成することなく、９００℃まで降温し、実施例２と同様に、第２ワイドバンドギャップ層２０５を形成した。まず下部第２ワイドバンドギャップ層４０６として、厚さ７ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成し、引き続きシランガスを５．６ｓｃｃｍなる流量にてさらに供給して、中間第２ワイドバンドギャップ層４０７として厚さ１５ｎｍのＳｉドープＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。その際のＳｉのドープ量は、４×１０¹⁸ｃｍ^-3であった。そして、シランガスのみ供給を停止して、上部第２ワイドバンドギャップ層４０８として厚さ３ｎｍのＡｌ_0.13Ｉｎ_0.004Ｇａ_0.866Ｎ層を形成した。これにより半導体積層構造２１０を得た。

得られた半導体積層構造４１０は、第１ワイドバンドギャップ層を設ける代わりに、実施例２にて作製した半導体積層構造２１０における第１ワイドバンドギャップ層２０４の分だけ第１第２ワイドバンドギャップ層２０６の厚みを増した点で、半導体積層構造２１０と異なっている。

このように作製したＨＥＭＴにおいて、室温における移動度とシートキャリア濃度を測定した。室温においては、シートキャリア濃度１．１０×１０¹³ｃｍ^-2において、６６８ｃｍ²／Ｖｓであった。

図７は、以上の３つの実施例と２つの比較例とに係る半導体積層構造について、作製条件や特性を一覧にして示す図である。

図７をみると、チャネル層と第２ワイドバンドギャップ層との間に第１ワイドバンドギャップ層を設けて半導体積層構造およびＨＥＭＴ素子を作製した実施例１と、第１ワイドバンドギャップ層を設ける代わりに第２ワイドバンドギャップ層の厚みを増して半導体積層構造およびＨＥＭＴ素子を作製した比較例１とを比較すると、実施例１の方が、比較例１よりも、電子移動度、シートキャリア濃度ともに高い値が得られていることが分かる。

また、実施例１と同様に第１ワイドバンドギャップ層を設けた実施例２と、これを設ける代わりに第２ワイドバンドギャップ層の厚みを増した比較例２とを比較すると、シートキャリア濃度は同程度であるにも関わらず、実施例２において、比較例２よりも高い電子移動度が得られていることが分かる。

あるいは、実施例３と比較例２と比較すると、実施例３においては、シートキャリア濃度、電子移動度ともに、比較例２よりも高い値が得られており、特にシートキャリア濃度においてその差が大きい。

また、これらの結果は、各実施例において、電子移動度とシートキャリア濃度の積に反比例するシート抵抗が、比較例に比べて低減されていることを意味している。

＜変形例＞
ＨＥＭＴ素子の構造は、上述の実施の形態に限定されるものではなく、種々の構造をとることが可能である。図８は、第１の実施の形態に係る半導体積層構造１０を用いて作製される、上記とは異なる構造のＨＥＭＴ素子の例について示す図である。もちろん、第２および第３の実施の形態に係る半導体積層構造を用いても、同様のＨＥＭＴ素子を形成することは可能である。

図８に示すＨＥＭＴ素子５２０においては、半導体積層構造１０の一部を例えば反応性イオンエッチング（ＲＩＥ）さらにて第１ワイドバンドギャップ層４を露出させ、当該部分にゲート電極５１４ｇをショットキー接合により形成してなる。すなわち、ＨＥＭＴ素子５２０は、いわゆるリセス構造を有してなるものである。

また、第２及び第３の実施の形態においては、第２ワイドバンドギャップ層にのみ、ｎ型ドーパント、例えばＳｉがドープされた態様を示しているが、さらに、第１ワイドバンドギャップ層にも、例えばＳｉなどのｎ型ドーパントがドープされたドープ層が形成される態様であってもよい。この場合、第１ワイドバンドギャップ層に対するドープも、シートキャリア濃度の増加に寄与することになる。すなわち、第１ワイドバンドギャップ層に対するドープと、第２ワイドバンドギャップ層に対するドープとが、全体として、シートキャリア濃度の向上に寄与することになる。係る態様は、第２ワイドバンドギャップ層へのドーパントのドープに、層の厚みや組成などに起因する制約により、第２ワイドバンドギャップ層へのｎ型ドーパントのドープ量が制限される場合に、それを越えてドープしたい場合などに有効である。なお、これらに代えて、第１ワイドバンドギャップ層にのみｎ型ドーパントをドープする態様をとることも可能である。

第１の実施の形態に係る半導体積層構造１０の構成を示す概要図である。半導体積層構造１０を用いて形成されたＨＥＭＴ素子２０の構成を示す概要図である。第２の実施の形態に係る半導体積層構造１１０の構成を示す概要図である。第３の実施の形態に係る半導体積層構造２１０の構成を示す概要図である。比較例１に係る半導体積層構造３１０の構成を示す概要図である。比較例２に係る半導体積層構造４１０の構成を示す概要図である。実施例と比較例とに係る半導体積層構造について、作製条件や特性を一覧にして示す図である。変形例に係るＨＥＭＴ素子５２０の構成を示す概要図である。

符号の説明

１、１０１、２０１、３０１、４０１基板
２、１０２、２０２、３０２、４０２緩衝層
３、１０３、２０３、３０３、４０３チャネル層
４、１０４、２０４第１ワイドバンドギャップ層
５、１０５、２０５、３０５、４０５第２ワイドバンドギャップ層
１０、１１０、２１０、３１０、４１０半導体積層構造
１３保護膜
１４ｄ、５１４ｄドレイン電極
１４ｇ、５１４ｇゲート電極
１４ｓ、５１４ｓソース電極
２０、５２０ＨＥＭＴ素子

Claims

所定の基材の上に緩衝層を形成する緩衝層形成工程と、
前記緩衝層の上にＧａおよびＩｎのうち少なくとも１つを含む第１のＩＩＩ族窒化物からなるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の上に少なくともＡｌを含む第２のＩＩＩ族窒化物からなるスペーサー層を形成するスペーサー層形成工程と、
前記スペーサー層の上にＡｌ、Ｇａ、およびＩｎを含む第３のＩＩＩ族窒化物からなる電子供給層を形成する電子供給層形成工程と、
前記電子供給層の直上にソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、
を備え、
前記電子供給層形成工程が、所定のｎ型ドーパントをドープするドープ層形成工程を含み、
前記電子供給層形成工程における前記電子供給層の形成温度が、前記チャネル層形成工程および前記スペーサー層形成工程における前記チャネル層および前記スペーサー層の形成温度よりも低いことを特徴とするトランジスタ素子の作製方法。
請求項１に記載の作製方法であって、
前記スペーサー層形成工程は、前記チャネル層の形成後降温しながら前記スペーサー層を形成する工程であることを特徴とするトランジスタ素子の作製方法。
請求項１に記載の作製方法であって、
前記スペーサー層形成工程は、前記チャネル層の形成温度にて前記スペーサー層を形成する工程であることを特徴とするトランジスタ素子の作製方法。
請求項１ないし請求項３のいずれかに記載の作製方法であって、
前記スペーサー層を、Ａｌ _x Ｇａ _1-x Ｎ（０．３３≦ｘ≦１）にて形成することを特徴とするトランジスタ素子の作製方法。
請求項１ないし請求項４のいずれかに記載の作製方法であって、
前記ドープ層形成工程が、前記電子供給層の一部に所定の第１ｎ型ドーパントをドープする工程を含む、
ことを特徴とするトランジスタ素子の作製方法。
請求項５に記載の作製方法であって、
前記第１ｎ型ドーパントがＳｉであることを特徴とするトランジスタ素子の作製方法。