JP2003178976A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 Si系基板上に窒化物半導体をエピタキシャル
成長させる際のクラック発生を抑制し、C面内でのa軸配
向性分布を向上させる。 【解決手段】 周期的なリセス状ストライプからなる段
差形状を有するSi基板に、650℃、100Torrで、窒素をキ
ャリアガスとしてTMI、TMAおよびアンモニアをV/III比
が70000となるように供給し、膜厚30nm程度のAlInN層を
堆積させた後、1060℃で水素をキャリアガスとしてTMG
およびアンモニアをV/III比が8000となるように供給す
ると、リセス部の上方にエアギャップを有し、主面がC
面のみからなる平坦なGaN層がクラックの発生なく得ら
れる。
成長させる際のクラック発生を抑制し、C面内でのa軸配
向性分布を向上させる。 【解決手段】 周期的なリセス状ストライプからなる段
差形状を有するSi基板に、650℃、100Torrで、窒素をキ
ャリアガスとしてTMI、TMAおよびアンモニアをV/III比
が70000となるように供給し、膜厚30nm程度のAlInN層を
堆積させた後、1060℃で水素をキャリアガスとしてTMG
およびアンモニアをV/III比が8000となるように供給す
ると、リセス部の上方にエアギャップを有し、主面がC
面のみからなる平坦なGaN層がクラックの発生なく得ら
れる。
Description
【０００１】
【発明の属する技術分野】本発明はSi系基板を用いた窒
化物半導体からなる電子素子、受発光素子等を構成する
トランジスタ、ダイオード等の半導体素子に関するもの
であり、特に基板と窒化物半導体との界面の構造に関す
る。
化物半導体からなる電子素子、受発光素子等を構成する
トランジスタ、ダイオード等の半導体素子に関するもの
であり、特に基板と窒化物半導体との界面の構造に関す
る。
【０００２】
【従来の技術】GaN系窒化物半導体は、高い絶縁破壊電
界強度、電子飽和速度、熱伝導率を有し、特に高周波パ
ワー素子材料として有望である。大口径で安価なSi系基
板上に窒化物半導体を形成できると、窒化物半導体素子
の低コスト化が図れるだけでなく、窒化物半導体からな
る受発光素子、高周波パワー素子とSi系LSIとの１チッ
プ化が実現できる。
界強度、電子飽和速度、熱伝導率を有し、特に高周波パ
ワー素子材料として有望である。大口径で安価なSi系基
板上に窒化物半導体を形成できると、窒化物半導体素子
の低コスト化が図れるだけでなく、窒化物半導体からな
る受発光素子、高周波パワー素子とSi系LSIとの１チッ
プ化が実現できる。
【０００３】なお、本明細書で述べるSi系基板とは、Si
基板だけでなく、SiGe、SiGeC等の混晶層を少なくとも
一部分有するSi基板、あるいは基板表面の少なくとも一
部分がSiである基板を指す。また、窒化物半導体とは、A
l、Ga、Inのうちの少なくとも1種の元素およびNを含む
半導体を指す。
基板だけでなく、SiGe、SiGeC等の混晶層を少なくとも
一部分有するSi基板、あるいは基板表面の少なくとも一
部分がSiである基板を指す。また、窒化物半導体とは、A
l、Ga、Inのうちの少なくとも1種の元素およびNを含む
半導体を指す。
【０００４】一般に窒化物半導体は六方晶系であるか
ら、Si系を基板に用いる場合はエピタキシャル成長の六
方晶系テンプレートとなる（111）面方位の基板が使用
される。Si（111）に対してGaNは−17％の格子不整と＋
2×10-6/℃の熱膨張係数差を有し、GaNに引っ張り応力
がかかるので、クラックの発生を伴わずに成長できるの
は膜厚１〜2μｍ程度以下である。
ら、Si系を基板に用いる場合はエピタキシャル成長の六
方晶系テンプレートとなる（111）面方位の基板が使用
される。Si（111）に対してGaNは−17％の格子不整と＋
2×10-6/℃の熱膨張係数差を有し、GaNに引っ張り応力
がかかるので、クラックの発生を伴わずに成長できるの
は膜厚１〜2μｍ程度以下である。
【０００５】また、Si系LSIプロセスで主流となってい
る（100）基板を用いると、窒化物半導体に立方晶相が
混在する傾向が強くなるが、エピタキシャル成長条件の
制御により立方晶相の析出を抑制できる。例えば、Appl
ied Physics Letters第79巻（2001）第L1459〜L1461ペ
ージには、Si（100）基板上にAlNバッファ層を介して六
方晶GaN薄膜（膜厚2μｍ）がクラックの発生なく成長で
きたことが記載されている。しかしながら、C面内におけ
るa軸配向性の分布が大きいので、C面内でのキャリア移
動度の低下が懸念されている。
る（100）基板を用いると、窒化物半導体に立方晶相が
混在する傾向が強くなるが、エピタキシャル成長条件の
制御により立方晶相の析出を抑制できる。例えば、Appl
ied Physics Letters第79巻（2001）第L1459〜L1461ペ
ージには、Si（100）基板上にAlNバッファ層を介して六
方晶GaN薄膜（膜厚2μｍ）がクラックの発生なく成長で
きたことが記載されている。しかしながら、C面内におけ
るa軸配向性の分布が大きいので、C面内でのキャリア移
動度の低下が懸念されている。
【０００６】
【発明が解決しようとする課題】従って本発明は、Si系
基板上に窒化物半導体をエピタキシャル成長させる際の
クラック発生を抑制し、C面内でのa軸配向性分布を改善
し、この構造を備えた半導体素子の電気特性、信頼性を
向上に資することを目的とする。
基板上に窒化物半導体をエピタキシャル成長させる際の
クラック発生を抑制し、C面内でのa軸配向性分布を改善
し、この構造を備えた半導体素子の電気特性、信頼性を
向上に資することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体構造は、Si系基板上に、少なく
ともIII族元素およびNを含む層を有し、該基板表面上に
少なくともInを含む層を有する。前記構成においては、
少なくともInを含む層がInNであることが好ましい。前
記構成においては、少なくともInNを含む層がAlInNであ
ることが好ましい。前記構成においては、AlInN層の組成
がSi系基板表面からの距離に応じてIn含有量が減少する
ことが好ましい。また、Si系基板の面方位が｛100｝であ
ることが好ましい。さらに、Si系基板の表面が周期的な
リセス状ストライプからなる段差形状を有しており、リ
セス部がエアギャップとなっていることが好ましい。
に、本発明による半導体構造は、Si系基板上に、少なく
ともIII族元素およびNを含む層を有し、該基板表面上に
少なくともInを含む層を有する。前記構成においては、
少なくともInを含む層がInNであることが好ましい。前
記構成においては、少なくともInNを含む層がAlInNであ
ることが好ましい。前記構成においては、AlInN層の組成
がSi系基板表面からの距離に応じてIn含有量が減少する
ことが好ましい。また、Si系基板の面方位が｛100｝であ
ることが好ましい。さらに、Si系基板の表面が周期的な
リセス状ストライプからなる段差形状を有しており、リ
セス部がエアギャップとなっていることが好ましい。
【０００８】別の発明による半導体構造は、Si系基板の
表面上に、六方晶系の少なくともIII族元素およびNを含
む層を有し、該基板上にa軸の配向性分布を抑制する層
を有する。
表面上に、六方晶系の少なくともIII族元素およびNを含
む層を有し、該基板上にa軸の配向性分布を抑制する層
を有する。
【０００９】別の発明による半導体構造の製造方法は、
Si系基板上に、少なくともIII族元素およびNを含む層を
有する半導体構造を製造する方法であって、該基板表面
上に700℃以下で少なくともInNを含む層を形成する工程
と、900℃以上に昇温する工程と、昇温後少なくともIII
族元素およびNを含む層を形成する工程と、を有する。
Si系基板上に、少なくともIII族元素およびNを含む層を
有する半導体構造を製造する方法であって、該基板表面
上に700℃以下で少なくともInNを含む層を形成する工程
と、900℃以上に昇温する工程と、昇温後少なくともIII
族元素およびNを含む層を形成する工程と、を有する。
【００１０】別の発明による半導体構造の製造方法は、
Si系基板上に、少なくともIII族元素およびNを含む層を
有する半導体構造を製造する方法であって、該基板表面
上に700℃以下で少なくともInNを含む層を形成する工程
と、少なくともAlNを含む層を形成する工程と、900℃以
上に昇温する工程と、昇温後少なくともIII族元素およ
びNを含む層を形成する工程と、を有する。
Si系基板上に、少なくともIII族元素およびNを含む層を
有する半導体構造を製造する方法であって、該基板表面
上に700℃以下で少なくともInNを含む層を形成する工程
と、少なくともAlNを含む層を形成する工程と、900℃以
上に昇温する工程と、昇温後少なくともIII族元素およ
びNを含む層を形成する工程と、を有する。
【００１１】
【発明の実施の形態】以下、本発明による半導体構造お
よびその製造方法に関する実施の形態を詳細に説明す
る。
よびその製造方法に関する実施の形態を詳細に説明す
る。
【００１２】（実施の形態１）図1〜4は本発明による半
導体構造を模式的に示す断面図である。これらの図にお
いて、101はSi（100）基板、102はInN層、103はGaN層、
104はGaInN層、105はAlInN層である。
導体構造を模式的に示す断面図である。これらの図にお
いて、101はSi（100）基板、102はInN層、103はGaN層、
104はGaInN層、105はAlInN層である。
【００１３】以下、各層の構造およびその製造方法につ
いて説明する。基板101には（100）面を用いているが、
それ以外の面方位を持つSi基板を用いることもできる。
例えば、（111）面を使うこともできる。一般に、六方晶
の窒化物半導体をエピタキシャル成長させるためにはSi
原子が六方配列している（111）面を用いるのが好まし
い。また、低指数面だけでなく、ある方向へオフ角をつ
けた基板を用いてもよい。例えば、（100）面から［０
１１］方向へ６oオフ角をつけた基板あるいは、（100）
面から［０１−１］方向へ０．２oオフ角をつけた基板
などを用いることができる。これらにより、基板表面上
に形成する界面層の状態、構造を制御できるので、格子
不整合に伴って発生する転位の密度を制御したり、結晶
軸の配向性分布を制御したりすることができる。また、
基板の伝導型については、n型、p型いずれであってもよ
い。なお、Si基板以外にも、SiGe、SiGeC等の混晶層を
少なくとも一部分有するSi基板、あるいは基板表面の少
なくとも一部分がSiである基板を用いてもよい。
いて説明する。基板101には（100）面を用いているが、
それ以外の面方位を持つSi基板を用いることもできる。
例えば、（111）面を使うこともできる。一般に、六方晶
の窒化物半導体をエピタキシャル成長させるためにはSi
原子が六方配列している（111）面を用いるのが好まし
い。また、低指数面だけでなく、ある方向へオフ角をつ
けた基板を用いてもよい。例えば、（100）面から［０
１１］方向へ６oオフ角をつけた基板あるいは、（100）
面から［０１−１］方向へ０．２oオフ角をつけた基板
などを用いることができる。これらにより、基板表面上
に形成する界面層の状態、構造を制御できるので、格子
不整合に伴って発生する転位の密度を制御したり、結晶
軸の配向性分布を制御したりすることができる。また、
基板の伝導型については、n型、p型いずれであってもよ
い。なお、Si基板以外にも、SiGe、SiGeC等の混晶層を
少なくとも一部分有するSi基板、あるいは基板表面の少
なくとも一部分がSiである基板を用いてもよい。
【００１４】図1、4におけるInN層102、図2におけるGaI
nN層104、図3におけるAlInN層105は、その上に窒化物半
導体をエピタキシャル成長させるための核形成層とし
て、またSi基板と窒化物半導体層との格子不整合を緩和
するための層として設けられる。膜厚は10〜100nm程度
であり、好ましくは20〜40nm程度である。これによりク
ラックの発生が抑制され、またC面内でのa軸配向性分布
が向上し、高品質な窒化物半導体結晶を得ることができ
る。
nN層104、図3におけるAlInN層105は、その上に窒化物半
導体をエピタキシャル成長させるための核形成層とし
て、またSi基板と窒化物半導体層との格子不整合を緩和
するための層として設けられる。膜厚は10〜100nm程度
であり、好ましくは20〜40nm程度である。これによりク
ラックの発生が抑制され、またC面内でのa軸配向性分布
が向上し、高品質な窒化物半導体結晶を得ることができ
る。
【００１５】上に示したいずれの層もすべてInを含む。
InNはSiに対する格子不整がAlN、GaNの格子不整の約半
分以下と小さく、かつInNはSiに対する熱膨張係数差がG
aNの熱膨張係数差の約半分以下と小さい。さらにInはA
l、Gaに比べて原子半径が大きいので、In−N間の結合エ
ネルギーおよびイオン結合性はAl−N間、Ga−N間の結合
エネルギーおよびイオン結合性に比べて小さい。これら
の理由により、Si基板と窒化物半導体層との間にInを含
む層を介在させない場合に比べて、窒化物半導体層での
クラックの発生が著しく抑制され、また窒化物半導体層
のa軸配向性分布が著しく向上する。
InNはSiに対する格子不整がAlN、GaNの格子不整の約半
分以下と小さく、かつInNはSiに対する熱膨張係数差がG
aNの熱膨張係数差の約半分以下と小さい。さらにInはA
l、Gaに比べて原子半径が大きいので、In−N間の結合エ
ネルギーおよびイオン結合性はAl−N間、Ga−N間の結合
エネルギーおよびイオン結合性に比べて小さい。これら
の理由により、Si基板と窒化物半導体層との間にInを含
む層を介在させない場合に比べて、窒化物半導体層での
クラックの発生が著しく抑制され、また窒化物半導体層
のa軸配向性分布が著しく向上する。
【００１６】後述するように、これらの層は窒化物半導
体のエピタキシャル成長温度（800〜1100℃程度）に比
べて低温で堆積され、堆積時は微細な多結晶状態となっ
ているが、その後に引き続くエピタキシャル成長を行う
ための昇温・アニールの工程で微細結晶同士が横方向に
合体肥大化し、六方晶として単結晶化、平坦化してい
く。この層が下地層となり、その後のエピタキシャル成
長が2次元成長的に進行し、a軸配向性が向上する。Inを
含まない窒化物半導体に比べて、原子移動が生じやすい
ことによると考えられる。ただし、堆積時の結晶粒界に
相当する部分に転位が発生し、その密度は１０9ｃｍ-2
程度となる。この値はInを含まない窒化物半導体層を用
いる場合と同程度かやや低い程度である。
体のエピタキシャル成長温度（800〜1100℃程度）に比
べて低温で堆積され、堆積時は微細な多結晶状態となっ
ているが、その後に引き続くエピタキシャル成長を行う
ための昇温・アニールの工程で微細結晶同士が横方向に
合体肥大化し、六方晶として単結晶化、平坦化してい
く。この層が下地層となり、その後のエピタキシャル成
長が2次元成長的に進行し、a軸配向性が向上する。Inを
含まない窒化物半導体に比べて、原子移動が生じやすい
ことによると考えられる。ただし、堆積時の結晶粒界に
相当する部分に転位が発生し、その密度は１０9ｃｍ-2
程度となる。この値はInを含まない窒化物半導体層を用
いる場合と同程度かやや低い程度である。
【００１７】Inを含む層はInN単体であってもGaInN、Al
InN、AlGaInN等の混晶であってもよい。In組成の高い混
晶ほど、上述の効果が高い。図3におけるAlInN層105
は、膜厚方向に一定の組成であっても変化してもよい。
例えば、基板101表面からの距離が遠くなるにしたがっ
てIn組成が低くなることが好ましい。
InN、AlGaInN等の混晶であってもよい。In組成の高い混
晶ほど、上述の効果が高い。図3におけるAlInN層105
は、膜厚方向に一定の組成であっても変化してもよい。
例えば、基板101表面からの距離が遠くなるにしたがっ
てIn組成が低くなることが好ましい。
【００１８】InNは昇温・アニール工程で分解・昇華す
る傾向が強いため、図4に示すようにInN層102の上に例
えばAlInN層105を堆積して保護しておくことが好まし
い。一方、AlNは窒化物半導体のエピタキシャル成長温度
においても分解・昇華せず安定であるため、AlInN層に
限らず、Alを含む窒化物半導体であれば、保護する効果
を有する。膜厚は10〜30nm程度が好ましい。
る傾向が強いため、図4に示すようにInN層102の上に例
えばAlInN層105を堆積して保護しておくことが好まし
い。一方、AlNは窒化物半導体のエピタキシャル成長温度
においても分解・昇華せず安定であるため、AlInN層に
限らず、Alを含む窒化物半導体であれば、保護する効果
を有する。膜厚は10〜30nm程度が好ましい。
【００１９】図1〜4におけるGaN層103は、エピタキシャ
ル成長した六方晶窒化物半導体層である。膜厚が3μm程
度以下であれば、クラック発生は認められない。この層
にはGaNに限らず、その他の窒化物半導体を適用するこ
とができる。したがって層103の上に受発光素子、高周波
パワー素子等を構成するのに必要な窒化物半導体多層膜
を形成することができる。なお、層103の中にInGaN層を
膜厚30〜100nm程度挿入すると、より効果的にクラック
の発生を抑制することができる。
ル成長した六方晶窒化物半導体層である。膜厚が3μm程
度以下であれば、クラック発生は認められない。この層
にはGaNに限らず、その他の窒化物半導体を適用するこ
とができる。したがって層103の上に受発光素子、高周波
パワー素子等を構成するのに必要な窒化物半導体多層膜
を形成することができる。なお、層103の中にInGaN層を
膜厚30〜100nm程度挿入すると、より効果的にクラック
の発生を抑制することができる。
【００２０】以上説明したような半導体構造の製造方法
として、有機金属気相エピタキシャル成長法（以下、MO
VPE法と略す）を用いて、図4に示した半導体構造を製造
する場合について説明する。本発明による半導体構造の
製造方法はMOVPE法に限定されるものではなく、水素化
物気相エピタキシャル成長法や分子線エピタキシャル成
長法等、窒化物半導体結晶を成長させるためにこれまで
提案されている全ての方法が適用できる。以下、MOVPE
法を用いて、図4に示した半導体構造を製造する場合に
ついて説明する。原料には、Ga源としてトリメチルガリ
ウム（以下、TMGと略す）やトリエチルガリウム、Al源
としてトリメチルアルミニウム（以下、TMAと略す）、I
n源としてトリメチルインジウム（以下、TMIと略す）等
のアルキル金属化合物が用いられ、N源としてはアンモ
ニア、ヒドラジン等のガスが用いられる。
として、有機金属気相エピタキシャル成長法（以下、MO
VPE法と略す）を用いて、図4に示した半導体構造を製造
する場合について説明する。本発明による半導体構造の
製造方法はMOVPE法に限定されるものではなく、水素化
物気相エピタキシャル成長法や分子線エピタキシャル成
長法等、窒化物半導体結晶を成長させるためにこれまで
提案されている全ての方法が適用できる。以下、MOVPE
法を用いて、図4に示した半導体構造を製造する場合に
ついて説明する。原料には、Ga源としてトリメチルガリ
ウム（以下、TMGと略す）やトリエチルガリウム、Al源
としてトリメチルアルミニウム（以下、TMAと略す）、I
n源としてトリメチルインジウム（以下、TMIと略す）等
のアルキル金属化合物が用いられ、N源としてはアンモ
ニア、ヒドラジン等のガスが用いられる。
【００２１】脱脂洗浄、酸化膜除去した基板101を反応
室内のサセプタ上に設置し、真空排気した後、1μTorr
未満の水素雰囲気中700℃で5分間程度加熱し、基板表面
のクリーニングを行う。
室内のサセプタ上に設置し、真空排気した後、1μTorr
未満の水素雰囲気中700℃で5分間程度加熱し、基板表面
のクリーニングを行う。
【００２２】次に、基板温度を650℃、圧力を100Torr(1
Torr=133.322Pa)とし、窒素をキャリアガスとしてTMIお
よびアンモニアをV族/III族供給モル比（以下、V/III比
と略す）が100000となるように供給し、InN層102を堆積
させる。膜厚は30nm程度であり、堆積速度は10nm/min程
度である。さらに、TMAの供給を加えてAlInN層105を成
長させる。膜厚は20nm程度である。In組成は10〜60％で
あり、好ましくは10〜20％である。
Torr=133.322Pa)とし、窒素をキャリアガスとしてTMIお
よびアンモニアをV族/III族供給モル比（以下、V/III比
と略す）が100000となるように供給し、InN層102を堆積
させる。膜厚は30nm程度であり、堆積速度は10nm/min程
度である。さらに、TMAの供給を加えてAlInN層105を成
長させる。膜厚は20nm程度である。In組成は10〜60％で
あり、好ましくは10〜20％である。
【００２３】その後、基板温度を1050℃、圧力を800Tor
rとし、水素および窒素をキャリアガスとしてTMGおよび
アンモニアをV/III比が8000となるように供給し、GaN層
103を成長させる。膜厚は3μm程度であり、成長速度は2
0nm/min程度である。その後、TMG、アンモニアの供給を
止めて室温まで冷却する。
rとし、水素および窒素をキャリアガスとしてTMGおよび
アンモニアをV/III比が8000となるように供給し、GaN層
103を成長させる。膜厚は3μm程度であり、成長速度は2
0nm/min程度である。その後、TMG、アンモニアの供給を
止めて室温まで冷却する。
【００２４】（実施の形態２）実施の形態1で述べたよ
うに、Si系基板上の窒化物半導体結晶には高密度の転位
が発生するが、横方向選択成長を行うと転位密度を数桁
低減でき、容易に高品質結晶を得ることができる。図5
〜8は本発明による半導体構造を製造手順に従って模式
的に示す断面図である。これらの図において、101はSi
（100）基板、103はGaN層、105はAlInN層、106はエアギ
ャップ、107はAlGaNスペーサ層、108はn型AlGaN電子供
給層、109はAlGaNキャップ層、110はソース電極、111は
ゲート電極、112はドレイン電極である。
うに、Si系基板上の窒化物半導体結晶には高密度の転位
が発生するが、横方向選択成長を行うと転位密度を数桁
低減でき、容易に高品質結晶を得ることができる。図5
〜8は本発明による半導体構造を製造手順に従って模式
的に示す断面図である。これらの図において、101はSi
（100）基板、103はGaN層、105はAlInN層、106はエアギ
ャップ、107はAlGaNスペーサ層、108はn型AlGaN電子供
給層、109はAlGaNキャップ層、110はソース電極、111は
ゲート電極、112はドレイン電極である。
【００２５】以下、各層の構造およびその製造方法につ
いて説明する。ここでは、基板101として周期的なリセ
ス状ストライプからなる段差形状を有する基板を用い
た。
いて説明する。ここでは、基板101として周期的なリセ
ス状ストライプからなる段差形状を有する基板を用い
た。
【００２６】本実施の形態では、窒化物半導体結晶の成
長方法としてMOVPE法を用いているが、本発明による半
導体構造の製造方法はMOVPE法に限定されるものではな
く、水素化物気相成長法等、窒化物半導体結晶を選択成
長させるためにこれまで提案されている全ての方法が適
用できる。
長方法としてMOVPE法を用いているが、本発明による半
導体構造の製造方法はMOVPE法に限定されるものではな
く、水素化物気相成長法等、窒化物半導体結晶を選択成
長させるためにこれまで提案されている全ての方法が適
用できる。
【００２７】まず、Si基板101上にレジストを塗布し、
フォトリソグラフィによってレジストをストライプ幅約
1μｍ、周期約4μｍで[-1-12]と平行な方向にストライ
プ状に加工する。レジストをマスクとし、ウェットエッ
チングによって基板101をリセス状（凹状）に加工す
る。このとき、リセス部の幅は約3μｍ、リッジ部（レ
ジストのある部分）の幅は約1μｍである。また、リセ
スの深さは約30〜800nmである。この後、ストライプ状
のレジストを除去し、段差形状を有する基板101を得る
（図5）。なお、ストライプの長さ（図5において紙面に
垂直な方向の長さ）はストライプ幅に比べて十分長くて
もよいが、クラックの発生を抑制するためには、ストラ
イプ幅の数〜100倍程度が好ましい。
フォトリソグラフィによってレジストをストライプ幅約
1μｍ、周期約4μｍで[-1-12]と平行な方向にストライ
プ状に加工する。レジストをマスクとし、ウェットエッ
チングによって基板101をリセス状（凹状）に加工す
る。このとき、リセス部の幅は約3μｍ、リッジ部（レ
ジストのある部分）の幅は約1μｍである。また、リセ
スの深さは約30〜800nmである。この後、ストライプ状
のレジストを除去し、段差形状を有する基板101を得る
（図5）。なお、ストライプの長さ（図5において紙面に
垂直な方向の長さ）はストライプ幅に比べて十分長くて
もよいが、クラックの発生を抑制するためには、ストラ
イプ幅の数〜100倍程度が好ましい。
【００２８】脱脂洗浄、酸化膜除去した基板101を反応
室内のサセプタ上に設置し、真空排気した後、1μTorr
未満の水素雰囲気中700℃で5分間程度加熱し、基板表面
のクリーニングを行う。
室内のサセプタ上に設置し、真空排気した後、1μTorr
未満の水素雰囲気中700℃で5分間程度加熱し、基板表面
のクリーニングを行う。
【００２９】次に、基板温度を650℃、圧力を100Torrと
し、窒素をキャリアガスとしてTMI、TMAおよびアンモニ
アをV/III比が70000となるように供給し、AlInN層105を
堆積させる。これにより基板の段差はAlInN層105で覆わ
れる（図6）。膜厚は30nm程度であり、堆積速度は10nm/
min程度である。
し、窒素をキャリアガスとしてTMI、TMAおよびアンモニ
アをV/III比が70000となるように供給し、AlInN層105を
堆積させる。これにより基板の段差はAlInN層105で覆わ
れる（図6）。膜厚は30nm程度であり、堆積速度は10nm/
min程度である。
【００３０】その後、基板温度を1060℃とし、水素をキ
ャリアガスとしてTMGおよびアンモニアをV/III比が8000
となるように供給する。この工程で、リセス部にもGaN
層103が成長するが、膜厚方向の成長速度が遅く、リッ
ジ頂部に形成されたGaN層の横方向成長速度が速いた
め、両隣から横方向成長してきたGaNと合体し、主面がC
面のみからなり、表面が平坦化されたGaN層103が得られ
る（図7）。また、リセス部の上方にはエアギャップ106
が形成される。GaN層103の膜厚は1μm程度である。
ャリアガスとしてTMGおよびアンモニアをV/III比が8000
となるように供給する。この工程で、リセス部にもGaN
層103が成長するが、膜厚方向の成長速度が遅く、リッ
ジ頂部に形成されたGaN層の横方向成長速度が速いた
め、両隣から横方向成長してきたGaNと合体し、主面がC
面のみからなり、表面が平坦化されたGaN層103が得られ
る（図7）。また、リセス部の上方にはエアギャップ106
が形成される。GaN層103の膜厚は1μm程度である。
【００３１】図7において、エアギャップ106の中央付近
から上方に伸びる縦線は、左右のリッジ頂部から横方向
成長してきたGaN層103が合体した部分を示す。合体部以
外の選択成長領域では貫通転位が106cm-2未満の密度で
観察されるのに対して、合体部ではC面内に水平な転位
が107cm-2未満の密度で観察される。また、基板101に接
触している領域のC軸とエアギャップ106上領域のC軸と
のチルト角は0.01〜0.03度である。このように高品質の
窒化物半導体層を形成できたのは、リセス状段差の存在
により、横方向選択成長したGaN層103の下面が下方のGa
N層103と接触しないためである。
から上方に伸びる縦線は、左右のリッジ頂部から横方向
成長してきたGaN層103が合体した部分を示す。合体部以
外の選択成長領域では貫通転位が106cm-2未満の密度で
観察されるのに対して、合体部ではC面内に水平な転位
が107cm-2未満の密度で観察される。また、基板101に接
触している領域のC軸とエアギャップ106上領域のC軸と
のチルト角は0.01〜0.03度である。このように高品質の
窒化物半導体層を形成できたのは、リセス状段差の存在
により、横方向選択成長したGaN層103の下面が下方のGa
N層103と接触しないためである。
【００３２】選択成長終了後引き続き、例えば水素およ
び窒素をキャリアガスとして、1060℃、300Torrでヘテ
ロ接合電界効果トランジスタ（以下、HFETと略す）構造
の成長を行う。すなわち、GaN層103（膜厚2μｍ）、AlG
aNスペーサ層107（膜厚5〜7nm）、n型AlGaN電子供給層1
08（膜厚15〜20nm）、AlGaNキャップ層109（膜厚3〜5n
m）を順次形成する（図8）。Al組成は例えば30％であ
る。n型のドーピングには例えばシランを用い、キャリ
ア濃度は5×1018cm-3とする。
び窒素をキャリアガスとして、1060℃、300Torrでヘテ
ロ接合電界効果トランジスタ（以下、HFETと略す）構造
の成長を行う。すなわち、GaN層103（膜厚2μｍ）、AlG
aNスペーサ層107（膜厚5〜7nm）、n型AlGaN電子供給層1
08（膜厚15〜20nm）、AlGaNキャップ層109（膜厚3〜5n
m）を順次形成する（図8）。Al組成は例えば30％であ
る。n型のドーピングには例えばシランを用い、キャリ
ア濃度は5×1018cm-3とする。
【００３３】以上の結晶成長で得られた半導体ウェハに
対して、フォトリソグラフィ、電子ビームリソグラフ
ィ、ドライエッチング、素子分離、表面パッシベーショ
ン、電極蒸着等のプロセスを経てFET素子を作製する。
表面パッシベーションには、例えばSiNX、SiO2を用い
る。ゲート電極111としては、例えばNi/Au膜を、ソース
電極110、ドレイン電極112としては、例えばTi/Al膜を
蒸着等により形成する。転位に沿った界面準位によるリ
ーク電流を抑制するため、ソース電極110端からドレイ
ン電極112端までの電子走行領域が、エアギャップ106上
の転位密度の少ない領域上となるよう配置することが好
ましい。特にゲート電極111直下が転位密度の少ない領
域上となるよう配置することが好ましい。
対して、フォトリソグラフィ、電子ビームリソグラフ
ィ、ドライエッチング、素子分離、表面パッシベーショ
ン、電極蒸着等のプロセスを経てFET素子を作製する。
表面パッシベーションには、例えばSiNX、SiO2を用い
る。ゲート電極111としては、例えばNi/Au膜を、ソース
電極110、ドレイン電極112としては、例えばTi/Al膜を
蒸着等により形成する。転位に沿った界面準位によるリ
ーク電流を抑制するため、ソース電極110端からドレイ
ン電極112端までの電子走行領域が、エアギャップ106上
の転位密度の少ない領域上となるよう配置することが好
ましい。特にゲート電極111直下が転位密度の少ない領
域上となるよう配置することが好ましい。
【００３４】なお、本実施の形態では、リセス部表面に
いわゆる選択成長のためのマスクを用いなかったが、リ
セス部の結晶成長を抑制するためには、SiNX膜などをリ
セス部表面に被覆し、マスク層としてもよい。選択成長
用マスクとしてＳｉＮX膜以外にも、その他の誘電体
膜、非晶質絶縁膜、あるいは高融点金属膜、例えばＳｉ
Ｏ2、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮＯ、ＴｉＯ2、ＺｒＯ
2、Ｎｂ2Ｏ5、Ｗ、あるいはこれらの多層膜を用いても
よい。
いわゆる選択成長のためのマスクを用いなかったが、リ
セス部の結晶成長を抑制するためには、SiNX膜などをリ
セス部表面に被覆し、マスク層としてもよい。選択成長
用マスクとしてＳｉＮX膜以外にも、その他の誘電体
膜、非晶質絶縁膜、あるいは高融点金属膜、例えばＳｉ
Ｏ2、ＳｉＯＮ、Ａｌ2Ｏ3、ＡｌＮＯ、ＴｉＯ2、ＺｒＯ
2、Ｎｂ2Ｏ5、Ｗ、あるいはこれらの多層膜を用いても
よい。
【００３５】なお、本実施の形態では、Si系基板上の窒
化物半導体構造の製造方法を電子素子に適用した場合に
ついて述べたが、転位密度の低い窒化物半導体結晶を得
ることができるので、受発光素子、特に半導体レーザの
製造にも適用でき、高い信頼性と高い歩留まりを与える
ものである。
化物半導体構造の製造方法を電子素子に適用した場合に
ついて述べたが、転位密度の低い窒化物半導体結晶を得
ることができるので、受発光素子、特に半導体レーザの
製造にも適用でき、高い信頼性と高い歩留まりを与える
ものである。
【００３６】
【発明の効果】以上のように本発明によれば、Si系基板
上に窒化物半導体をエピタキシャル成長させる際のクラ
ック発生を抑制し、C面内でのa軸配向性分布を改善で
き、この構造を備えた半導体素子の電気特性、信頼性を
向上させるという顕著な効果が得られる。
上に窒化物半導体をエピタキシャル成長させる際のクラ
ック発生を抑制し、C面内でのa軸配向性分布を改善で
き、この構造を備えた半導体素子の電気特性、信頼性を
向上させるという顕著な効果が得られる。
【図１】本発明の一実施形態による半導体構造の断面模
式図
式図
【図２】本発明の一実施形態による半導体構造の断面模
式図
式図
【図３】本発明の一実施形態による半導体構造の断面模
式図
式図
【図４】本発明の一実施形態による半導体構造の断面模
式図
式図
【図５】本発明の一実施形態による半導体構造の製造方
法を説明する断面模式図
法を説明する断面模式図
【図６】本発明の一実施形態による半導体構造の製造方
法を説明する断面模式図
法を説明する断面模式図
【図７】本発明の一実施形態による半導体構造の製造方
法を説明する断面模式図
法を説明する断面模式図
【図８】本発明の一実施形態による半導体構造の製造方
法を説明する断面模式図
法を説明する断面模式図
１０１ Si（100）基板
１０２ InN層
１０３ GaN層
１０４ GaInN層
１０５ AlInN層
１０６ エアギャップ
１０７ AlGaNスペーサ層
１０８ n型AlGaN電子供給層
１０９ AlGaNキャップ層
１１０ ソース電極
１１１ ゲート電極
１１２ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 33/00
Ｈ０１Ｓ 5/323 ６１０
(72)発明者 横川 俊哉
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F041 AA40 CA22 CA40
5F045 AA04 AB09 AB14 AC08 AC09
AC12 AD10 AD11 AD14 AE29
BB12 BB13 CA09 CA13 DA53
DC51 DC52
5F052 DA04 FA13 GC01 GC03
5F073 AA55 CA01 CB04 CB07 EA29
5F102 FA00 GB01 GC01 GD01 GJ03
GL04 GL14 GM04 GM08 GN04
GQ01 GR01 GS01 GS04 GT01
GV07 GV08 HC01
Claims (9)
- 【請求項１】Si系基板上に、少なくともIII族元素およ
びNを含む層を有する半導体装置であって、該基板表面
上に少なくともInを含む層を有することを特徴とする半
導体装置。 - 【請求項２】Si系基板の表面上に、少なくともInNを含
む層を有することを特徴とする請求項1記載の半導体装
置。 - 【請求項３】Si系基板の表面上に、AlInNからなる層を
有することを特徴とする請求項2記載の半導体装置。 - 【請求項４】AlInNからなる層の組成がSi系基板表面か
らの距離に応じてIn含有量が減少することを特徴とする
請求項3記載の半導体装置。 - 【請求項５】Si系基板の面方位が｛100｝であることを
特徴とする請求項1記載の半導体装置。 - 【請求項６】Si系基板の表面が周期的なリセス状ストラ
イプからなる段差形状を有しており、リセス部がエアギ
ャップとなっていることを特徴とする請求項1から5いず
れかに記載の半導体装置。 - 【請求項７】Si系基板の表面上に、六方晶系の少なくと
もIII族元素およびNを含む層を有する半導体装置であっ
て、該基板上にa軸の配向性分布を抑制する層を有する
ことを特徴とする半導体装置。 - 【請求項８】Si系基板上に、少なくともIII族元素およ
びNを含む層を有する半導体装置を製造する方法であっ
て、該基板表面上に700℃以下で少なくともInNを含む層
を形成する工程と、900℃以上に昇温する工程と、昇温
後少なくともIII族元素およびNを含む層を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項９】Si系基板上に、少なくともIII族元素およ
びNを含む層を有する半導体装置を製造する方法であっ
て、該基板表面上に700℃以下で少なくともInNを含む層
を形成する工程と、少なくともAlNを含む層を形成する
工程と、900℃以上に昇温する工程と、昇温後少なくと
もIII族元素およびNを含む層を形成する工程と、を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378316A JP2003178976A (ja) | 2001-12-12 | 2001-12-12 | 半導体装置およびその製造方法 |
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| JP2001378316A JP2003178976A (ja) | 2001-12-12 | 2001-12-12 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003178976A true JP2003178976A (ja) | 2003-06-27 |
| JP2003178976A5 JP2003178976A5 (ja) | 2008-08-21 |
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|---|---|---|---|---|
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| WO2006080701A1 (en) * | 2004-10-19 | 2006-08-03 | Lg Innotek Co., Ltd | Nitride semiconductor light emitting device and fabrication method therefor |
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| JP2008507853A (ja) * | 2004-07-26 | 2008-03-13 | クリー インコーポレイテッド | 横方向成長活性領域を有する窒化物ベースのトランジスタ及びその製造方法 |
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-
2001
- 2001-12-12 JP JP2001378316A patent/JP2003178976A/ja not_active Withdrawn
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