JP4607506B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に係り、特に高電子移動度トランジスタ（ＨＥＭＴ）等の半導体装置に関する。

スイッチング素子などの電力用半導体装置、もしくは、高周波パワー半導体装置等には、
高い臨界電界を有する材料を用いるのが有効である。このため、高い臨界電界を有する窒化物半導体材料を用いることが、電力用半導体装置、もしくは、高周波パワー半導体装置
にとって有効である。

図１２に示した窒化物系半導体装置は、キャリア走行層１をＩｎ_XＧａ_1-XＮ（０≦Ｘ≦１）膜、障壁層２をＩｎ_YＡｌ_ZＧａ_1-Y-ZＮ（０≦Ｙ≦１、０≦Ｚ≦１）膜で形成している。キャリア走行層１と比べ、障壁層２の格子定数が小さいとき、障壁層２に歪みが生じて、ピエゾ効果によりキャリア走行層１と障壁層２の界面に二次元電子ガスが形成される。ＡｌＮ膜は、ＧａＮ膜より格子定数が小さいのに対して、ＩｎＮ膜はＧａＮ膜より格子定数が大きい。このため、障壁層２にＩｎ_YＡｌ_ZＧａ_1-Y-ZＮ膜を用いて、障壁層２のＡｌの組成比Ｙと、障壁層２のＩｎ組成比Ｚを制御することで、障壁層２に加わる歪みの量を制御し、二次元電子系のキャリア密度を制御することが可能である。ＧａＮ膜からなるキャリア走行層１とＩｎＮ膜とＡｌＮ膜からなる障壁層２の界面に平行な軸（ａ軸）方向の格子定数の関係から、Ｚ−４．６６×（Ｙ−Ｘ）＝０を満たすとき、キャリア走行層１と障壁層２の格子定数が一致する（特許文献１参照）。

また、窒化物半導体装置、もしくは、砒化ガリウム半導体装置において、ドレイン電極４、もしくは、ソース電極５における接触抵抗を下げる方法として、障壁層２の一部を除去することにより形成されるリセス構造を採用する方法が知られている。図１３に示した窒化物半導体装置は、キャリア走行層１にＧａＮ膜、障壁層２にＡｌ_ＺＧａ_１−ＺＮ膜で形成されている。ゲート電極３の下周辺の障壁層２を除去することでリセス構造を形成している。また、ドレイン電極４とソース電極５と、障壁層２との間にコンタクト層６を形成している。例えば、コンタクト層６を障壁層２より高い不純物濃度をもつ半導体材料で形成することで、ソース抵抗とドレイン抵抗を下げることができる。窒化物半導体においては、キャリア走行層１にＧａＮ膜、障壁層２にＡｌ_ＺＧａ_１−ＺＮ膜を用いたときに関して、障壁層の膜厚に対して、二次元電子系のキャリア密度が報告されている（非特許文献１参照。）。ニ次元電子ガスのキャリア密度を求めると、図３のグラフのようになる。このことから、リセス構造を用いたとき、ゲート電極３の下の二次元電子系のキャリア密度は、障壁層のＡｌ組成比Ｚとゲート電極３の下の障壁層２の膜厚に依存する。

また、図３に示されるように、障壁層２の膜厚が臨界膜厚以上になるとキャリアが発生する。非特許文献１によれば、この臨界膜厚Ｔ_Ｃは、Ｔ_Ｃ＝１６．４×（１−１．２７×Ｚ）／Ｚと表される。
特開２０００−２２３６９７公報 ジェイ・ピー・イベットソン（J. P. Ibbetson）、他 著、「アプライド・フィジクス・レターズ、第７７巻、２号 (Appl. Phys. Lett. vol.77 Issue 2) 」、２０００年、p．２５０

電力用半導体装置、もしくは、高周波パワー半導体装置等として、高い絶縁破壊耐圧を有する窒化物半導体は有望である。しかし、従来の技術では、以下のように、低いオン抵抗を有するノーマリーオフ型半導体装置を作製するのは困難であった。

エピタキシャル結晶成長装置を用いて、図１２に示すようなキャリア走行層にＩｎ_XＧａ_1-XＮ（０≦Ｘ≦１）膜、障壁層にＩｎ_YＡｌ_ZＧａ_1-Y-ZＮ（０≦Ｙ≦１、０≦Ｚ≦１）膜を形成した際、Ｚ−４．６６×（Ｙ−Ｘ）＜０という条件を満たした場合、障壁層のａ軸の格子定数がキャリア走行層のａ軸の格子定数より大きくなる。このとき、ピエゾ効果による二次元電子系のキャリアが発生しない。このため、ゲート電極とドレイン電極とソース電極を障壁層の上に形成することにより、ゲート電圧が０Ｖでオフ状態である半導体装置が実現できる。しかし、このとき、ゲート電極の下以外にも、ゲート電極とドレイン電極との間、ゲート電極とソース電極との間、ソース電極の下、ドレイン電極の下のキャリア走行層と障壁層の界面にも二次元電子ガスのキャリアがなくなる。このため、ドレイン電極とソース電極との間の抵抗が大きくなり、半導体装置のオン抵抗に著しい劣化を招く。

また、障壁層がＡｌ_ＺＧａ_１−ＺＮ膜で形成されている半導体装置において、二次元電子系の実現に必要なキャリア走行層と障壁層の伝導帯のエネルギーの差を考慮すると、Ｚは０．２以上が望ましく、このとき、障壁層の臨界膜厚Ｔ_Ｃは、約６０Å以下である。このため、図１３に示すようなリセス構造を用いて、ノーマリーオフ型半導体装置を実現するためには、エピタキシャル結晶成長装置を用いて、キャリア走行層と障壁層とコンタクト層を順次形成した後、障壁層の一部の膜厚を６０Å以下に制御して除去する加工が必要であった。このため、加工精度の問題から、歩留まりよくノーマリーオフ型半導体装置の作製は困難であった。

上記問題点を鑑み、本発明は、低いオン抵抗を有するノーマリーオフ型半導体装置を歩留まりよく作製できる窒化物系半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、Ｉｎ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなるキャリア走行層と、前記キャリア走行層上に積層され、その一部を除去することで形成されたリセス構造を有するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ―Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）からなる障壁層と、前記リセス構造領域内の前記障壁層上に形成されたゲート電極と、前記リセス構造領域外の前記障壁層上に形成されたドレイン電極及びソース電極とを有する電界効果トランジスタにおいて、前記リセス構造における障壁層膜厚が、１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下であることを特徴とする

本発明によれば、障壁層にリセス構造を形成し、この障壁層のリセス構造における膜厚を上述の式で導出される数値以下とすることにより、低いオン抵抗を有するノーマリーオフ型半導体装置を歩留まりよく作製することが可能な窒化物半導体装置を提供することができる。

次に、図面を参照して、本発明の実施例１〜４を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

本発明の実施例１に係る窒化物系半導体装置は、図１に示すように、アンドープＩｎ_XＧａ_1-XＮ膜（０≦Ｘ≦１）からなり、膜厚が２μｍ程度のキャリア走行層１と、そのキャリア走行層１上に配置され、アンドープＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ膜（０＜Ｙ＜１、０＜Ｚ＜１）からなり、膜厚が３０ｎｍ程度の障壁層２と、その障壁層の一部を除去することで形成され、幅が３μｍ程度のリセス構造１０と、そのリセス構造１０上に形成されたゲート電極３と、リセス構造１０領域以外の障壁層２上に形成されたドレイン電極４とソース電極５とを備えている。リセス構造１０領域における障壁層２の膜厚ｄは１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下である。この理由について以下に示す。

窒化物半導体装置では、障壁層２の歪みによるピエゾ効果により、キャリア走行層１と障壁層２の界面に二次元電子ガスが形成される。キャリア走行層１と障壁層２の界面に垂直な方向の伝導帯のエネルギーは、ゲート電圧が０Ｖのとき、模式的に図２のように表すことができる。図中に示す数字は、１がキャリア走行層における伝導帯のエネルギーポテンシャル、２が障壁層における伝導帯のエネルギーポテンシャル、３がゲート電極における伝導帯のエネルギーポテンシャルをそれぞれ示している。ピエゾ効果により障壁層２の伝導帯のエネルギーは位置に対して傾きをもち、ゲート電極３におけるエネルギーより、キャリア走行層１におけるエネルギーが低くなるとき、ゲート電極３から供給された電子がキャリア走行層１の界面に溜まり、二次元電子系が形成される。このため、二次元電子系のキャリア密度は、キャリア走行層１と障壁層２の組成比と障壁層２の膜厚で決まる。キャリア走行層１にＧａＮ膜、障壁層２にＡｌ_ＺＧａ_１−ＺＮ膜で形成されるとき、キャリア密度が図３のようになることが報告されている。図３によれば、Ｚによらず、キャリア密度が有限の値をもつためには、ある厚さ（臨界膜厚）以上の厚さが必要であることがわかる。図４が、障壁層２のＡｌの組成比に対する臨界膜厚である。

ＧａＮの格子定数に対して、ＡｌＮの格子定数は小さく、ＩｎＮの格子定数は大きいので、障壁層をAlGaN膜からInAlGaN膜にすることで、障壁層２の歪を緩和でき、障壁層２の格子定数をキャリア走行層１の格子定数に近づけることができる。これにより、障壁層２の歪みの量が小さくなり、図５に示されるように障壁層２における電界の傾きが小さくなる。これにより、障壁層２がＡｌＧａＮ膜であるときと比較して、障壁層２がＩｎＡｌＧａＮ膜であるとき、障壁層２の臨界膜厚が増加する。ＩｎＮ膜とＧａＮ膜の格子定数の差が、ＡｌＮ膜とＧａＮ膜の格子定数の差の４．６６倍であることと、バンドギャップの差の７５％が伝導帯のエネルギーの差になると考えると、キャリア走行層１がＩｎ_XＧａ_1-XＮ膜、障壁層２がＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ膜であるとき、臨界膜厚は１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Åと導くことができる。よって、キャリア走行層１がＩｎ_XＧａ_1-XＮ膜、障壁層２がＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ膜で構成され、障壁層２の一部を除去することでリセス構造１０を形成したとき、リセス構造１０領域における障壁層２の膜厚が１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下であるとき、ノーマリーオフ型半導体装置が実現できる。

図６は、キャリア走行層１がＧａＮ膜のとき、障壁層２がＡｌ_ＺＧａ_１−ＺＮ 膜、もしくは、Ｉｎ_０．０３ Ａｌ _Ｚ Ｇａ_{０．９７-Ｚ}Ｎ膜での臨界膜厚の比較である。Ａｌの組成比が０．２のとき、ＡｌＧａＮ膜では、従来約６０Åであった臨界膜厚は、Ｉｎ_０．０３ Ａｌ _Ｚ Ｇａ_{０．９７-Ｚ}Ｎ膜では、上式より約２１０Åに増加する。障壁層２のリセス形成前の膜厚が３００Åであるとき、障壁層２の一部を除去し、リセス構造１０を形成するプロセスにおいて、障壁層２がＡｌＧａＮ膜では、２４０Å以上３００Å未満の加工が必要であり、±１０％の加工精度が要求されるに対し、Ｉｎ_０．０３ Ａｌ _Ｚ Ｇａ_{０．９７-Ｚ}Ｎ膜では、９０Å以上３００Å未満の加工が必要であり、±５０％の加工精度があればよい。よって、障壁層２にＩｎＡｌＧａＮ膜を用いて、リセス構造１０を形成し、ノーマリーオフ型半導体装置を作製するときの大幅な歩留まりの向上が可能となる。

Ｉｎは、ＡｌとＧａと比較して、蒸気圧が高いため、ＡｌＮ膜とＧａＮ膜に対して、ＩｎＮ膜は成膜温度が低い。また、ＩｎＮ膜は、ＡｌＮ膜とＧａＮ膜に対して大きく格子定数が異なる。このため、ＡｌＧａＮ膜に高い組成比でＩｎを含む膜を成膜することは難しい。従来技術の障壁層２にＩｎＡｌＧａＮ膜を用いて、ノーマリーオフ型半導体装置を作製するには、キャリア走行層１と格子定数を合わせるため、障壁層２に高いＩｎ組成が必要であったが、本発明により、障壁層２の格子定数がキャリア走行層１の格子定数より小さい値であっても、ノーマリーオフ型半導体装置が実現可能である。例えば、キャリア走行層１がＧａＮ膜、障壁層２がＡｌ_０．２３Ｇａ_０．７７Ｎ膜である場合、従来技術では、Ｉｎ組成比が４％以上必要であったのに対し、本発明によれば、Ｉｎ組成比２％で、リセス領域における障壁層の膜厚を８５Å以下にすることでノーマリーオフ型半導体装置が実現できる。このように、障壁層２のＩｎ組成比を下げることができることは、成膜における歩留まりの向上、または、膜質の向上が期待できる。

また、図６に示されるように、障壁層２がＡｌＧａＮ膜においても、Ａｌ組成比を下げることにより、臨界膜厚を下げることができる。しかし、障壁層のＡｌ組成比を下げることにより、キャリア走行層１と障壁層２のバンドギャップの差が小さくなり、二次元電子系の閉じ込めが弱くなり、二次元電子系が実現できなくなる。このため、ノーマリーオフ型半導体装置においても、キャリア走行層１と障壁層２のバンドギャップの差が大きいほうが望ましい。ＩｎＮ膜とＧａＮ膜の格子定数の差に対するＡｌＮ膜とＧａＮ膜の格子定数の差との比は、４．６６に対して、ＩｎＮ膜とＧａＮ膜のバンドギャップの差に対するＡｌＮ膜とＧａＮ膜のバンドギャップの差との比は、１．８７である。このため、障壁層にＩｎＡｌＧａＮ膜を用いることで、同じ臨界膜厚に対して、より大きなキャリア走行層１と障壁層２のバンドギャップの差を得ることができる。図７は、キャリア走行層１がＧａＮ膜であるとき、臨界膜厚に対するキャリア走行層１と障壁層２のバンドギャップの差を表しているが、障壁層のＩｎ組成比０％に対して、Ｉｎ組成比３％である方が、キャリア走行層１と障壁層２のバンドギャップの差を大きくすることが可能である。

以上のように、キャリア走行層１にＩｎ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）層からなるキャリア走行層と、このキャリア走行層上に積層されたノンドープもしくはｎ型のＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ―Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）層からなる障壁層２と、この障壁層２の一部を除去することで形成したリセス構造１０を有する電界効果トランジスタにおいて、前記リセス構造１０領域における障壁層膜厚ｄが、１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下であることにより、キャリア走行層１と障壁層２のバンドギャップの差を大きく取りながら、高い歩留まりで、ノーマリーオフ型半導体装置を実現することが可能となる。

本発明の実施例２に係わる窒化物系半導体装置につき、図８を用いて説明する。図８に示すように、アンドープＩｎ_XＧａ_1-XＮ（０≦Ｘ≦１）からなり、膜厚が２μｍ程度のキャリア走行層１と、そのキャリア走行層１上に配置され、アンドープＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）からなり膜厚が３０ｎｍ程度の障壁層２と、その障壁層２の一部を除去することで形成され、幅が３μｍ程度のリセス構造１０と、障壁層２のリセス構造１０上に形成されたゲート電極３と、障壁層２上にリセス構造１０領域以外に形成された障壁層２よりバンドギャップが小さい、もしくは、Ｉｎ_Ｙ´Ａｌ_Ｚ´ＧａＮ_{１−Ｙ´−Ｚ´}（Ｙ´＞Ｙ、Ｚ´＜Ｚ）で表される、不純物濃度の高い半導体により構成されるコンタクト層６と、そのコンタクト層上に形成されるドレイン電極４とソース電極５とを備えている。リセス構造１０領域における障壁層２の膜厚ｄは１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下である。

本発明の実施例２に係る窒化物系半導体装置によれば、コンタクト層６を障壁層２とドレイン電極４との間、及び、障壁層２とソース電極５との間に配置することにより、ドレイン電極４、及び、ソース電極５の接触抵抗を１ケタ程度下げることができる。これにより、ノーマリーオフ型半導体素子において、オン抵抗を下げる効果がある。

本発明の第３の実施の形態に係わる窒化物系半導体装置は、図９に示すように、アンドープＩｎ_XＧａ_1-XＮ（０≦Ｘ≦１）からなり、膜厚が２μｍ程度のキャリア走行層１と、そのキャリア走行層１上に配置され、アンドープＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）からなり、膜厚が３０ｎｍ程度の障壁層２と、その障壁層２の一部を除去することで形成され、幅が３μｍ程度のリセス構造１０と、そのリセス構造１０上面１０−１に形成されたゲート電極３と、リセス構造１０領域以外に形成されたドレイン電極４とソース電極５と、障壁層２上に形成された絶縁膜７と、その絶縁膜７上に形成されるフィールドプレート電極８とを備えている。障壁層２のリセス構造１０領域における障壁層２の膜厚ｄは１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下である。フィールドプレート電極のドレイン電極４側の端部は、リセス構造１０領域内にある。

本発明の第３の実施の形態に係る窒化物系半導体装置によれば、ドレイン電極４とソース電極の間に電圧を印加したとき、ゲート電極３のドレイン端近傍に集中する電界をフィールドプレート電極８により緩和することにより、高耐圧なノーマリーオフ型半導体装置を実現することができる。

図１０に本発明の第３の実施の形態の変形例に係る窒化物系半導体装置を示す。フィールドプレート電極８のドレイン電極４側の端部は、リセス構造１０領域外にある点が図９と異なる。リセス構造１０のように、構造上に角がある場合、そこに電界が集中しやすく、本願の窒化物系半導体装置全体の耐圧を下げる原因になり得る。そこで、図１０に示すように、フィールドプレート電極でリセス構造１０における電界を緩和することで高耐圧なノーマリーオフ型半導体装置を実現することができる。このように、フィールドプレート電極８のドレイン電極４側の端部はゲート電極３とドレイン電極４との間で自由に配置することができる。

本発明の第４の実施の形態に係わる窒化物系半導体装置は、図１１に示すように、アンドープＩｎ_XＧａ_1-XＮ（０≦Ｘ≦１）からなり、膜厚が２μｍ程度のキャリア走行層１と、そのキャリア走行層１上に配置され、アンドープＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ−Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）からなり、膜厚が３０ｎｍ程度の障壁層２と、その障壁層２の一部を除去することで形成され、幅が３μｍ程度のリセス構造１０と、そのリセス構造１０上に形成された絶縁膜９と、その絶縁膜上に形成されたゲート電極３と、リセス構造１０領域以外に形成されたドレイン電極４とソース電極５とを備えている。障壁層２リセス構造１０領域における障壁層２の膜厚ｄは１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下である。

図１のように、ゲート電極３が障壁層２に直接接しているショットキー性の接触では、ゲート電極に正バイアスを印加するとき、ショットキー障壁高さ以下の電圧しか印加できない。ショットキー障壁高さは、障壁層２の電子親和力とゲート電極３の金属の仕事関数の差が最大である。窒化物半導体装置においては、ゲート電極３にどのような金属を選択しても、ショットキー障壁高さは２Ｖ以下である。これより、ゲート電圧０Ｖでオフするノーマリーオフ型半導体装置では、オン状態でのゲート電圧の最大振幅は２Ｖ以下となる。このため、半導体装置の最大電流が小さくなる。

本発明の第４の実施の形態に係る窒化物系半導体装置によれば、図１１に示すように障壁層２とゲート電極３との間に絶縁膜９を挿入することで、ゲート電極２に高い正バイアスを印加することが可能になる。これにより、ゲート電極３の下の二次元電子系のキャリア密度を増やすことができ、最大電流の大きなノーマリーオフ型半導体装置を実現することができる。

なお、上述した各実施例は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を実施例に開示されたもののみに特定するものではない。本発明はその要旨を逸脱しない範囲で、種々変形して実施することができるものである。

本発明の第１の実施の形態に係る窒化物系半導体装置の構成を示す模式的な断面図である。 伝導帯のエネルギーの模式的な図である。 障壁層の膜厚とキャリア密度の関係を示すグラフである。 障壁層のＡｌの組成比と臨界膜厚の関係を示すグラフである。 伝導帯のエネルギーの模式的な図である。 障壁層のＡｌの組成比と臨界膜厚の関係を示すグラフである。 臨界膜厚とキャリア走行層と障壁層のバンドギャップの差の関係を示すグラフである。 本発明の第２の実施の形態に係る窒化物系半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施の形態に係る窒化物系半導体装置の構成を示す模式的な断面図である。 本発明の第３の実施の形態に係る変形例の窒化物系半導体装置の構成を示す模式的な断面図である。 本発明の第４の実施の形態に係る窒化物系半導体装置の構成を示す模式的な断面図である。 従来の窒化物系半導体装置の構成を示す模式的な断面図である。 従来の窒化物系半導体装置の構成を示す模式的な断面図である。

符号の説明

１ … キャリア走行層
２ … 障壁層
３ … ゲート電極
４ … ドレイン電極
５ … ソース電極
６ … コンタクト層
７ … 絶縁膜
８ … フィールドプレート電極
９ … 絶縁膜
１０ … リセス構造
１０−１ … （リセス構造の）上面

Claims (5)

1. Ｉｎ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなるキャリア走行層と、
   前記キャリア走行層上に積層され、その一部を除去することで形成されたリセス構造を有するＩｎ_ＹＡｌ_ＺＧａ_{１−Ｙ―Ｚ}Ｎ（０＜Ｙ＜１、０＜Ｚ＜１）からなる障壁層と、
   前記リセス構造領域内の前記障壁層上に形成されたゲート電極と、
   前記リセス構造領域外の前記障壁層上に形成されたドレイン電極及びソース電極とを有する電界効果トランジスタにおいて、
   前記リセス構造における障壁層膜厚が、１６．４×（１−１．２７×Ｚ＋０．６８×（Ｙ−Ｘ））／（Ｚ−４．６６×（Ｙ−Ｘ））Å以下であることを特徴とする半導体装置。
2. 前記リセス構造を除く前記障壁層上に形成され、前記障壁層よりバンドギャップが小さい、もしくは不純物濃度の高い半導体により構成されるコンタクト層をさらに備え、
   前記コンタクト層上に前記ドレイン電極と前記ソース電極を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記コンタクト層はＩｎ_Ｙ´Ａｌ_Ｚ´ＧａＮ_{１−Ｙ´−Ｚ´}（Ｙ´＞Ｙ、Ｚ´＜Ｚ）からなることを特徴とする請求項２に記載の半導体装置。
4. 少なくとも前記障壁層上に形成された絶縁膜と、
   この絶縁膜上にフィールドプレート電極と
   をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
5. 前記リセス構造内に形成された絶縁膜をさらに備え、
   前記絶縁膜上に前記ゲート電極が形成されたことを特徴とする請求項１から４のいずれかに記載の半導体装置。

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