JP2014093305A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2014093305A
JP2014093305A JP2012240866A JP2012240866A JP2014093305A JP 2014093305 A JP2014093305 A JP 2014093305A JP 2012240866 A JP2012240866 A JP 2012240866A JP 2012240866 A JP2012240866 A JP 2012240866A JP 2014093305 A JP2014093305 A JP 2014093305A
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor device
electrode
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012240866A
Other languages
English (en)
Other versions
JP6126354B2 (ja
Inventor
Yasuhiro Isobe
康裕 磯部
Mayumi Moritsuka
真由美 森塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012240866A priority Critical patent/JP6126354B2/ja
Priority to US14/025,961 priority patent/US9136346B2/en
Publication of JP2014093305A publication Critical patent/JP2014093305A/ja
Priority to US14/793,410 priority patent/US9484429B2/en
Application granted granted Critical
Publication of JP6126354B2 publication Critical patent/JP6126354B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】電気特性を安定化することができる半導体装置及びその製造方法を提供すること。
【解決手段】実施形態に係る半導体装置は、第１半導体層と、第２半導体層と、第３半導体層と、第１電極と、第２電極と、制御電極と、第３電極と、を備える。第２半導体層は、第１半導体層の上に設けられ第１半導体層のバンドギャップよりも狭いバンドギャップを有する。第２半導体層は、第１部分と、第１部分と並置され活性化されたアクセプタを含む第２部分と、を有する。第３半導体層は、第１部分の上に設けられ第２半導体層のバンドギャップ以上のバンドギャップを有する。第１電極は、第３半導体層の上に設けられる。第２電極は、第３半導体層の上に設けられる。制御電極は、第３半導体層の上に設けられ第１電極と第２電極との間に設けられる。第３電極は、第２部分の上に設けられる。第２部分は、活性化されたアクセプタを含む。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置において、高耐圧、低オン抵抗を実現するには、高い臨界電界を有する材料を用いることが有効である。例えば、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）は、ヘテロ接合界面に発生した二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を利用した高耐圧、低オン抵抗のデバイスである。
窒化物半導体を用いた電界効果トランジスタの高電圧動作時においては、加速された電子が価電子帯の電子を励起する衝突イオン化現象により、電子正孔対が形成される。生成された正孔は電子走行層に蓄積され、トランジスタの電気特性においてキンク現象が発生してしまう。また、この蓄積された正孔が要因でアバランシェ破壊を誘発してしまい、耐圧の低下につながる。したがって、半導体装置においては、蓄積された正孔をより効率的に吸収できる構造が望ましい。
特開２００４−３４２８１０号公報
本発明の実施形態は、電気特性を安定化することができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体層と、第２半導体層と、第３半導体層と、第１電極と、第２電極と、制御電極と、第３電極と、を備える。
前記第２半導体層は、前記第１半導体層の上に設けられ前記第１半導体層よりも狭いバンドギャップを有する。前記第２半導体層は、第１部分と、前記第１部分と並置され活性化されたアクセプタを含む第２部分と、を有する。
前記第３半導体層は、前記第１部分の上に設けられ前記第２半導体層以上のバンドギャップを有する。
前記第１電極は、前記第３半導体層の上に設けられる。
前記第２電極は、前記第３半導体層の上に設けられる。
前記制御電極は、前記第３半導体層の上に設けられ前記第１電極と前記第２電極との間に設けられる。
前記第３電極は、前記第２部分の上に設けられる。
前記第２部分は、活性化されたアクセプタを含む。
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図２（ａ）〜図２（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図３（ａ）〜図３（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図４は、半導体装置の模式的平面図である。 図５は、第１の実施形態に係る半導体装置の正孔の流れを例示する模式図である。 図６（ａ）及び図６（ｂ）は、半導体装置の電流−電圧特性を例示する図である。 図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図８（ａ）〜図８（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図９（ａ）〜図９（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図１０は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１１（ａ）〜図１１（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図１２（ａ）〜図１２（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図１３は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１４は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１５は、第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１６は、第７の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１７は、第８の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１８は、参考例に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、半導体装置１１０は、電子障壁層１３（第１半導体層）と、電子走行層１５（第２半導体層）と、電子供給層１６（第３半導体層）と、ドレイン電極２１（第１電極）と、ソース電極２２（第２電極）と、ゲート電極２３（制御電極）と、正孔吸収電極２４（第３電極）と、を備える。
半導体装置１１０は、例えば窒化物半導体を用いたＨＥＭＴである。
半導体装置１１０は、基板１１及び緩衝層１２をさらに備える。基板１１としては、例えばシリコン基板、サファイア基板、炭化シリコン基板、窒化ガリウム基板、窒化アルミニウム基板、酸化ガリウム基板が用いられる。
緩衝層１２は、基板１１の上に設けられる。緩衝層１２は、緩衝層１２の上に形成する窒化物半導体層の格子定数と、基板１１の格子定数との相違によって発生する歪みを緩和する層である。緩衝層１２の厚さは特に制限されない。例えば、基板１１にシリコン基板を使用した場合、緩衝層１２には、ＡｌＮとＧａＮとを交互に数十層積層した積層構造が用いられる。緩衝層１２としては、緩衝層１２の上に形成するエピタキシャル成長層にクラックが発生しないような層であることが望ましい。緩衝層１２は、使用する基板１１によって不要になることも想定される。
電子障壁層１３は、緩衝層１２の上に設けられる。電子障壁層１３としては、例えばノンドープのＡｌｗＧａ１−ｗ−ｘＩｎｘＮ（０＜ｗ≦１、０≦ｘ＜１、０≦ｗ+ｘ≦１）が用いられる。
電子走行層１５は、電子障壁層１３の上に設けられる。電子走行層１５としては、例えばＡｌｕＧａ１−ｕ−ｖＩｎｖＮ（０≦ｕ＜１、０≦ｖ≦１、０≦ｕ+ｖ≦１）が用いられる。
電子供給層１６は、電子走行層１５の上に設けられる。電子供給層１６としては、例えばノンドープのＡｌｙＧａ１−ｙ−ｚＩｎｚＮ（（０＜ｙ≦１、０≦ｚ＜１、０≦ｙ+ｚ≦１）が用いられる。
電子障壁層１３は、電子走行層１５中の電子が基板１１側へ広がらないようにすることを目的とした層である。電子障壁層１３は、電子走行層１５よりも大きな禁制帯幅を有する。電子障壁層１３の組成比は、例えば、ＡｌｕＧａ１−ｕＮ（０＜ｕ＜０．２）の範囲である。電子障壁層１３の厚さは、例えば０．５マイクロメートル（μｍ）以上５μｍ以下、好ましくは０．８μｍ以上４μｍ以下である。
電子走行層１５の厚さは、電子障壁層１３の厚さよりも薄い。電子走行層１５の厚さは、例えば、１０ナノメートル（ｎｍ）以上５００ｎｍ以下である。電子走行層１５は、電子障壁層１３と格子整合するように形成される。例えば、電子走行層１５を上記の厚さに形成することで、電子障壁層１３の格子定数が電子走行層１５に引き継がれる。
電子供給層１６は、電子走行層１５よりも大きな禁制帯幅を有する。電子供給層１６の厚さは、例えば、５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３５ｎｍ以下である。電子供給層１６は、電子障壁層１３及び電子走行層１５と格子整合するように形成される。例えば、電子供給層１６を上記の厚さに形成することで、電子障壁層１３及び電子走行層１５の格子定数が電子供給層１６に引き継がれる。電子供給層１６の組成比は、例えば、ＡｌｙＧａ１−ｙ−ｚＩｎｚＮ（０．１≦ｙ≦１ かつ ｚ＝０、または、０≦ｚ≦０．３ かつ ０．７≦ｙ≦１）の範囲である。
電子障壁層１３、電子走行層１５及び電子供給層１６の格子定数は、例えばＸ線回折法によって測定される。
電子走行層１５は、第１部分１５１と第２部分１５２とを有する。第２部分１５２は、電子障壁層１３の上において第１部分１５１と並置される。第２部分１５２の厚さは、第１部分１５１の厚さよりも薄い。電子供給層１６は、電子走行層１５の第１部分１５１の上に設けられる。電子供給層１６は、第２部分１５２の上には設けられていない。
第１部分１５１の厚さは、例えば１０ｎｍ以上５００ｎｍ以下である。第２部分１５２の厚さは、数ｎｍ以上数十ｎｍ以下、例えば３ｎｍ以上１０ｎｍ以下である。
第１部分１５１は、第１領域１５１ａと、第２領域１５１ｂと、を有する。第１領域１５１ａは、第１部分１５１の電子障壁層１３との界面側に設けられる。第２領域１５１ｂは、第１部分１５１の電子供給層１６側に設けられる。第１領域１５１ａは、電子障壁層１３と第２領域１５１ｂとの間に設けられる。第１領域１５１ａは不純物を含む。第２領域１５１ｂは実質的に不純物を含まない。
第２部分１５２は、第１領域１５１ａと接触している。第２部分１５２は、第１領域１５１ａが延在した部分であってもよい。第２部分１５２は第１領域１５１ａに含まれる不純物と同じ不純物を含む。第２部分１５２の不純物は活性化されている。正孔吸収電極２４は、第２部分１５２の上に設けられる。
第１領域１５１ａ及び第２部分１５２は、ｐ形となる不純物（アクセプタ）を含む。第１領域１５１ａ及び第２部分１５２は、拡散や偏析などによって電子走行層１５の第２領域１５１ｂ及び電子供給層１６に影響を与えないようなドーピング手法によって形成されることが望ましい。同様に、第１領域１５１ａのドーピング濃度は、第２領域１５１ｂ及び電子供給層１６に影響を与えない濃度であることが望ましい。
第１領域１５１ａ及び第２部分１５２は、例えば、III族原料であるトリメチルガリウム等を使用していない状態で、デルタドープによって形成される。ここで、デルタドープとは、極めて薄い領域に高濃度の不純物を注入する手法のことを言う。デルタドープには、ｐ形ドーパントである例えばマグネシウムが使用される。デルタドープにおけるｐ形ドーパントの濃度は、例えば１×１０１１ｃｍ−２以上１×１０１４ｃｍ−２以下であり、好ましくは例えば１×１０１２ｃｍ−２である。
第２部分１５２は、活性化によって第１ｐ形活性領域１８になる。第１ｐ形活性領域１８は、電子供給層１６の一部を除去した後、表出した領域（第２部分１５２）を活性化することで形成される。
電子供給層１６上に絶縁膜１７、ソース電極２２及びドレイン電極２１が設けられる。電子供給層１６は、孔部１６ｈ（リセス領域）を有する。孔部１６ｈは、電子供給層１６の上面から電子走行層１５に向けて後退している。絶縁膜１７は、電子供給層１６の上面及び孔部１６ｈの内面に設けられる。ゲート電極２３は、孔部１６ｈ内の絶縁膜１７上に設けられる。
半導体装置１１０では、ゲート電極２３に印加される電圧によって、電子走行層１５のヘテロ界面側に形成される２ＤＥＧの電子密度が増減し、電子の移動が制御される。すなわち、ゲート電極２３に印加する電圧によって、ソース電極２２とドレイン電極２１との間を流れる電流の量が制御される。
半導体装置１１０では、ゲート電極２３とドレイン電極２１との間に高電圧が印加された場合、電子走行層１５に電子正孔対が形成される。この生成された正孔のうち電子走行層１５に残った正孔は、電子走行層１５の第１領域１５１ａに沿って第２部分１５２（第１ｐ形活性領域１８）へ移動し、正孔吸収電極２４から外部に排出される。これにより、半導体装置１１０では、正孔の蓄積による電気特性のキンク現象が抑制される。また、半導体装置１１０では、正孔の蓄積による耐圧の低下が抑制される。
次に、半導体装置１１０の製造方法について説明する。
図２（ａ）〜図３（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。
図２（ａ）〜図３（ｄ）には、半導体装置１１０の製造方法が工程順に表されている。
先ず、図２（ａ）に表したように、基板１１の上に緩衝層１２を形成する。緩衝層１２としては、例えばＡｌＮとＧａＮとを交互に数十層積層した積層構造が用いられる。
次に、緩衝層１２の上に、電子障壁層１３、電子走行層１５及び電子供給層１６を順に積層する。電子走行層１５を形成する際、電子走行層１５の電子障壁層１３との界面側には、ｐ形となる不純物を含んだ第１層１５１を形成する。これら層を構成する窒化物半導体層の形成方法としては、公知の有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法などが使用される。
次に、図２（ｂ）に表したように、エピタキシャル成長させた電子供給層１６上に絶縁膜１７を形成する。絶縁膜１７には、例えばＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３が用いられる。絶縁膜１７の成膜法としては、公知の化学気相成長（ＣＶＤ:Chemical Vapor Deposition）法などが用いられる。
次に、図２（ｃ）に表したように、第１エッチングとして、絶縁膜１７の一部、電子供給層１６の一部及び電子走行層１５の一部を除去する。第１エッチングは、例えば反応性イオンエッチング（ＲＩＥ:Reactive Ion Etching）装置によるＣｌ２ガスを用いたドライエッチングである。これにより、ｐ形となる不純物を含んだ電子走行層１５の第２部分１５２が露出する。
次に、図２（ｄ）に表したように、第２部分１５２が露出した状態でアニール処理を行う。これにより、第２部分１５２ではｐ形不純物の活性化が行われる。この活性化によって、第２部分１５２は第１ｐ形活性領域１８になる。このアニール処理は、ラピッドサーマルアニール装置、フラッシュランプ加熱装置などによって短時間のみ行われる。第１部分１５１の第１領域１５１ａは露出していないため、第１領域１５１ａのｐ形不純物は活性化されない。この第１ｐ形活性領域１８の形成のためのアニール処理は、例えば１秒未満から５分の間、５００℃以上１０００℃程度にて行われる。
次に、図３（ａ）に表したように、第１ｐ形活性領域１８の上に、正孔吸収電極２４を形成する。正孔吸収電極２４には、第１ｐ形活性領域１８とオーミック接触を得られる金属、例えばＮｉ（下）／Ａｕ（上）の積層金属が用いられる。正孔吸収電極２４は第１ｐ形活性領域１８とのオーミック接触が得られればよく、積層金属はＰｔ（下）／Ａｕ（上）やＩＴＯなどの透明酸化物半導体（透明導電膜）でもよい。
次に、図３（ｂ）に表したように、第２エッチングとして、絶縁膜１７の一部を除去し、電子供給層１６のうちオーミック電極を接触させる部分を露出させる。その後、ソース電極２２及びドレイン電極２１を、例えば積層金属であるＴｉ（下）／Ａｌ／Ｎｉ／Ａｕ（上）によって形成し、アニール処理により正孔吸収電極２４と共にオーミック接触化する。ソース電極２２及びドレイン電極２１の積層金属はＴｉ（下）／Ａｌ（上）やＴｉ（下）／Ａｌ／Ｔｉ／Ａｕ（上）など、窒化物半導体層との良好なオーミック接触が得られればよい。
次に、図３（ｃ）に表したように、第３エッチングとして、ソース電極２２とドレイン電極２１との間の絶縁膜１７の一部と電子供給層１６とを除去する。続いて、図３（ｄ）に表したように、電子走行層１５まで除去した孔部１６ｈに絶縁膜１７を再形成する。その後、ゲート電極２３を形成する。ゲート電極２３には、例えば積層金属としてＮｉ（下）／Ａｕ（上）が用いられる。ゲート電極２３には、必要に応じて、Ｐｔ（下）／Ａｕ（上）やＴｉＮが用いられる。絶縁膜１７は、ゲート電極２３の直下と、ゲート電極２３の直下を除いた電子供給層１６の上の領域とで異なる材料であってもよい。なお、正孔吸収電極２４は、ゲート電極２３を中心としてソース電極２２とは反対側に形成される。これにより、半導体装置１１０が完成する。
図４は、半導体装置の模式的平面図である。
図４には、チップ状に形成された半導体装置１１０の概略的な平面図が表されている。図４に示したＡ−Ａ線の断面図は、図１に表した模式的断面図に相当する。素子分離領域２０の上には、電極パッド２１ｐ、２２ｐ、２３ｐ及び２４ｐが設けられる。電極パッド２１ｐは、ソース電極２２と導通する。電極パッド２２ｐは、ドレイン電極２１と導通する。電極パッド２３は、ゲート電極２３と導通する。電極パッド２４ｐは、正孔吸収電極２４と導通する。
素子分離領域２０に関しては、真性領域から電流が漏れることなく、設計したサイズのトランジスタを動作させるために、高抵抗な絶縁性を有する必要がある。例えば、素子分離領域２０には、Ｎ、Ｂ及びＡｒなどのイオンが注入される。なお、電子供給層１６及び電子走行層１５を除去することで素子分離領域２０を作製してもよい。素子分離領域２０の形成工程は図示していないが、素子構造に応じて適切な段階に組み込まれる。
ここで、参考例に係る半導体装置について説明する。
図１８は、参考例に係る半導体装置を例示する模式的断面図である。
図１８に表したように、参考例に係る半導体装置１９０は、基板１１、緩衝層１２’、電子走行層１５及び電子供給層１６を備える。緩衝層１２’は、導電性の基板１１上に設けられる。緩衝層１２’は、ｐ形伝導を有する。電子供給層１６上にゲート電極２３が設けられ、その両側にソース電極２２およびドレイン電極２１が設けられ、電子供給層１６上のゲート電極２３とソース電極２２の間の領域、およびゲート電極２３とドレイン電極２１の間の領域には絶縁膜１７が形成されている。加えて、基板１１とパッケージ９が接合金属１０によって接合され、パッケージ９上に正孔吸収電極２４が形成され、ソース電極２２とパッケージ９と正孔吸収電極２４は電気的に接続され、接地されている。
半導体装置１９０では、電子走行層１５と緩衝層１２’の電子走行層１５側界面に蓄積された正孔３２が、正孔吸収電極２４へ流れるためには導電性の基板１１を縦断しなければならない。一般に、基板１１は電子走行層１５およびｐ形伝導を有する緩衝層１２’と比較すると非常に厚く、バンドギャップが異なることでｐ形伝導を有する緩衝層１２’と基板１１の間にバンド不連続が生じ、ポテンシャルの障壁ができてしまうことから、抵抗が高くなり正孔を効率よく除去することができない。また、ｐ形伝導を有する緩衝層１２’により、電子走行層１５への不純物拡散・偏析による電気特性の悪化が懸念される。
図５は、第１の実施形態に係る半導体装置の正孔の流れを例示する模式図である。
図５に表した半導体装置１１０のように、電子走行層１５が電子障壁層１３に比べ十分に薄い場合、かつ正孔吸収電極２４が存在しない場合、インパクトイオンによって発生した電子正孔対３１の影響が顕著に表れる。
図６（ａ）及び図６（ｂ）は、半導体装置の電流−電圧特性を例示する図である。
図６（ａ）は正孔の影響を受けた場合の特性を表し、図６（ｂ）は正孔の影響を抑制した場合の特性を表している。図６（ａ）及び図６（ｂ）のそれぞれにおいて、縦軸はソース−ドレイン間電流を表し、横軸はソース−ドレイン間電圧を表している。
半導体装置１１０において、正孔３２が蓄積される領域は、自発分極・ピエゾ電界の影響で電子供給層１６と電子走行層１５との界面に形成される２ＤＥＧと空間的に近い位置に存在する。もし、正孔が排出されずに蓄積されたままの状態で、ゲート電極２３及びドレイン電極２１に高電圧が印加されると、電子に対するポテンシャルの変調が発生して、ソース電極２２とゲート電極２３との間の抵抗が減少する。これにより、図６（ａ）に表したように、電流−電圧特性にキンク現象が発生する。
半導体装置１１０のように、正孔吸収電極２４が存在する場合においては、電子走行層１５に蓄積された正孔３２が正孔吸収電極２４から外部に排出される。これにより、図６（ｂ）に表したように、正孔の影響が抑制され、電流−電圧特性におけるキンク現象を抑制される。したがって、半導体装置１１０では、デバイス動作が安定する。
半導体装置１１０では、参考例に係る半導体装置１９０のように、インパクトイオンによって発生した正孔が基板１１とｐ形伝導を有する緩衝層１２’とのヘテロ界面を横切る構造ではない。半導体装置１１０では、正孔が電子走行層１５のみを走行する。したがって、正孔の移動における抵抗が小さく、より効果的に正孔が排出される。
また、製造工程において、緩衝層１２’を形成するために厚く高濃度でアクセプタ不純物をドープする必要がないので、不純物の拡散や偏析、成膜装置中における不純物のメモリ効果による汚染を最小限に抑えることができる。したがって、デバイス特性への悪影響を最小限に抑えることができる。加えて、蓄積された正孔３２を効率よく吸収することで、アバランシェ破壊を抑制することも可能となり、耐圧の低下を抑制することができる。
また、電子走行層１５が電子障壁層１３に比べ十分に薄い構造を持つ半導体装置１１０では、閾値電圧をより大きく正方向へシフトさせることができる。すなわち、半導体装置１１０では、電子障壁層１３と電子走行層１５との界面に自発分極の差と、電子走行層１５の格子歪によるピエゾ分極により正の電荷が生じる。電子走行層１５が電子障壁層１３に比べて十分に薄いと、電子供給層１６と電子走行層１５との界面に形成される２ＤＥＧの濃度を減少させることができる。これにより、同じゲート構造であっても、閾値電圧をより大きく正方向へシフトさせることができる。
また、半導体装置１１０では、高周波動作のためゲート長が短縮化された構造において、短チャネル効果を抑制する上でも有効である。
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図７に表したように、第２の実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０に比べて第１領域１５１ａを備えていない点で相違する。また、半導体装置１２０における第２ｐ形活性領域１８ｂは、第２部分１５２をフッ素系ガスによるプラズマ処理することによって形成される。
半導体装置１２０では、電子走行層１５の形成において不純物を導入しない。半導体装置１２０では、第１エッチングによって電子走行層１５の一部を除去した後、露出した第２部分１５２にフッ素系ガスによるプラズマ処理を行う。これにより、第２部分１５２に第２ｐ形活性領域１８ｂを形成する。
半導体装置１２０では、電子走行層１５に蓄積された正孔が電子走行層１５の電子障壁層１３側から第２部分１５２（第２ｐ形活性領域１８ｂ）へ移動し、正孔吸収電極２４から外部に排出される。これにより、半導体装置１２０では、正孔の蓄積による電気特性のキンク現象が抑制される。また、半導体装置１２０では、正孔の蓄積による耐圧の低下が抑制される。
次に、半導体装置１２０の製造方法について説明する。
図８（ａ）〜図９（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。
図８（ａ）〜図９（ｄ）には、半導体装置１２０の製造方法が工程順に表されている。
先ず、図８（ａ）及び図８（ｂ）に表したように、基板１１の上に、緩衝層１２、電子障壁層１３、電子走行層１５、電子供給層１６及び絶縁膜１７を形成する。これらの層及び膜の形成は、半導体装置１１０の製造方法と同様である。ただし、電子走行層１５の形成においては、実質的に不純物を注入しない。
次に、図８（ｃ）に表したように、第１エッチングとして、絶縁膜１７の一部、電子供給層１６の一部及び電子走行層１５の一部を除去する。第１エッチングは、例えばＲＩＥ装置によるＣｌ２ガスを用いたドライエッチングである。これにより、電子走行層１５の第２部分１５２が露出する。
次に、図８（ｄ）に表したように、露出した第２部分１５２に対してフッ素系ガスによるプラズマ処理を施す。このプラズマ処理によって、第２部分１５２は第２ｐ形活性領域１８ｂになる。プラズマ処理には、例えばＳＦ６を含むガスが用いられる。プラズマ処理には、バイアスパワーとして例えば１０ワット（Ｗ）以上６０Ｗ以下の誘導結合型反応性イオンエッチング（Inductive Coupled Plasma-RIE: ICP-RIE）装置が用いられる。
次に、図９（ａ）に表したように、第２ｐ形活性領域１８ｂの上に、オーミック接触を得られるように正孔吸収電極２４を形成する。第２エッチング以降の工程である図９（ｂ）〜図９（ｄ）に表した工程は、第１の実施形態に係る半導体装置１１０の製造方法と同じである。これにより、半導体装置１２０が完成する。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１０に表したように、第３の実施形態に係る半導体装置１３０は、第１の実施形態に係る半導体装置１１０の第１領域１５１ａ及び第１ｐ形活性領域１８と、第２の実施形態に係る半導体装置１２０の第２ｐ形活性領域１８ｂと、を備える。
半導体装置１３０では、半導体装置１１０及び１２０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１３０では、第２ｐ形活性領域１８ｂが存在することによって、正孔吸収電極２４と、第１ｐ形活性領域１８及び第２ｐ形活性領域１８ｂと、が確実に低抵抗でオーミック接触した構造を得ることができる。
次に、半導体装置１３０の製造方法について説明する。
図１１（ａ）〜図１２（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。
図１１（ａ）〜図１２（ｄ）には、半導体装置１３０の製造方法が工程順に表されている。
先ず、図１１（ａ）及び図１１（ｂ）に表したように、基板１１の上に、緩衝層１２、電子障壁層１３、電子走行層１５、電子供給層１６及び絶縁膜１７を形成する。これらの層及び膜の形成は、半導体装置１１０の製造方法と同様である。
次に、図１１（ｃ）に表したように、第１エッチングとして、絶縁膜１７の一部、電子供給層１６の一部及び電子走行層１５の一部を除去する。第１エッチングは、例えばＲＩＥ装置によるＣｌ２ガスを用いたドライエッチングである。このエッチングでは電子障壁層１３までは到達しないが、第２部分１５２の第１領域１５１ａから延在した層に限りなく近い深さまでエッチングを行うことが望ましい。
次に、図１１（ｄ）に表したように、第２部分１５２が露出した状態でアニール処理を行う。これにより、第２部分１５２の第１領域１５１ａから延出した層ではｐ形不純物の活性化が行われる。この活性化によって、第２部分１５２に第１ｐ形活性領域１８が形成される。このアニール処理は、ラピッドサーマルアニール装置、フラッシュランプ加熱装置などによって短時間のみ行われる。第１部分１５１の第１領域１５１ａは露出していないため、第１領域１５１ａのｐ形不純物は活性化されない。この第１ｐ形活性領域１８の形成のためのアニール処理は、例えば１秒未満から５分の間、５００℃以上１０００℃程度にて行われる。
続いて、露出した第２部分１５２に対してフッ素系ガスによるプラズマ処理を施す。このプラズマ処理によって、第２部分１５２の第１ｐ形活性領域１８の上側部分に第２ｐ形活性領域１８ｂ（アクセプタ領域）が形成される。プラズマ処理には、例えばＳＦ６を含むガスが用いられる。プラズマ処理には、バイアスパワーとして例えば１０ワット（Ｗ）以上６０Ｗ以下のＩＣＰ−ＲＩＥ装置が用いられる。
次に、図１２（ａ）に表したように、第２ｐ形活性領域１８ｂの上に、オーミック接触を得られるように正孔吸収電極２４を形成する。第２エッチング以降の工程である図１２（ｂ）〜図１２（ｄ）に表した工程は、第１の実施形態に係る半導体装置１１０の製造方法と同じである。これにより、半導体装置１３０が完成する。
（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１３に表したように、第４の実施形態に係る半導体装置１４０のゲート電極構造は、第１の実施形態に係る半導体装置１１０のゲート電極構造と相違する。すなわち、半導体装置１４０のゲート電極２３は、電子供給層１６と接している。ゲート電極２３と電子供給層１６との間には絶縁膜１７は設けられていない。半導体装置１４０のその他の構成は半導体装置１１０と同様である。
半導体装置１４０では、半導体装置１１０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１４０では、電子供給層１６に孔部１６ｈを形成する必要がなく、ゲート電極２３の形成が容易になる。
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１４に表したように、第５の実施形態に係る半導体装置１５０のゲート電極構造は、第１の実施形態に係る半導体装置１１０のゲート電極構造と相違する。すなわち、半導体装置１５０の電子供給層１６には孔部１６ｈが設けられていない。半導体装置１５０においてゲート電極２３は、電子供給層１６の上面に絶縁膜１７を介して設けられる。半導体装置１５０のその他の構成は半導体装置１１０と同様である。
半導体装置１５０では、半導体装置１１０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１５０では、電子供給層１６及び絶縁膜１７の開口プロセスを必要とせず、より簡易なゲート電極形成プロセスを適用することができる。
（第６の実施形態）
図１５は、第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１５に表したように、第６の実施形態に係る半導体装置１６０のゲート電極構造は、第１の実施形態に係る半導体装置１１０のゲート電極構造と相違する。すなわち、半導体装置１６０の凹部１６ｃは、半導体装置１１０の孔部１６ｈよりも浅い。電子供給層１６の凹部１６ｃが設けられた部分には薄く電子供給層１６が残されている。ゲート電極２３は、凹部１６ｃの底面において電子供給層１６と接している。半導体装置１６０のその他の構成は半導体装置１１０と同様である。
半導体装置１６０では、半導体装置１１０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１６０では、凹部１６ｃの深さを調整することにより、所望の閾値電圧を実現することができる。
（第７の実施形態）
図１６は、第７の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１６に表したように、第７の実施形態に係る半導体装置１７０のゲート電極構造は、第６の実施形態に係る半導体装置１６０のゲート電極構造と相違する。すなわち、半導体装置１７０のゲート電極２３は、凹部１６ｃの底面に絶縁膜１７を介して設けられている。
電子供給層１６に凹部１６ｃを形成するにあたり、電子供給層１６として異なる組成および膜厚のＡｌｙＧａ１−ｙ−ｚＩｎｚＮ（（０＜ｙ≦１、０≦ｚ＜１、０≦ｙ+ｚ≦１）を組み合わせた多段構造を用いてもよい。半導体装置１７０のその他の構成は半導体装置１６０と同様である。
半導体装置１７０では、半導体装置１６０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１７０では、ゲート電極２３の下に絶縁膜１７を形成することで、ゲート電圧を正の大きな値とすることができ、より大電流に対応した素子を実現することができる。
（第８の実施形態）
図１７は、第８の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１７に表したように、第８の実施形態に係る半導体装置１８０のゲート電極構造は、第４の実施形態に係る半導体装置１４０のゲート電極構造と相違する。すなわち、半導体装置１８０のゲート電極２３は、ｐ形伝導層１９の上に形成される。ｐ形伝導層１９は、ゲート電極２３と電子供給層１６との間に設けられる。ｐ形伝導層１９は、電子供給層１６に接する。ｐ形伝導層１９は、ゲート電極２３と接する。半導体装置１８０のその他の構成は半導体装置１４０と同様である。
半導体装置１８０では、半導体装置１４０と同様に電気特性のキンク現象が抑制され、正孔の蓄積による耐圧の低下が抑制される。また、半導体装置１８０では、電子供給層１６の表面電位を、半導体装置１１０、１２０、１３０、１４０、１５０、１６０及び１７０に比べて高くすることができ、閾値電圧を正とする素子を実現できる。
上記説明した半導体装置１１０、１２０、１３０、１４０、１５０、１６０、１７０及び１８０において、ゲート構造は特に限定されない。また、上記説明した半導体装置１１０、１２０、１３０、１４０、１５０、１６０、１７０及び１８０では、電子走行層１５及び電子供給層１６について窒化物半導体を用いる例を説明したが、ＧａＡｓ、ＩｎＰ、ＳｉＧｅなど、他の半導体を用いてもよい。ＧａＮのバンドギャップは、ＳｉやＧａＡｓのバンドギャップに比べて広い。したがって、ＧａＮを用いることで、ＳｉやＧａＡｓを用いる場合に比べて高温での動作の安定化、低いオン抵抗及び高い耐圧が得られる。
以上説明したように、実施形態に係る半導体装置によれば、電気特性を安定化させることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、本明細書において「窒化物半導体」とは、ＢαＩｎβＡｌγＧａ１−α−β−γＮ（０≦α≦１，０≦β≦１，０≦γ≦１，α＋β＋γ≦１）なる化学式において組成比α、β及びγをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…基板、１２…緩衝層、１３…電子障壁層、１５…電子走行層、１５１…第１部分、１５２…第２部分、１５１ａ…第１領域、１５１ｂ…第２領域、１６…電子供給層、１６ｃ…凹部、１６ｈ…孔部、１７…絶縁膜、１８…第１ｐ形活性領域、１８ｂ…第２ｐ形活性領域、２１…ドレイン電極、２２…ソース電極、２３…ゲート電極、２４…正孔吸収電極、１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０，１９０…半導体装置

Claims (19)

  1. 第１半導体層と、
    前記第１半導体層の上に設けられ前記第１半導体層のバンドギャップよりも狭いバンドギャップを有し、第１部分と、前記第１部分と並置され活性化されたアクセプタを含む第２部分と、を有する第２半導体層と、
    前記第１部分の上に設けられ前記第２半導体層のバンドギャップ以上のバンドギャップを有する第３半導体層と、
    前記第３半導体層の上に設けられた第１電極と、
    前記第３半導体層の上に設けられた第２電極と、
    前記第３半導体層の上に設けられ前記第１電極と前記第２電極との間に設けられた制御電極と、
    前記第２部分の上に設けられた第３電極と、
    を備えた半導体装置。
  2. 前記第１半導体層は、ＡｌｗＧａ１−ｗ−ｘＩｎｘＮ（０＜ｗ≦１、０≦ｘ＜１、０≦ｗ+ｘ≦１）であり、
    前記第２半導体層は、ＡｌｕＧａ１−ｕ−ｖＩｎｖＮ（０≦ｕ＜１、０≦ｖ≦１、０≦ｕ+ｖ≦１）であり、
    前記第３半導体層は、ＡｌｙＧａ１−ｙ−ｚＩｎｚＮ（０＜ｙ≦１、０≦ｚ＜１、０≦ｙ+ｚ≦１）である請求項１記載の半導体装置。
  3. 前記第２部分の厚さは、前記第１部分の厚さよりも薄い請求項１または２に記載の半導体装置。
  4. 前記第２半導体層は、前記第１半導体層と格子整合している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体層は、前記第１半導体層及び前記第２半導体層と格子整合している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体層は、前記第３半導体層の上面から前記第２半導体層に達する孔部を有し、
    前記孔部内に設けられた絶縁膜をさらに備え、
    前記制御電極は、前記絶縁膜の上に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記制御電極は、前記第３半導体層に接する請求項１〜５のいずれか１つに記載の半導体装置。
  8. 前記第３半導体層の上に設けられた絶縁膜をさらに備え、
    前記制御電極は、前記絶縁膜の上に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  9. 前記第３半導体層は、凹部を有し、
    前記制御電極は、前記凹部内において前記第３半導体層と接して設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  10. 前記第３半導体層は、凹部を有し、
    前記凹部内に設けられた絶縁膜をさらに備え、
    前記制御電極は、前記絶縁膜の上に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  11. 前記第３半導体層の上に設けられたｐ形伝導層をさらに備え、
    前記制御電極は、前記ｐ形伝導層の上に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
  12. 前記ｐ形伝導層は、ｐ形ＧａＮ、ｐ形ＧａｓＩｎ１−ｓＮ（０≦ｓ＜１）及びｐ形ＡｌｔＧａ1−ｔＮ（０＜ｔ≦１）のいずれかを含む請求項１１記載の半導体装置。
  13. 第１半導体層を形成する工程と、
    前記第１半導体層の上に前記第１半導体層のバンドギャップよりも狭いバンドギャップを有する第２半導体層を形成する工程であって、前記第２半導体層の前記第１半導体層と接する一部にアクセプタを含む領域を設けて前記第２半導体層を形成する工程と、
    前記第２半導体層の上に前記第２半導体層のバンドギャップ以上のバンドギャップを有する第３半導体層を形成する工程と、
    前記第３半導体層の一部及び前記第２半導体層の一部を除去して前記アクセプタを含む前記領域を表出させる工程と、
    前記領域の前記アクセプタを活性化する工程と、
    前記第３半導体層の上に、第１電極、第２電極及び制御電極を形成し、前記領域の上に第３電極を形成する工程と、
    を備えた半導体装置の製造方法。
  14. 前記第２半導体層を形成する工程は、前記領域に前記アクセプタをデルタドープによって注入することを含む請求項１３記載の半導体装置の製造方法。
  15. 前記領域の厚さは、３ナノメートル以上１０ナノメートル以下である請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記領域の前記アクセプタの濃度は、１×１０１１ｃｍ−２以上１×１０１４ｃｍ−２以下である請求項１３〜１５のいずれか１つに記載の半導体装置の製造方法。
  17. 第１半導体層を形成する工程と、
    前記第１半導体層の上に前記第１半導体層のバンドギャップよりも狭いバンドギャップを有する第２半導体層を形成する工程と、
    前記第２半導体層の上に前記第２半導体層のバンドギャップ以上のバンドギャップを有する第３半導体層を形成する工程と、
    前記第３半導体層の一部及び前記第２半導体層の一部を除去して前記第２半導体層の領域を表出させる工程と、
    前記第２半導体層の前記領域にフッ素系ガスを用いたプラズマ処理によってアクセプタ領域を形成する工程と、
    前記第３半導体層の上に、第１電極、第２電極及び制御電極を形成し、前記アクセプタ領域の上に第３電極を形成する工程と、
    を備えた半導体装置の製造方法。
  18. 前記アクセプタ領域の厚さは、３ナノメートル以上１０ナノメートル以下である請求項１７記載の半導体装置の製造方法。
  19. 前記アクセプタ領域のアクセプタの濃度は、１×１０１１ｃｍ−２以上１×１０１４ｃｍ−２以下である請求項１７または１８に記載の半導体装置の製造方法。
JP2012240866A 2012-10-31 2012-10-31 半導体装置及びその製造方法 Active JP6126354B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012240866A JP6126354B2 (ja) 2012-10-31 2012-10-31 半導体装置及びその製造方法
US14/025,961 US9136346B2 (en) 2012-10-31 2013-09-13 High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently
US14/793,410 US9484429B2 (en) 2012-10-31 2015-07-07 High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012240866A JP6126354B2 (ja) 2012-10-31 2012-10-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2014093305A true JP2014093305A (ja) 2014-05-19
JP6126354B2 JP6126354B2 (ja) 2017-05-10

Family

ID=50546205

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012240866A Active JP6126354B2 (ja) 2012-10-31 2012-10-31 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US9136346B2 (ja)
JP (1) JP6126354B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019134153A (ja) * 2018-01-30 2019-08-08 株式会社東芝 窒化物半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5832058B1 (ja) * 2013-12-20 2015-12-16 日本碍子株式会社 窒化ガリウム層を含む基板およびその製造方法
JP6422909B2 (ja) * 2016-03-15 2018-11-14 株式会社東芝 半導体装置
TWI658588B (zh) * 2017-09-08 2019-05-01 世界先進積體電路股份有限公司 高電洞移動率電晶體
US10256332B1 (en) 2017-10-27 2019-04-09 Vanguard International Semiconductor Corporation High hole mobility transistor
JP6767411B2 (ja) * 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001284576A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 高電子移動度トランジスタ及びその製造方法
JP2005268493A (ja) * 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP2007294528A (ja) * 2006-04-21 2007-11-08 Toshiba Corp 窒化物半導体素子
JP2007329205A (ja) * 2006-06-06 2007-12-20 Matsushita Electric Ind Co Ltd トランジスタ
JP2008016588A (ja) * 2006-07-05 2008-01-24 Toshiba Corp ＧａＮ系半導体素子
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2010109086A (ja) * 2008-10-29 2010-05-13 Toshiba Corp 窒化物半導体素子
JP2011009493A (ja) * 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
JP2011238701A (ja) * 2010-05-07 2011-11-24 Toyota Motor Corp Ｈｆｅｔ
JP2012119435A (ja) * 2010-11-30 2012-06-21 Toyota Central R&D Labs Inc Ｉｉｉ族窒化物半導体装置
JP2012174714A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法、電源装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4746825B2 (ja) 2003-05-15 2011-08-10 富士通株式会社 化合物半導体装置
JP5697012B2 (ja) * 2009-03-31 2015-04-08 古河電気工業株式会社 溝の形成方法、および電界効果トランジスタの製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223697A (ja) * 1999-01-29 2000-08-11 Nec Corp ヘテロ接合電界効果トランジスタ
JP2001284576A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 高電子移動度トランジスタ及びその製造方法
JP2005268493A (ja) * 2004-03-18 2005-09-29 National Institute Of Information & Communication Technology ヘテロ接合電界効果トランジスタ
JP2007294528A (ja) * 2006-04-21 2007-11-08 Toshiba Corp 窒化物半導体素子
JP2007329205A (ja) * 2006-06-06 2007-12-20 Matsushita Electric Ind Co Ltd トランジスタ
JP2008016588A (ja) * 2006-07-05 2008-01-24 Toshiba Corp ＧａＮ系半導体素子
JP2008258419A (ja) * 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子
JP2010109086A (ja) * 2008-10-29 2010-05-13 Toshiba Corp 窒化物半導体素子
JP2011009493A (ja) * 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
JP2011238701A (ja) * 2010-05-07 2011-11-24 Toyota Motor Corp Ｈｆｅｔ
JP2012119435A (ja) * 2010-11-30 2012-06-21 Toyota Central R&D Labs Inc Ｉｉｉ族窒化物半導体装置
JP2012174714A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 半導体装置及びその製造方法、電源装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019134153A (ja) * 2018-01-30 2019-08-08 株式会社東芝 窒化物半導体装置

Also Published As

Publication number Publication date
US20140117375A1 (en) 2014-05-01
US20150325680A1 (en) 2015-11-12
US9484429B2 (en) 2016-11-01
US9136346B2 (en) 2015-09-15
JP6126354B2 (ja) 2017-05-10

Similar Documents

Publication Publication Date Title
JP6371986B2 (ja) 窒化物半導体構造物
JP6476114B2 (ja) 調整可能な及び高いゲート・ソース定格電圧を備えるｉｉｉ‐窒化物エンハンスメントモードトランジスタ
US8519439B2 (en) Nitride semiconductor element with N-face semiconductor crystal layer
WO2015056797A1 (ja) 窒化物半導体装置およびその製造方法、ならびにダイオードおよび電界効果トランジスタ
JP5654512B2 (ja) 窒化物半導体装置
US9484429B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same
JP5841417B2 (ja) 窒化物半導体ダイオード
US10867792B2 (en) High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
TWI736600B (zh) 高電子遷移率電晶體
JP5997234B2 (ja) 半導体装置、電界効果トランジスタおよび電子装置
TWI693678B (zh) 半導體元件用基板、半導體元件、及半導體元件的製造方法
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
JP2020532878A (ja) 多金属ゲートを備えたトランジスタ
CN108615756B (zh) 半导体器件
JP2018157177A (ja) 窒化物半導体デバイスおよび窒化物半導体パッケージ
JP2011142358A (ja) 窒化物半導体装置
CN107706238B (zh) Hemt器件及其制造方法
JP5667136B2 (ja) 窒化物系化合物半導体素子およびその製造方法
CN112201689B (zh) 基于ⅲ族氮化物异质结的场效应晶体管及其制备方法
JP2019033122A (ja) 化合物半導体装置、化合物半導体装置の製造方法、電源装置、及び高周波増幅器
CN110518067B (zh) 基于沟道阵列的异质结场效应晶体管及其制作方法和应用
JP2013030604A (ja) 電界効果トランジスタ
JP2011044457A (ja) 半導体装置、半導体装置の製造方法
KR20150065068A (ko) 고전자 이동도 트랜지스터 및 이를 포함하는 전자 장치
US9054171B2 (en) HEMT semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150904

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160812

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170309

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170407

R151 Written notification of patent or utility model registration

Ref document number: 6126354

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151