JP2007329205A - トランジスタ - Google Patents

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Abstract

【課題】大電流による動作が可能で、かつ、スイッチング速度の速いノーマリーオフ型の、窒化物半導体が用いられたトランジスタを提供する。
【解決手段】チャネル領域を構成するアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に設けられているアンドープＧａＮ層１０３よりもバンドギャップが大きいアンドープＡｌ0.2Ｇａ0.8Ｎ層１０４と、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４の上に設けられ設けられている、ｐ型の導電性を有し、コントロール領域を構成するｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層１０５と、ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層１０５に接しているＮｉゲート電極１１０と、ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層１０５の両側方に設けられているＴｉ／Ａｌソース電極１０８及びＴｉ／Ａｌドレイン電極１０９と、アンドープＧａＮ層１０３に接続している正孔排出用電極としてのＮｉオーミック電極４１２とを備える。
【選択図】図１

Description

本発明は、窒化物半導体が用いられたトランジスタに関する。
近年、高周波大電力デバイスとしてＧａＮ系の材料が用いられた電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＦＥＴ」という）の研究が活発に行なわれている。
以下に、窒化物半導体材料が用いられた従来のトランジスタについて説明する。
図９は従来のＡｌＧａＮ／ＧａＮへテロ接合を有するＦＥＴの断面図であり、図１０は図９に示す従来のＦＥＴにおける、分極により誘起される固定電荷及び自由電子の分布を示す図である。図１１は従来のＦＥＴのエネルギーバンドを示す図であり、図１２は、２次元電子ガスをキャリアとするＦＥＴのゲート電圧とドレイン電流との関係を示す図である。
図９に示すように、窒化物半導体で構成された従来のＦＥＴは、（０００１）面を主面とするサファイア基板９０１と、サファイア基板９０１の上に設けられているアンドープＧａＮ層９０２と、アンドープＧａＮ層９０２の上に設けられているアンドープＡｌ0.25Ｇａ0.75Ｎ層９０３と、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の上に設けられているＴｉ及びＡｌにより形成されているソース電極９０５及びドレイン電極９０６と、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の上に設けられているパラジウムにより形成されているゲート電極９０７と、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３を覆うＳｉＮにより形成されているパッシベーション膜９０４とを備えている。
図９に示す従来のＦＥＴにおいては、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３を構成する材料固有の自発分極とピエゾ分極とのため、不純物が導入されていないにもかかわらず、アンドープＧａＮ層９０２とアンドープＡｌ0.25Ｇａ0.75Ｎ層９０３とのヘテロ接合界面に１×１０13ｃｍ-2程度の２次元電子ガスが形成される。
図１０に示すように、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の上面（ゲート電極９０７に対向する面）及びアンドープＧａＮ層９０２の上面にはそれぞれ負の固定電荷が発生し、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の下面（サファイア基板９０１に近い方の面）及びアンドープＧａＮ層９０２の下面にはそれぞれ正の固定電荷が発生する。ここで、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の表面に発生する固定電荷の量の絶対値はアンドープＧａＮ層９０２の表面に発生する固定電荷の量の絶対値よりも大きいため、ヘテロ界面のアンドープＧａＮ層９０２側に固定電荷の差を補償する量のシートキャリアが二次元電子ガスの形で発生する（図１０中のＮｓ）。なお、図１０おいて、実線の矢印はアンドープＡｌ0.25Ｇａ0.75Ｎ層９０３に生じる固定電荷を示し、破線の矢印はアンドープＧａＮ層９０２に生じる固定電荷を示している。
この分極によって、アンドープＧａＮ層９０２及びアンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の中には電界が生じ、エネルギーバンドは図１１に示すような形になる。すなわち、アンドープＧａＮ層９０２のヘテロ界面付近の価電子帯端のポテンシャルエネルギーはフェルミレベル以下となる。そのため、従来のＦＥＴは、図１２に示すようなノーマリーオン型の電気特性を示す。
ソース電極９０５及びドレイン電極９０６はアンドープＡｌ0.25Ｇａ0.75Ｎ層９０３に接しており、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３の膜厚が例えば３０ｎｍ以下と薄い場合には、２次元電子ガスが形成されるチャネル領域（ここではアンドープＧａＮ層９０２の一部）は、トンネル電流によりソース電極９０５及びドレイン電極９０６に電気的に接続される。よって、ソース電極９０５及びドレイン電極９０６は良好なオーミック電極となる。パラジウムにより形成されているゲート電極９０７は、５．１ｅＶの大きな仕事関数を有しており、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３と良好にショットキー接合している（非特許文献１参照）。
上述の通り分極を有するＧａＮ系の半導体材料を用いてノーマリーオフ特性を実現しようとすれば、結晶固有の自発分極及びピエゾ分極によってチャネル内に生成されるキャリアを減らす必要がある。ＡｌＧａＮとＧａＮとのヘテロ接合を有するＦＥＴでは、ＡｌＧａＮ層中のＡｌ組成が下がれば、ＡｌＧａＮとＧａＮとの格子定数差によるストレスが低減するのでピエゾ分極が減少し、その結果シートキャリア濃度が減少する(非特許文献２参照)。具体的には、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３のＧａに対するＡｌの混晶比を、膜厚を３０ｎｍのままで０．１５に低下させれば、シートキャリア濃度は１．４×１０13ｃｍ-2から５×１０12ｃｍ-2に大幅に減少する。キャリア濃度の低下に伴い動作電流も低減する。また、アンドープＡｌ0.25Ｇａ0.75Ｎ層９０３のＡｌ組成を低下させると、ゲート部のポテンシャルバリアも低下する。
また、ゲート電極９０７でのリーク電流の発生を抑えるために、ゲート電極９０７に印加可能な順方向電圧には上限がある。このため、ゲート電圧を大きくすることができず、ドレイン電流も十分に大きくすることが難しい。
この不具合に対し、ノーマリーオフ型でかつ大きな順方向電圧を印加可能とするために、ゲート部をｐ型化し、ポテンシャルバリアを高める構成も提案されている。これが接合型ＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下「ＪＦＥＴ」という）である。ＪＦＥＴは、非特許文献３や特許文献１に記載されている。
M. Hikita et al. Technical Digest of 2004 International electron Devices Meeting (2004) p.803. O.Ambacher et al., J.Appl.Phys. Vol.85 (1999) p. 3222. L. Zhang et al., IEEE Transactions on Electron Devices, vol.47, no. 3, pp. 507-511, 2000. 特開２００４−２７３４８６号公報
しかしながら、ＪＦＥＴは、正孔がチャネル領域に蓄積するので、スイッチング速度が遅い。
本発明は、大電流による動作が可能で、かつ、スイッチング速度の速いノーマリーオフ型の、窒化物半導体を用いたトランジスタを提供することを目的とする。
上記目的を達成するために、本発明のトランジスタは、チャネル領域を構成する第１の窒化物半導体層と、前記第１の窒化物半導体層の上に設けられている前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、前記第２の窒化物半導体層の上に設けられている、ｐ型の導電性を有し、コントロール領域を構成する第３の窒化物半導体層と、前記コントロール領域に接しているゲート電極と、前記コントロール領域の両側方に設けられているソース電極及びドレイン電極と、前記第１の窒化物半導体層に接続している正孔排出用電極とを備える。
前記正孔排出用電極は、前記第１の窒化物半導体層の上方に形成されており、前記正孔排出用電極に接続している前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、ｐ型化領域を有してもよい。
前記正孔排出用電極を形成する材料は、前記第１の窒化物半導体層まで拡散していてもよい。
前記第２の窒化物半導体層には欠落部が設けられており、前記正孔排出用電極は前記欠落部に設けられていてもよい。
前記第１の窒化物半導体層は、前記第１の窒化物半導体層の上面及び下面と平行に、ｐ型の第４の窒化物半導体層を有しており、前記第１の窒化物半導体層のｐ型化領域は、前記第４の窒化物半導体層と接していてもよい。
前記第４の窒化物半導体層は、前記ゲート電極の前記ソース電極寄りの端部の下方位置から前記ソース電極寄りの領域にのみ設けられていてもよい。
前記第１の窒化物半導体層は、前記第４の窒化物半導体層の直下に設けられている、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層を有してもよい。
前記第４の窒化物半導体層は、前記ゲート電極の前記ソース電極寄りの端部の下方位置から前記ソース電極寄りの領域にのみ設けられており、前記第５の窒化物半導体層は、前記第４の窒化物半導体層の両端部間にのみ設けられていてもよい。
本発明のトランジスタは、更に、導電性の基板を備え、前記第１の窒化物半導体層は、前記基板の上に設けられており、前記第１の窒化物半導体層には、第１の貫通部が設けられており、前記第２の窒化物半導体層には、前記第１の貫通部と連続する第２の貫通部が設けられており、前記基板には、前記第１の貫通部及び前記第２の貫通部と連続する凹部が設けられており、前記正孔排出用電極は、前記凹部の表面、前記第１の窒化物半導体層の前記第１の貫通部の表面、及び、前記第２の窒化物半導体層の前記第２の貫通部の表面に連続して設けられていてもよい。
本発明のトランジスタは、更に、前記第２の窒化物半導体層の上に設けられ設けられている、ｐ型の導電性を有する第６の窒化物半導体層を備え、前記正孔排出用電極は、前記第６の窒化物半導体層の上に設けられていてもよい。
前記ソース電極は、前記正孔排出用電極と電気的に接続していれもよい。
本発明は、大電流による動作が可能で、かつ、スイッチング速度の高いノーマリーオフ型の、窒化物半導体が用いられたトランジスタを提供することができる。
最良の形態について述べる前に、本発明に関して、さらに詳しく述べることにする。
ＪＦＥＴをノーマリーオフ化した場合、ゲートに順方向バイアスしても予めチャネルに生成される電子濃度は大きくできない。また、ゲートに対して順方向バイアスできるのはゲートから電流が流れ始めるまで、具体的には３Ｖ程度が限界であった。
そこで、我々は、窒化物半導体からなるチャネルの上にバンドギャップの大きいｐ型Ａｌ0.2Ｇａ0.8Ｎ層を設け、同ｐ型領域をチャネルに対して順バイアスすることで、チャネル内にホール注入し、チャネル内に同量の電子を発生させ、大きな動作電流を得ることのできるデバイス構造を見出すことに成功した。注入されたホールによってチャネル内の電子の発生を促し、チャネル電流を飛躍的に増加させることが可能である。この際に同ｐ型領域のバンドギャップをチャネルのものより大きく選べば、チャネルに対するホール注入量をチャネルから同ｐ型領域へ対する電子注入量よりも大きくすることができる。これにより、有効的にチャネル内のキャリア濃度を高めることが出来る。また、窒化物半導体においてはホールの移動度は電子の移動度よりも遙かに低く、チャネルへ注入されたホールは電流を流す担体としての寄与が殆どない。即ち、同ｐ型領域から注入されたホールは同量の電子をチャネルに生成し、動作電流を増大させることが可能である。注入されたホールの移動度はゼロに近いほど、その役割はあたかもドナーイオンのようになる。このようにチャネル内でキャリア濃度変調を行うことが可能となり、結果として大動作電流を有するノーマリーオフ型の窒化物半導体デバイスを実現することが可能となる。
しかしながら、そのデバイスにおいては、デバイスがオン状態の時に、チャネル領域には、ｐ型ＡｌＧａＮ層から大量の正孔が注入される。そのため、デバイスをオン状態からオフ状態に切り替える時に、チャネル内の正孔の逃げ場がないために、オフ状態への切り替えに要する時間が長くなってしまう。つまり、デバイスのスイッチング速度が遅くなるという課題があった。
本発明は上記の課題に鑑み、大電流動作が可能なノーマリーオフ型の窒化物半導体デバイスにおいて、そのスイッチング速度を高める手法を提供するものである。
以下に、本発明を実施するための最良の形態を、図面を参照して説明する。
（第１の実施の形態）
図１は、第１の実施の形態におけるトランジスタの断面図である。
第１の実施の形態におけるトランジスタは、（０００１）面を主面とするサファイア基板１０１（例えば、厚さ４３０μｍ）と、サファイア基板１０１の（０００１）面の上に設けられているＡｌＮバッファ層１０２（例えば、厚さ１００ｎｍ）と、ＡｌＮバッファ層１０２の上に設けられているアンドープＧａＮ層１０３（例えば、厚さ２μｍ）と、アンドープＧａＮ層１０３の上に設けられているアンドープＡｌ0.2Ｇａ0.8Ｎ層１０４（例えば、厚さ２０ｎｍ）と、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４の一部の上に設けられている、ｐ型不純物を含むｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層（ｐ型コントロール層）１０５（例えば、厚さ２０ｎｍ）と、ｐ型コントロール層１０５の上に設けられている、ｐ型コントロール層１０５よりも高濃度のｐ型不純物を含むＧａＮにより構成されている高濃度ｐ型ＧａＮコンタクト層（ｐ型コンタクト層）１０６（例えば、厚さ２０ｎｍ）とを備えている。
ＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４、ｐ型コントロール層１０５、及び、ｐ型コンタクト層１０６は、サファイア基板１０１の（０００１）面の上に順次、結晶成長により形成されている。
また、第１の実施の形態におけるトランジスタは、ｐ型コンタクト層１０６の上にＮｉゲート電極１１０を備え、Ｔｉ／Ａｌソース電極１０８及びＴｉ／Ａｌドレイン電極１０９がＮｉゲート電極１１０を挟むように設けられている。Ｎｉゲート電極１１０は、Ｎｉにより形成されており、ｐ型コンタクト層１０６にオーミック接触している。Ｔｉ／Ａｌソース電極１０８及びＴｉ／Ａｌドレイン電極１０９はＴｉ及びＡｌにより形成されている。
また、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４における領域１１１はｐ型化されている。この領域１１１は、Ｔｉ／Ａｌソース電極１０８が設けられている部位を基準にして、Ｎｉゲート電極１１０が設けられている部位の反対側に位置する。領域１１１は、例えば、Ｍｇの注入とアニールとによってｐ型化されている。また、第１の実施の形態におけるトランジスタは、ｐ型化領域１１１の上に設けられたＮｉオーミック電極１１２を備えている。すなわち、Ｎｉオーミック電極１１２は、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４の上の、Ｔｉ／Ａｌソース電極１０８を基準にしてＮｉゲート電極１１０と反対側の位置に設けられている。Ｎｉオーミック電極１１２を形成するＮｉは、拡散によって、アンドープＧａＮ層１０３に到達していてもよい。Ｎｉオーミック電極１１２は正孔排出用電極である。
加えて、第１の実施の形態におけるトランジスタは、ＳｉＮにより形成されているパッシベーション膜１０７を備えている。このパッシベーション膜１０７は、アンドープＡｌ0.2Ｇａ0.8Ｎ層１０４の上の、Ｎｉゲート電極１１０、Ｔｉ／Ａｌソース電極１０８、Ｔｉ／Ａｌドレイン電極１０９、及び、Ｎｉオーミック電極１１２が形成されている位置以外の位置に設けられている。
図２は、正孔排出用電極を持たない従来のノーマリーオフ型電界効果型トランジスタ（比較用トランジスタ）のスイッチング速度と、第１の実施の形態におけるトランジスタのスイッチング速度とを示す。第１の実施の形態におけるトランジスタは、Ｎｉゲート電極１１０から注入され、アンドープＧａＮ層１０３に滞留するホールをトランジスタ外部に排出する構造を有している。ホールは、Ｎｉオーミック電極１１２（正孔排出用電極）によりトランジスタ外部に排出される。そのため、ホールがアンドープＧａＮ層１０３に蓄積する問題を有する従来のトランジスタ（比較用トランジスタ）に比べて、第１の実施の形態におけるトランジスタのスイッチング速度は速い。特に、ゲート電圧が３Ｖ以上である場合、第１の実施の形態におけるトランジスタのスイッチング速度が従来のトランジスタ（比較用トランジスタ）のスイッチング速度より速くなることが顕著に現れる。
上述したように、第１の実施の形態におけるトランジスタは、チャネル（アンドープＧａＮ層１０３）中に注入されたホールを積極的にトランジスタ外部に排出させることができるため、ノーマリーオフ型であって、かつ高速スイッチングを実現することが可能である。
なお、サファイア（０００１）基板１０１は、例えば、ＳｉＣ、ＧａＮ、又はＳｉの基板に置き換えられてもよい。また、サファイア（０００１）基板１０１の上に形成される各層の良好な結晶性を実現することができれば、基板の面方位は問わない。
また、Ｎｉゲート電極１１０は、ｐ型コンタクト層１０６に対して良好なオーミック接触を実現することができれば、Ｐｄ等のＮｉ以外の金属の電極に置き換えられてもよい。
更に、ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層１０５とアンドープＡｌ0.2Ｇａ0.8Ｎ層１０４とのＡｌの組成は同一である必要はなく、例えば、ｐ型コントロール層１０５はｐ型ＧａＮにより形成されていてもよい。
（第２の実施の形態）
図３は、第２の実施の形態におけるトランジスタの断面図である。
第２の実施の形態におけるトランジスタは、（０００１）面を主面とするサファイア基板２０１と、サファイア基板２０１の（０００１）面の上に設けられているＡｌＮバッファ層２０２と、ＡｌＮバッファ層２０２の上に設けられているアンドープＧａＮ層２０３と、アンドープＧａＮ層２０３の上に設けられているアンドープＡｌ0.2Ｇａ0.8Ｎ層２０４と、アンドープＡｌ0.2Ｇａ0.8Ｎ層２０４の一部の上に設けられている、ｐ型不純物を含むｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層（ｐ型コントロール層）２０５と、ｐ型コントロール層２０５の上に設けられている、ｐ型コントロール層２０５よりも高濃度のｐ型不純物を含むＧａＮにより構成されている高濃度ｐ型ＧａＮコンタクト層（ｐ型コンタクト層）２０６とを備えている。
ＡｌＮバッファ層２０２、アンドープＧａＮ層２０３、アンドープＡｌ0.2Ｇａ0.8Ｎ層２０４、ｐ型コントロール層２０５、及び、ｐ型コンタクト層２０６は、サファイア基板２０１の（０００１）面の上に順次、結晶成長により形成されている。
また、第２の実施の形態におけるトランジスタは、ｐ型コンタクト層２０６の上にＮｉゲート電極２１０を備え、Ｔｉ／Ａｌソース電極２０８及びＴｉ／Ａｌドレイン電極２０９がＮｉゲート電極２１０を挟むように設けられている。Ｎｉゲート電極２１０は、Ｎｉにより形成されており、ｐ型コンタクト層２０６にオーミック接触している。Ｔｉ／Ａｌソース電極２０８及びＴｉ／Ａｌドレイン電極２０９はＴｉ及びＡｌにより形成されている。
また、アンドープＡｌ0.2Ｇａ0.8Ｎ層２０４の一部の領域は除去されている。すなわち、アンドープＡｌ0.2Ｇａ0.8Ｎ層２０４における、Ｔｉ／Ａｌソース電極２０８が設けられている部位を基準にしてＮｉゲート電極２１０が設けられている部位の反対側の領域は除去されている。その除去された領域の下のアンドープＧａＮ層２０３はｐ型化されている。アンドープＧａＮ層２０３のｐ型化領域２１１は、例えば、Ｍｇの注入とアニールとによってｐ型化されている。また、第２の実施の形態におけるトランジスタは、ｐ型化領域２１１の上にＮｉオーミック電極２１２を備えている。Ｎｉオーミック電極２１２は、アンドープＧａＮ層２０３のアンドープＡｌ0.2Ｇａ0.8Ｎ層２０４が除去されている部位に設けられている。Ｎｉオーミック電極２１２を形成するＮｉは、拡散によって、アンドープＧａＮ層２０３に到達していてもよい。
更に、第２の実施の形態におけるトランジスタは、アンドープＡｌ0.2Ｇａ0.8Ｎ層２０４の上の、Ｎｉゲート電極２１０、Ｔｉ／Ａｌソース電極２０８、Ｔｉ／Ａｌドレイン電極２０９、及びパッシベーション膜２０７を備えている。パッシベーション膜２０７は、ＳｉＮにより形成され、Ｎｉオーミック電極２１２が形成されている位置以外の位置に設けられている。
アンドープＧａＮ層２０３内には、サファイア基板２０１に対して平行にｐ型ＧａＮ層２１３が設けられ、アンドープＧａＮ層２０３のｐ型化領域２１１はｐ型ＧａＮ層２１３と接している。図４のエネルギーバンドに示すように、ｐ型ＧａＮ層２１３により、注入されたホールを効率よく集めることができ、その結果、スイッチング速度がより向上する。
更に、アンドープＧａＮ層２０３内には、ｐ型ＧａＮ層２１３の直下にＡｌ0.2Ｇａ0.8Ｎ層２１４が設けられていてもよい。Ａｌ0.2Ｇａ0.8Ｎ層２１４は、ホールのエネルギー障壁として機能するため、ホールをより有効に排出することができ、その結果、スイッチング速度をより一層向上させることができる。Ａｌ0.2Ｇａ0.8Ｎ層２１４のＡｌのＧａに対する混晶比は、層２１４がホールバリアとして機能すれば、“０．２”でなくてもよい。
図５は、正孔排出用電極を持たないノーマリーオフ型電界効果型トランジスタ（比較用トランジスタ、従来のトランジスタ）のスイッチング速度と、第２の実施の形態におけるトランジスタのスイッチング速度とを示す。また、図５は第１の実施の形態におけるトランジスタのスイッチング速度も示す。第２の実施の形態におけるトランジスタは、Ｎｉゲート電極２１０から注入され、アンドープＧａＮ層２０３に滞留するホールを排出する構造を有している。そのため、ホールがアンドープＧａＮ層２０３に蓄積する問題を有する従来のトランジスタ（比較用トランジスタ）に比べて、第２の実施の形態におけるトランジスタのスイッチング速度は速い。また、第２の実施の形態におけるトランジスタのスイッチング速度は、第１の実施の形態におけるトランジスタのスイッチング速度よりも速い。
上述したように、第２の実施の形態におけるトランジスタは、チャネル（アンドープＧａＮ層２０３）中に注入されたホールをトランジスタ外部に積極的に排出させることができるため、ノーマリーオフ型であって、かつ高速スイッチングを実現することが可能である。
（第３の実施の形態）
図６は、第３の実施の形態におけるトランジスタの断面図である。
第３の実施の形態におけるトランジスタは、（０００１）面を主面とするサファイア基板３０１と、サファイア基板３０１の（０００１）面の上に設けられているＡｌＮバッファ層３０２と、ＡｌＮバッファ層３０２の上に設けられているアンドープＧａＮ層３０３と、アンドープＧａＮ層３０３の上に設けられているアンドープＡｌ0.2Ｇａ0.8Ｎ層３０４と、アンドープＡｌ0.2Ｇａ0.8Ｎ層３０４の一部の上に設けられている、ｐ型不純物を含むｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層（ｐ型コントロール層）３０５と、ｐ型コントロール層３０５の上に設けられている、ｐ型コントロール層３０５よりも高濃度のｐ型不純物を含むＧａＮにより構成されている高濃度ｐ型ＧａＮコンタクト層（ｐ型コンタクト層）３０６とを備えている。
ＡｌＮバッファ層３０２、アンドープＧａＮ層３０３、アンドープＡｌ0.2Ｇａ0.8Ｎ層３０４、ｐ型コントロール層３０５、及び、ｐ型コンタクト層３０６は、サファイア基板３０１の（０００１）面の上に順次、結晶成長により形成されている。
また、第３の実施の形態におけるトランジスタは、ｐ型コンタクト層３０６の上にＮｉゲート電極３１０を備え、Ｔｉ／Ａｌソース電極３０８及びＴｉ／Ａｌドレイン電極３０９がＮｉゲート電極３１０を挟むように設けられている。Ｎｉゲート電極３１０は、Ｎｉにより形成されており、ｐ型コンタクト層３０６にオーミック接触している。Ｔｉ／Ａｌソース電極３０８及びＴｉ／Ａｌドレイン電極３０９はＴｉ及びＡｌにより形成されている。
また、アンドープＡｌ0.2Ｇａ0.8Ｎ層３０４の一部の領域は、除去されている。すなわち、アンドープＡｌ0.2Ｇａ0.8Ｎ層３０４における、Ｔｉ／Ａｌソース電極３０８が設けられている部位を基準にしてＮｉゲート電極３１０が設けられている部位の反対側の領域が除去されている。その除去された領域の下のアンドープＧａＮ層３０３はｐ型化されている。アンドープＧａＮ層３０３のｐ型化領域３１１は、例えば、Ｍｇの注入とアニールとによってｐ型化されている。また、第３の実施の形態におけるトランジスタは、ｐ型化領域３１１の上にＮｉオーミック電極３１２を備えている。Ｎｉオーミック電極３１２は、アンドープＧａＮ層３０３のアンドープＡｌ0.2Ｇａ0.8Ｎ層３０４が除去されている部位に設けられている。Ｎｉオーミック電極３１２を形成するＮｉは、拡散によって、アンドープＧａＮ層３０３に到達していてもよい。
更に、第３の実施の形態におけるトランジスタは、アンドープＡｌ0.2Ｇａ0.8Ｎ層３０４の上の、Ｎｉゲート電極３１０、Ｔｉ／Ａｌソース電極３０８、Ｔｉ／Ａｌドレイン電極３０９、及び、パッシベーション膜３０７を備えている。パッシベーション膜３０７は、ＳｉＮにより形成され、Ｎｉオーミック電極３１２が形成されている位置以外の位置に設けられている。
アンドープＧａＮ層３０３内には、サファイア基板３０１に対して平行にｐ型ＧａＮ層３１３が設けられており、アンドープＧａＮ層３０３のｐ型化領域３１１はｐ型ＧａＮ層３１３と接している。ｐ型ＧａＮ層３１３は、Ｎｉゲート電極３１０のＴｉ／Ａｌソース電極３０８側の端部の直下からＴｉ／Ａｌソース電極３０８側にのみ形成されている。この構成により、ドレイン側でのホールの排出が抑制されるため、第３の実施の形態におけるトランジスタは、高電流により駆動することが可能になる。
上述したように、第３の実施の形態におけるトランジスタは、チャネル（アンドープＧａＮ層３０３）中に注入されたホールをトランジスタ外部に積極的に排出させることができるため、ノーマリーオフ型であって、かつ高速スイッチング、加えて大電流動作を実現することが可能である。
（第４の実施の形態）
図７は、第４の実施の形態におけるトランジスタの断面図である。
第４の実施の形態におけるトランジスタは、（１１１）面を主面とするｎ型シリコン基板４０１と、シリコン基板４０１の（１１１）面の上に設けられているＡｌＮバッファ層４０２と、ＡｌＮバッファ層４０２の上に設けられているアンドープＧａＮ層４０３と、アンドープＧａＮ層４０３の上に設けられているアンドープＡｌ0.2Ｇａ0.8Ｎ層４０４と、アンドープＡｌ0.2Ｇａ0.8Ｎ層４０４の一部の上に設けられている、ｐ型不純物を含むｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層（ｐ型コントロール層）４０５と、ｐ型コントロール層４０５の上に設けられている、ｐ型コントロール層４０５よりも高濃度のｐ型不純物を含むＧａＮにより構成されている高濃度ｐ型ＧａＮコンタクト層（ｐ型コンタクト層）４０６とを備えている。
ＡｌＮバッファ層４０２、アンドープＧａＮ層４０３、アンドープＡｌ0.2Ｇａ0.8Ｎ層４０４、ｐ型コントロール層４０５、及び、ｐ型コンタクト層４０６は、シリコン基板４０１の（１１１）面の上に順次、結晶成長により形成されている。
また、第４の実施の形態におけるトランジスタは、ｐ型コンタクト層４０６の上にＮｉゲート電極４１０を備え、Ｔｉ／Ａｌソース電極４０８及びＴｉ／Ａｌドレイン電極４０９がＮｉゲート電極４１０を挟むように設けられている。Ｎｉゲート電極４１０は、Ｎｉにより形成されており、ｐ型コンタクト層４０６にオーミック接触している。Ｔｉ／Ａｌソース電極４０８及びＴｉ／Ａｌドレイン電極４０９はＴｉ及びＡｌにより形成されている。
また、アンドープＧａＮ層４０３及びアンドープＡｌ0.2Ｇａ0.8Ｎ層４０４の一部は、除去されており、凹部４１３が形成されている。すなわち、アンドープＧａＮ層４０３及びアンドープＡｌ0.2Ｇａ0.8Ｎ層４０４における、Ｔｉ／Ａｌソース電極４０８が設けられている部位を基準にしてＮｉゲート電極４１０が設けられている部位の反対側の領域には凹部４１３が形成されている。この凹部４１３はシリコン基板４０１内の一部にまで達している。アンドープＧａＮ層４０３の凹部４１３に接する部位でかつアンドープＡｌ0.2Ｇａ0.8Ｎ層４０４寄りの領域４１１は、ｐ型化されている。アンドープＧａＮ層４０３のｐ型化領域４１１は、例えば、Ｍｇの注入とアニールとによってｐ型化されている。
また、第４の実施の形態におけるトランジスタは、ｐ型化領域４１１とオーム性接触するＮｉオーミック電極４１２が凹部４１３の表面に設けられている。この構成により、凹部４１３の表面の広い領域がホール排出用の電極として機能するため、高速スイッチング動作が可能となる。
上述したように、第４の実施の形態におけるトランジスタは、チャネル（アンドープＧａＮ層４０３）中に注入されたホールをトランジスタ外部に積極的に排出させることができるため、ノーマリーオフ型であって、かつ高速スイッチングを実現することが可能である。
（第５の実施の形態）
図８は、第５の実施の形態におけるトランジスタの断面図である。
第５の実施の形態におけるトランジスタは、（０００１）面を主面とするサファイア基板５０１と、サファイア基板５０１の（０００１）面の上に設けられているＡｌＮバッファ層５０２と、ＡｌＮバッファ層５０２の上に設けられているアンドープＧａＮ層５０３と、アンドープＧａＮ層５０３の上に設けられているアンドープＡｌ0.2Ｇａ0.8Ｎ層５０４と、アンドープＡｌ0.2Ｇａ0.8Ｎ層５０４の一部の上に設けられている、ｐ型不純物を含むｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層（ｐ型コントロール層）５０５と、ｐ型コントロール層５０５の上に設けられている、ｐ型コントロール層５０５よりも高濃度のｐ型不純物を含むＧａＮにより構成されている高濃度ｐ型ＧａＮコンタクト層（ｐ型コンタクト層）５０６とを備えている。
ＡｌＮバッファ層５０２、アンドープＧａＮ層５０３、アンドープＡｌ0.2Ｇａ0.8Ｎ層５０４、ｐ型コントロール層５０５、及び、ｐ型コンタクト層５０６は、サファイア基板５０１の（０００１）面の上に順次、結晶成長により形成されている。
また、第５の実施の形態におけるトランジスタは、ｐ型コンタクト層５０６の上にＮｉゲート電極５１０を備え、Ｔｉ／Ａｌソース電極５０８及びＴｉ／Ａｌドレイン電極５０９がＮｉゲート電極５１０を挟むように設けられている。Ｎｉゲート電極５１０は、Ｎｉにより形成されており、ｐ型コンタクト層５０６にオーミック接触している。Ｔｉ／Ａｌソース電極５０８及びＴｉ／Ａｌドレイン電極５０９はＴｉ及びＡｌにより形成されている。
また、アンドープＡｌ0.2Ｇａ0.8Ｎ層５０４の領域５１１はｐ型化されている。この領域５１１は、Ｔｉ／Ａｌソース電極５０８が設けられている部位を基準にして、Ｎｉゲート電極５１０が設けられている部位の反対側に位置する。領域５１１は、例えば、Ｍｇの注入とアニールとによってｐ型化されている。
また、第５の実施の形態におけるトランジスタは、ｐ型化領域５１１の上にｐ型コントロール層５０５と、ｐ型コントロール層５０５の上にｐ型コンタクト層５０６とを備えている。ｐ型コンタクト層５０６は、アンドープＡｌ0.2Ｇａ0.8Ｎ層５０４の上の、Ｔｉ／Ａｌソース電極５０８を基準にしてＮｉゲート電極５１０と反対側の位置に設けられている。
また、第５の実施の形態におけるトランジスタは、Ｎｉオーミック電極５１２がｐ型コンタクト層５０６の上に設けられ、ｐ型コンタクト層５０６にオーミック接触している。Ｎｉオーミック電極５１２を形成するＮｉは、拡散によって、アンドープＧａＮ層５０３に到達していてもよい。ｐ型化領域５１１は、アンドープＧａＮ層５０３内のｐ型ＧａＮ層５１３に接している。ｐ型ＧａＮ層５１３がアンドープＧａＮ層５０３内に設けられていることにより、図４のエネルギーバンドに示すように、注入されたホールを効率よく集めることができ、その結果、スイッチング速度がより向上する。ｐ型ＧａＮ層５１３の直下にＡｌ0.2Ｇａ0.8Ｎ層５１４が設けられていてもよい。Ａｌ0.2Ｇａ0.8Ｎ層５１４はホールのエネルギー障壁として機能するため、ホールをトランジスタ外部により効率的に排出することができ、その結果、スイッチング速度をより一層向上させることができる。
なお、Ａｌ0.2Ｇａ0.8Ｎ層５１４のＡｌのＧａに対する混晶比は、層５１４がホールバリアとして機能すれば、“０．２”でなくてもよい。
また、ｐ型化領域５１１は、アンドープＧａＮ層５０３内のｐ型ＧａＮ層５１３に必ずしも接している必要はないが、スイッチング速度向上の観点からは接していることがより好ましい。
正孔排出用のＮｉオーミック電極５１２とソース電極５０８とは、配線５１５を介して電気的に接続されている。これにより、正孔排出用のＮｉオーミック電極５１２の電位は、ソース電極５０８の電位と等しくなるため、正孔が電界によって、正孔用電極からトランジスタ外部に効率よく排出される。その結果、更に高速スイッチング動作が可能となる。
更に、第５の実施の形態におけるトランジスタは、アンドープＡｌ0.2Ｇａ0.8Ｎ層５０４の上に、Ｎｉゲート電極５１０、Ｔｉ／Ａｌソース電極５０８、Ｔｉ／Ａｌドレイン電極５０９、及び、パッシベーション膜５０７を備えている。パッシベーション膜５０７は、ＳｉＮにより形成され、Ｎｉオーミック電極５１２が形成されている位置以外の位置に設けられている。
上述したように、第５の実施の形態におけるトランジスタは、チャネル（アンドープＧａＮ層５０３）中に注入されたホールをトランジスタ外部に積極的に排出させることができるため、ノーマリーオフ型であって、かつ高速スイッチングを実現することが可能である。更に、ゲート電極と正孔用電極とが同じ材料で形成されるため、それらを同時に形成することが可能となり、第５の実施の形態におけるトランジスタを極めて簡便なプロセスで作製することができる。
本発明のトランジスタは、高耐圧パワートランジスタ等として有用である。
第１の実施の形態におけるトランジスタの断面図である。 正孔排出用電極を持たない従来のノーマリーオフ型電界効果型トランジスタのスイッチング速度と、第１の実施の形態におけるトランジスタのスイッチング速度とを示す図である。 第２の実施の形態におけるトランジスタの断面図である。 第２の実施の形態におけるトランジスタのエネルギーバンドを示す図である。 正孔排出用電極を持たない従来のノーマリーオフ型電界効果型トランジスタのスイッチング速度と、第２の実施の形態におけるトランジスタのスイッチング速度とを示す図である。 第３の実施の形態におけるトランジスタの断面図である。 第４の実施の形態におけるトランジスタの断面図である。 第５の実施の形態におけるトランジスタの断面図である。 従来のＡｌＧａＮ／ＧａＮへテロ接合を有するＦＥＴの断面図である。 従来のＦＥＴにおける、分極により誘起される固定電荷及び自由電子の分布を示す図である。 従来のＦＥＴのエネルギーバンドを示す図である。 ２次元電子ガスをキャリアとするＦＥＴのゲート電圧とドレイン電流との関係を示す図である。
符号の説明
１０１ サファイア（０００１）面基板
１０２ ＡｌＮバッファ層
１０３ アンドープＧａＮ層
１０４ アンドープＡｌ0.2Ｇａ0.8Ｎ層
１０５ ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層
１０６ 高濃度ｐ型ＧａＮコンタクト層
１０７ ＳｉＮパッシベーション膜
１０８ Ｔｉ／Ａｌソース電極
１０９ Ｔｉ／Ａｌドレイン電極
１１０ Ｎｉゲート電極
１１１ ｐ型化領域
１１２ Ｎｉオーミック電極
２０１ サファイア（０００１）面基板
２０２ ＡｌＮバッファ層
２０３ アンドープＧａＮ層
２０４ アンドープＡｌ0.2Ｇａ0.8Ｎ層
２０５ ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層
２０６ 高濃度ｐ型ＧａＮコンタクト層
２０７ ＳｉＮパッシベーション膜
２０８ Ｔｉ／Ａｌソース電極
２０９ Ｔｉ／Ａｌドレイン電極
２１０ Ｎｉゲート電極
２１１ ｐ型化領域
２１２ Ｎｉオーミック電極
２１３ ｐ型ＧａＮ層
２１４ Ａｌ0.2Ｇａ0.8Ｎ層
３０１ サファイア（０００１）面基板
３０２ ＡｌＮバッファ層
３０３ アンドープＧａＮ層
３０４ アンドープＡｌ0.2Ｇａ0.8Ｎ層
３０５ ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層
３０６ 高濃度ｐ型ＧａＮコンタクト層
３０７ ＳｉＮパッシベーション膜
３０８ Ｔｉ／Ａｌソース電極
３０９ Ｔｉ／Ａｌドレイン電極
３１０ Ｎｉゲート電極
３１１ ｐ型化領域
３１２ Ｎｉオーミック電極
３１３ ｐ型ＧａＮ層
４０１ ｎ型シリコン（１１１）面基板
４０２ バッファ層
４０３ アンドープＧａＮ層
４０４ アンドープＡｌ0.2Ｇａ0.8Ｎ層
４０５ ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層
４０６ 高濃度ｐ型ＧａＮコンタクト層
４０７ ＳｉＮパッシベーション膜
４０８ Ｔｉ／Ａｌソース電極
４０９ Ｔｉ／Ａｌドレイン電極
４１０ Ｎｉゲート電極
４１１ ｐ型化領域
４１２ Ｎｉオーミック電極
４１３ 凹部
５０１ サファイア（０００１）面基板
５０２ ＡｌＮバッファ層
５０３ アンドープＧａＮ層
５０４ アンドープＡｌ0.2Ｇａ0.8Ｎ層
５０５ ｐ型Ａｌ0.2Ｇａ0.8Ｎコントロール層
５０６ 高濃度ｐ型ＧａＮコンタクト層
５０７ ＳｉＮパッシベーション膜
５０８ Ｔｉ／Ａｌソース電極
５０９ Ｔｉ／Ａｌドレイン電極
５１０ Ｎｉゲート電極
５１１ ｐ型化領域
５１２ Ｎｉオーミック電極
５１３ ｐ型ＧａＮ層
５１４ Ａｌ0.2Ｇａ0.8Ｎ層
５１５ 配線

Claims (11)

  1. チャネル領域を構成する第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に設けられている前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
    前記第２の窒化物半導体層の上に設けられている、ｐ型の導電性を有し、コントロール領域を構成する第３の窒化物半導体層と、
    前記コントロール領域に接しているゲート電極と、
    前記コントロール領域の両側方に設けられているソース電極及びドレイン電極と、
    前記第１の窒化物半導体層に接続している正孔排出用電極と
    を備えるトランジスタ。
  2. 前記正孔排出用電極は、前記第１の窒化物半導体層の上方に形成されており、
    前記正孔排出用電極に接続している前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、ｐ型化領域を有する
    請求項１に記載のトランジスタ。
  3. 前記正孔排出用電極を形成する材料は、前記第１の窒化物半導体層まで拡散している
    請求項２に記載のトランジスタ。
  4. 前記第２の窒化物半導体層には欠落部が設けられており、前記正孔排出用電極は前記欠落部に設けられている
    請求項３に記載のトランジスタ。
  5. 前記第１の窒化物半導体層は、前記第１の窒化物半導体層の上面及び下面と平行に、ｐ型の第４の窒化物半導体層を有しており、
    前記第１の窒化物半導体層のｐ型化領域は、前記第４の窒化物半導体層と接している
    請求項３に記載のトランジスタ。
  6. 前記第４の窒化物半導体層は、前記ゲート電極の前記ソース電極寄りの端部の下方位置から前記ソース電極寄りの領域にのみ設けられている
    請求項５に記載のトランジスタ。
  7. 前記第１の窒化物半導体層は、前記第４の窒化物半導体層の直下に設けられている、前記第４の窒化物半導体層よりもバンドギャップが大きい第５の窒化物半導体層を有する
    請求項５に記載のトランジスタ。
  8. 前記第４の窒化物半導体層は、前記ゲート電極の前記ソース電極寄りの端部の下方位置から前記ソース電極寄りの領域にのみ設けられており、
    前記第５の窒化物半導体層は、前記第４の窒化物半導体層の両端部間にのみ設けられている
    請求項７に記載のトランジスタ。
  9. 更に、導電性の基板を備え、
    前記第１の窒化物半導体層は、前記基板の上に設けられており、
    前記第１の窒化物半導体層には、第１の貫通部が設けられており、
    前記第２の窒化物半導体層には、前記第１の貫通部と連続する第２の貫通部が設けられており、
    前記基板には、前記第１の貫通部及び前記第２の貫通部と連続する凹部が設けられており、
    前記正孔排出用電極は、前記凹部の表面、前記第１の窒化物半導体層の前記第１の貫通部の表面、及び、前記第２の窒化物半導体層の前記第２の貫通部の表面に連続して設けられている
    請求項１に記載のトランジスタ。
  10. 更に、前記第２の窒化物半導体層の上に設けられ設けられている、ｐ型の導電性を有する第６の窒化物半導体層を備え、
    前記正孔排出用電極は、前記第６の窒化物半導体層の上に設けられている
    請求項１に記載のトランジスタ。
  11. 前記ソース電極は、前記正孔排出用電極と電気的に接続している
    請求項１〜１０の何れか１つに記載のトランジスタ。
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