JP6771669B2 - 半導体装置の製造方法 - Google Patents

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Description

本願明細書に開示される技術は、たとえば、窒化物を含む半導体を用いる電界効果型トランジスタに関するものである。
窒化物を含む半導体を用いる電界効果型トランジスタでは、半導体基板の上面に、ＧａＮチャネル層およびＡｌＧａＮバリア層が順に形成される。そして、さらにＡｌＧａＮバリア層の上面に、ソース電極、ドレイン電極およびゲート電極がそれぞれ形成される。
また、ソース電極およびドレイン電極の下方にともに位置するチャネル層およびＡｌＧａＮバリア層には、高濃度でｎ型の不純物領域がそれぞれ形成される。これらの不純物領域に挟まれる、高濃度でｎ型の不純物領域が形成されていないＡｌＧａＮバリア層の上面には、当該領域を覆うように、ＡｌＧａｘＯｙからなるゲート絶縁膜が形成される。さらに、当該ゲート絶縁膜の上面にはゲート電極が形成される。
たとえば、特許文献１（特開２００８−３０５８１６号公報）に記載された窒化物半導体からなるヘテロ接合電界効果型トランジスタは、上記のような構造である。
特開２００８−３０５８１６号公報
窒化物半導体を用いる電界効果型トランジスタをスイッチング素子などに用いる場合には、ゲート電圧を印加しない状態でチャネルが形成されないノーマリーオフ型であることが望ましい。
特許文献１に例示されるような構造であっても、ゲート電極の下方に位置するＡｌＧａＮバリア層と、ＧａＮチャネル層との間のヘテロ界面に２次元電子ガスが発生しないように、つまりは、ゲート電極の下方のチャネル層とＡｌＧａＮバリア層との間のヘテロ界面における伝導帯下端のエネルギーがフェルミエネルギーよりも高い状態になるように設計した上で、ＡｌＧａｘＯｙなどからなるゲート絶縁膜とＡｌＧａＮバリア層との間の界面に界面トラップが存在しない理想的な界面を形成することができれば、ノーマリーオフ動作において十分なドレイン電流を得ることが可能となる。
しかしながら、特許文献１に例示されるような、ＡｌＧａＮバリア層の上面にゲート絶縁膜を堆積するのみの単純なプロセスでトランジスタを製造した場合には、ゲート絶縁膜とその下方の半導体層であるＡｌＧａＮバリア層との間の界面に高濃度の界面トラップ準位が形成される。それによって、ゲート電圧によるドレイン電流の制御性が低下するため、十分なドレイン電流が得られない。
本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、窒化半導体を用いる電界効果型トランジスタにおいて、十分な大きさのドレイン電流を得る技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、半導体基板の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層を形成し、前記チャネル層の上面に、前記チャネル層のバンドギャップよりも大きいバンドギャップを有するＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０≦ｘ２≦１、０≦ｙ２≦１）であるバリア層を形成し、前記バリア層の上面に、前記バリア層よりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜を少なくとも部分的に形成し、前記ゲート絶縁膜の上面に、ゲート電極を形成し、前記ゲート電極に正の電圧を印加しつつ、熱処理を行う。
また、本願明細書に開示される技術の第２の態様は、半導体基板の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層を形成し、前記チャネル層の上面に、前記チャネル層のバンドギャップよりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜を少なくとも部分的に形成し、前記ゲート絶縁膜の上面に、ゲート電極を形成し、前記ゲート電極に正の電圧を印加しつつ、熱処理を行う。
本願明細書に開示される技術の第１の態様は、半導体基板の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層を形成し、前記チャネル層の上面に、前記チャネル層のバンドギャップよりも大きいバンドギャップを有するＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０≦ｘ２≦１、０≦ｙ２≦１）であるバリア層を形成し、前記バリア層の上面に、前記バリア層よりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜を少なくとも部分的に形成し、前記ゲート絶縁膜の上面に、ゲート電極を形成し、前記ゲート電極に正の電圧を印加しつつ、熱処理を行う。このような構成によれば、ゲート電極に正の電圧を印加しつつ熱処理を行うことによって、バリア層とゲート絶縁膜との間に形成される界面トラップ準位が低減される。そのため、窒化半導体を用いる電界効果型トランジスタにおいて十分に大きなドレイン電流が得ることができる。
また、本願明細書に開示される技術の第２の態様は、半導体基板の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層を形成し、前記チャネル層の上面に、前記チャネル層のバンドギャップよりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜を少なくとも部分的に形成し、前記ゲート絶縁膜の上面に、ゲート電極を形成し、前記ゲート電極に正の電圧を印加しつつ、熱処理を行う。このような構成によれば、ゲート電極に正の電圧を印加しつつ熱処理を行うことによって、チャネル層とゲート絶縁膜との間に形成される界面トラップ準位が低減される。そのため、窒化半導体を用いる電界効果型トランジスタにおいて十分に大きなドレイン電流が得ることができる。
本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構造を概略的に例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。 製造された構造のヘテロ接合電界効果型トランジスタにおける、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。 図１に例示された構造のヘテロ接合電界効果型トランジスタにおいて、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。 図１に例示された構造のヘテロ接合電界効果型トランジスタにおいて、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。 大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール電圧依存性を例示する図である。 大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール温度依存性を例示する図である。 大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール時間依存性を例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。 実施の形態に関する、半導体装置の構造を概略的に例示する図である。
以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
＜半導体装置の構成について＞
図１は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図１は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図１に例示されるように、ヘテロ接合電界効果型トランジスタは、最下層に半導体基板１を備える。そして、ヘテロ接合電界効果型トランジスタにおいては、半導体基板１の上面に、バッファ層２を介して、ノンドープのＧａＮからなるチャネル層３ａが形成される。さらに、ヘテロ接合電界効果型トランジスタにおいては、チャネル層３ａの上面に、チャネル層３ａとヘテロ接合を形成するノンドープのＡｌＮからなるバリア層４ａが形成される。
バリア層４ａの上面からチャネル層３ａ内に至る深さには、高濃度のｎ型不純物領域７と高濃度のｎ型不純物領域８とが、それぞれ部分的に形成される。ｎ型不純物領域７およびｎ型不純物領域８には、高濃度のＳｉが含まれる。
そして、ｎ型不純物領域７の上面には、ソース電極５が形成される。また、ｎ型不純物領域８の上面には、ドレイン電極６が形成される。
また、バリア層４ａの上面からバッファ層２内に至る深さには、素子分離領域１１が、素子領域を挟んで形成される。
また、素子分離領域１１、バリア層４ａ、ｎ型不純物領域７、ソース電極５、ｎ型不純物領域８およびドレイン電極６を覆って、ゲート絶縁膜９ａが形成される。
そして、ゲート絶縁膜９ａの上面における、平面視でソース電極５とドレイン電極６とに挟まれる位置に、ゲート電極１０が形成される。
上記の構造において、ゲート絶縁膜９ａおよびゲート電極１０は、ｎ型不純物領域７とｎ型不純物領域８とに平面視で挟まれたバリア層４ａの上面すべてを覆うように形成される。
また、平衡状態、すなわち、ソース電極５、ドレイン電極６およびゲート電極１０に電圧が印加されていない状態における、ゲート電極１０の下方に位置するチャネル層３ａと、当該位置におけるバリア層４ａとの間のヘテロ界面の伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態となっている。
図１に例示された構造では、たとえば、ノンドープのＡｌＮからなるバリア層４ａの厚さを１ｎｍとすれば、上記の平衡状態において、ゲート電極１０の下方に位置するチャネル層３ａと、当該位置におけるバリア層４ａとの間のヘテロ界面の伝導帯下端のエネルギーは、フェルミエネルギーよりも高い状態となる。
上記の構造において、チャネル領域、すなわち、ゲート電極１０の下方に位置する、ｎ型不純物領域７とｎ型不純物領域８とに挟まれた領域における、バリア層４ａとゲート絶縁膜９ａとの間の界面の界面トラップ準位濃度が低い理想的な状態である場合には、上記のような条件によってノーマリーオフ動作が実現される。この界面トラップ準位濃度は低ければ低いほど、ゲート電圧によるドレイン電流の制御性が向上し、大きなドレイン電流が得られる。
＜第２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の製造方法について＞
図２から図７は、図１に例示された構造の、窒化物半導体を用いるヘテロ接合電界効果型トランジスタの製造プロセスを例示する図である。
まず、図２に例示されるように、半導体基板１に対し有機金属化学気相堆積（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＭＯＣＶＤ）法、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ、すなわち、ＭＢＥ）法などのエピタキシャル成長法を適用することによって、バッファ層２、チャネル層３ａおよびバリア層４ａをそれぞれ下から順に成長させる。
次に、図３に例示されるように、レジストパターンなどをマスクとして、イオン注入法によってＳｉイオンを所望の領域に打ち込む。イオン注入の条件としては、たとえば、注入ドーズ量１×１０１５ｃｍ−２、注入エネルギー５０ｋｅＶである。
その後、瞬間熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ、すなわち、ＲＴＡ）法を用いて、たとえば、１１５０℃の温度で熱処理を行い、ドーピングしたＳｉイオンを活性化させることによって、ｎ型不純物領域７およびｎ型不純物領域８をそれぞれ形成する。
次に、図４に例示されるように、蒸着およびリフトオフによって、金属の多層膜からなるソース電極５およびドレイン電極６を形成する。
次に、図５に例示されるように、イオン注入法を用いて、トランジスタを製造する素子領域の外側に位置するチャネル層３ａおよびバリア層４ａに、バッファ層２に至る素子分離領域１１を形成する。
次に、図６に例示されるように、オゾンを酸素供給源とし、トリメチルアルミニウムをＡｌ供給源とする原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＡＬＤ）法を用いて、ＡｌＯａからなるゲート絶縁膜９ａを堆積させる。
次に、図７に例示されるように、蒸着およびリフトオフによって、金属膜からなるゲート電極１０を形成する。
以上の方法によって、図１に例示された構造の、ヘテロ接合電界効果型トランジスタを製造することができる。なお、本実施の形態では、トランジスタとして動作する必要最小限の要素のみが記載されたが、最終的には保護膜、フィールドプレート電極、配線、エアブリッジまたはバイアホールなどの形成プロセスを経て、デバイスとして用いられる。
図８は、上記の方法によって製造された構造のヘテロ接合電界効果型トランジスタにおける、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。図８において、縦軸はドレイン電流密度［ｍＡ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。なお、製造された素子は単フィンガー型であり、ゲート電極幅は１００μｍであり、チャネル長は１μｍである。ここで、チャネル長とは、具体的には、ｎ型不純物領域７とｎ型不純物領域８との間の距離をいう。
図８に例示されるように、上記の製造プロセスによって製造されたトランジスタでは、ノーマリーオフ型の動作はするものの、得られたドレイン電流は３ｍＡ／ｍｍであり非常に小さな値であった。
これは、チャネル領域におけるバリア層４ａとゲート絶縁膜９ａとの間の界面に高濃度の界面トラップ準位が形成されているために、十分に高いゲート電圧によるドレイン電流の制御性が得られていないためであると考えられる。
図９は、図１に例示された構造のヘテロ接合電界効果型トランジスタにおいて、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。図９において、縦軸はドレイン電流密度［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。ここで、当該ヘテロ接合電界効果型トランジスタは、図７に例示されたゲート電極１０を形成した後に、ＲＴＡ法によってアニールするプロセス（ＮＡ：ノーマルアニール）を実施して製造されたものである。
ノーマルアニールプロセスは、窒素雰囲気中において５００℃の温度で５分間の条件で行う。ゲート電極１０の幅およびチャネル長は、上記のトランジスタの場合と同じである。
図９に例示されるように、ゲート電極１０の形成後に５００℃の熱処理を実施することによって、３００ｍＡ／ｍｍを超えるドレイン電流が得られた。なお、この場合もノーマリーオフ動作している。
このようにドレイン電流が増加した要因として、チャネル領域におけるバリア層４ａとゲート絶縁膜９ａとの間の界面に形成された界面トラップ準位が、熱処理によって低減されたことが挙げられる。界面トラップ準位が界面のダングリングボンドによって形成されていると仮定すると、熱処理によってダングリングボンドが再結合化し、それによって界面トラップ準位が減少したと説明することができる。
図１０は、図１に例示された構造のヘテロ接合電界効果型トランジスタにおいて、ドレイン電圧を５Ｖとして測定したドレイン電流−ゲート電圧特性を例示する図である。図１０において、縦軸はドレイン電流密度［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。ここで、当該ヘテロ接合電界効果型トランジスタは、図７に例示されたゲート電極１０を形成した後に、ゲート電極−ソース電極間にバイアスを印加しながらアニールするプロセス（ＢＡ：バイアスアニール）を実施して製造されたものである。
バイアスアニールプロセスは、ゲート電極１０に＋８Ｖの順方向バイアスを印加して大気中において実施し、アニール温度３００℃で１０分間行う。トランジスタのゲート電極１０の幅およびチャネル長は、上記のトランジスタと同じである。
図１０に例示されるように、ゲート電極１０の形成後にバイアスアニールを実施することによって、ドレイン電流はさらに増加し、７００ｍＡ／ｍｍという十分に高い電流値が得られた。なお、この場合もノーマリーオフ動作している。
ドレイン電流が増加した要因としては、上記のゲート電極１０形成後のノーマルアニールの場合と同様に、熱処理による界面トラップ準位の減少で説明することができる。バイアスアニールを実施する場合の方がノーマルアニールを実施する場合よりもドレイン電流の増加量が大きいのは、減少した界面トラップ準位の量が多いためと考えられる。
ゲート電極１０に順方向バイアスを形成することによって、ゲート電極１０の下方に位置するバリア層４ａおよびゲート絶縁膜９ａのエネルギーバンド構造が変化する。そうなることによって、ダングリングボンドの再結合化が促進されたために、界面トラップ準位の減少量が増えたと考えられる。
また、大気中においてアニールすることによって、ゲート絶縁膜９ａバルク中に含まれる水素が減少したことも、もう１つの要因として考えられる。
ゲート絶縁膜９ａを堆積する際には、トリメチルアルミニウムをＡｌの供給源として用いる。そのため、ゲート絶縁膜９ａバルク中には、メチル基を起因とする水素が混入しており、当該水素がゲート絶縁膜９ａ中でトラップ準位を形成している可能性がある。
大気中には、２０％程度の酸素が含まれるため、この酸素を起因とした水素のゲッタリング作用によって、バイアスアニール中にトラップ準位を形成する水素が低減され、ドレイン電流が増加したと説明することができる。なお、大気中よりも高い酸素濃度の雰囲気中、たとえば、酸素濃度が２０％以上である雰囲気中でバイアスアニールを行うことによって、トラップ準位を形成する水素の低減がすすみ、ドレイン電流の増加が促進される。
図１１は、大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール電圧依存性を例示する図である。図１１において、縦軸は最大ドレイン電流密度［Ａ／ｍｍ］を示し、横軸はアニール電圧［Ｖ］を示す。また、図１１においては、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。当該トランジスタは、アニール温度を３００℃とし、アニール時間を３００秒とし、０Ｖから＋９Ｖまでのアニール電圧において、大気中でバイアスアニールを実施して製造されるものである。なお、アニール電圧は、バイアスアニールを実施する際に、ゲート電極１０に印加される電圧をいう。
また、図１１には、窒素雰囲気中において、アニール温度を５００℃とし、アニール時間を３００秒としてノーマルアニールを実施して製造されたトランジスタにおける、最大ドレイン電流も例示される。ノーマルアニールを実施して製造されたトランジスタについても、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。図１１においては、バイアスアニールを実施して製造されたトランジスタの最大ドレイン電流密度が丸印で示され、ノーマルアニールを実施して製造されたトランジスタの最大ドレイン電流密度が四角印で示される。なお、トランジスタのゲート電極１０の幅およびチャネル長は、上記のトランジスタと同じである。
図１１によれば、＋５Ｖ以上の電圧をゲート電極１０に印加してバイアスアニールを実施した場合に、ノーマルアニールよりも高いドレイン電流が得られることがわかる。
図１２は、大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール温度依存性を例示する図である。図１２において、縦軸は最大ドレイン電流密度［Ａ／ｍｍ］を示し、横軸はアニール温度［℃］を示す。また、図１２においては、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。当該トランジスタは、アニール電圧を＋８Ｖとし、アニール時間を３００秒とし、０℃から３００℃のアニール温度において、大気中でバイアスアニールを実施して製造されるものである。
また、図１２には、窒素雰囲気中において、アニール時間を３００秒とし、０℃から６００℃のアニール温度においてノーマルアニールを実施して製造されたトランジスタにおける最大ドレイン電流のアニール温度依存性も例示される。ノーマルアニールを実施して製造されたトランジスタについても、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。図１２においては、バイアスアニールを実施して製造されたトランジスタの最大ドレイン電流密度が丸印で示され、ノーマルアニールを実施して製造されたトランジスタの最大ドレイン電流密度が四角印で示される。なお、トランジスタのゲート電極１０の幅およびチャネル長は、上記のトランジスタと同じである。
図１２に例示されるように、ノーマルアニールの場合、５００℃において最大のドレイン電流（０．３５Ａ／ｍｍ）が得られた。一方、バイアスアニールの場合は、装置の構成上３００℃以上の熱処理が実施できていないが、２５０℃から３００℃でのバイアスアニールにおいて、ノーマルアニールを実施した場合よりも高いドレイン電流が得られた。
図１３は、大気中でバイアスアニールを実施して製造されたトランジスタにおける、最大ドレイン電流のアニール時間依存性を例示する図である。図１３において、縦軸は最大ドレイン電流密度［Ａ／ｍｍ］を示し、横軸はアニール時間［秒］を示す。また、図１３においては、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。当該トランジスタは、アニール電圧を＋８Ｖとし、アニール温度を３００℃とし、０秒から６００秒のアニール時間において、大気中でバイアスアニールを実施して製造されるものである。
また、図１３には、窒素雰囲気中において、アニール温度を５００℃とし、アニール時間を３００秒としてノーマルアニールを実施して製造されたトランジスタにおける最大ドレイン電流も例示される。ノーマルアニールを実施して製造されたトランジスタについても、ドレイン電圧が５Ｖであり、ゲート電圧が１０Ｖである場合の、最大ドレイン電流密度が例示される。図１３においては、バイアスアニールを実施して製造されたトランジスタの最大ドレイン電流密度が丸印で示され、ノーマルアニールを実施して製造されたトランジスタの最大ドレイン電流密度が四角印で示される。なお、トランジスタのゲート電極１０の幅およびチャネル長は、上記のトランジスタと同じである。
図１３によれば、６０秒以上の時間バイアスアニールを実施した場合に、ノーマルアニールよりも高いドレイン電流が得られることがわかる。
一般的に、Ｓｉ、ＧａＡｓまたはＳｉＣを用いた絶縁ゲート型の金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）では、単層からなる半導体層の上面にゲート絶縁膜、たとえば、酸化膜を形成し、半導体層と酸化膜との間の界面をチャネルとして動作させる。
一方で、本実施の形態に関する窒化物半導体を用いる電界効果型トランジスタでは、半導体層はバリア層を介してゲート絶縁膜と接合され、チャネルはバリア層とチャネル層との間のヘテロ界面となる。
このような構造である場合、ピエゾ分極および自発分極という他の半導体では生じない２つの強い分極電界がバリア層に生じ、バリア層のゲート絶縁膜側のポテンシャルが引き上げられる。そして、単層の場合にはほとんど特性に影響を及ぼさない深いトラップ準位がフェルミ面近傍に位置するようになり、半導体装置の特性に大きな影響を及ぼすようになる。
図８に例示されるような熱処理を実施しなかった場合に、ドレイン電流がほとんど流れなかった要因として、ゲート酸化膜とバリア層との間の界面の深い準位の影響が挙げられる。深いトラップ準位を減少させるには、高温で熱処理することが１つ方法として挙げられるが、図１２に例示される場合のような６００℃を超える熱処理では、ドレイン電流は逆に減少してしまった。この要因としては、ゲート絶縁膜９ａとバリア層４ａとの間の界面だけではなく、これらのバルク間で相互反応が生じ、逆に界面およびバルク中のトラップ準位が増加したことが考えられる。
高温アニール処理にもこのように限界があるのに対して、本実施の形態に関するバイアスアニールは、２５０℃から３００℃の低温であっても、深いトラップ準位を低減する効果を十分に持つことが実験結果から証明された。
以上のように、バイアスアニールの効果は、強い分極電界を有する窒化物半導体からなるヘテロ接合を備える構造において、特有であると言える。
なお、本実施の形態に関するバイアスアニールであっても、６００℃を超えるノーマルアニールと同様に、ゲート絶縁膜９ａとバリア層４ａとの間の界面だけではなく、これらのバルク間で相互反応が起きるほどの高温、かつ、長時間のバイアスアニールを実施すると、特性は逆に劣化する可能性がある。
本実施の形態では、実験に用いた装置の制約上の問題で、記載した以上の温度および時間のデータを取得できていないため、バイアスアニール時の温度および時間の上限については設けられていない。しかしながら、これらの上限については、特性が劣化しない範囲内でバイアスアニールが実施されるように設けられる必要がある。
また、ゲート電極１０にゲート絶縁膜９ａの破壊電界を超える電圧を印加するとゲート絶縁膜９ａは破壊され、この場合にも逆に特性は劣化する。そのため、ゲート電極１０に印加する電圧は、ゲート絶縁膜９ａの破壊電界を超えない値とする必要がある。
また、平衡状態、すなわち、ソース電極５、ドレイン電極６およびゲート電極１０に電圧が印加されていない状態における、ゲート電極１０の下方に位置するチャネル層３ａと、当該位置におけるバリア層４ａとの間のヘテロ界面の伝導帯下端のエネルギーが、フェルミエネルギーよりも低い状態としたノーマリーオン動作する構造においては、ドレイン電流を担うヘテロ界面に発生する２次元電子ガスが高濃度で存在する。
そのため、ゲート電極１０の下方に位置するチャネル層３ａと、当該位置におけるバリア層４ａとの間のヘテロ界面の伝導帯下端のエネルギーが、フェルミエネルギーよりも高い状態としたノーマリーオフ動作する構造と比較して、バリア層４ａとゲート絶縁膜９との間の界面トラップ準位の変化がドレイン電流量への与える影響は小さい。
したがって、ゲート絶縁膜９ａの堆積後、および、ゲート電極１０の形成後の熱処理は、平衡状態における、ゲート電極１０の下方に位置するチャネル層３ａと、当該位置におけるバリア層４ａとの間のヘテロ界面の伝導帯下端のエネルギーが、フェルミエネルギーよりも高いノーマリーオフ動作する構造におけるドレイン電流の増加に対して、より効果的であると言える。
＜第３の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１４は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図１４は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
上記の図１においては、図８から図１３に例示される特性を有するように実際に試作されたトランジスタの構造が例示されたが、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理の効果は、図１に例示されたトランジスタの構造以外であっても、ゲート電極１０の下方に、ゲート絶縁膜と窒化物半導体からなる層との間の界面が形成される構造であれば、同様に得られると考えられる。そのため、図１４に例示されるような構造としてもよく、必ずしも図１に例示された構造と同じである必要はない。
図１４に例示されるように、ヘテロ接合電界効果型トランジスタは、図１におけるＧａＮからなるチャネル層３ａとＡｌＮからなるバリア層４ａとを、それぞれ、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）からなるチャネル層３とＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０≦ｘ２≦１、０≦ｙ２≦１）からなるバリア層４とに変更した構造となっている。なお、バリア層４を構成するＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎは、チャネル層３を構成するＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎよりもバンドギャップが大きいものとする。
また、図１４に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図１におけるＡｌＯａからなるゲート絶縁膜９ａを、バリア層４を構成する材料であるＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎよりもバンドギャップが大きい絶縁体または半導体からなるゲート絶縁膜９に変更した構造となっている。
このような構造においても、ゲート電極１０の下方の構造は、第１の実施の形態の図１に例示された構造と同等であり、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理によって生じる効果を得ることができる。
このような構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図２に例示されたバッファ層２、チャネル層３ａおよびバリア層４ａの成長時に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニアなどの流量、圧力および温度（成長条件）を調整して、バッファ層２、チャネル層３およびバリア層４を所望の組成とすることによって製造することができる。
＜第４の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１５および図１６は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図１５および図１６は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図１４に例示された窒化物半導体からなるヘテロ接合電界効果型トランジスタでは、ｎ型不純物領域７の一部の領域が、平面視においてゲート電極１０と重なり合って形成される。これに対して図１５に例示されるトランジスタでは、ｎ型不純物領域７ａは、平面視においてゲート電極１０と重なり合わない。
このような構造においても、ゲート電極１０の下方の構造は、第１の実施の形態および第３の実施の形態に例示された構造と同等であり、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理によって生じる効果を得ることができる。
ただし、この場合、ソース電極５の下方のｎ型不純物領域７ａとゲート電極１０との間の領域は、キャリアが存在しないために高抵抗領域となる。そして、この領域の形成距離が長くなればなるほど抵抗が高くなり、一方でドレイン電流が減少する。したがって、図１４に例示された構造の方が、図１５に例示される構造に比べると大きなドレイン電流が得られる。
なお、図１４に例示された構造では、ゲート電極１０が、ｎ型不純物領域７の一部を覆う構造となっており、このようにｎ型不純物領域７とゲート電極１０とが平面視において重なる場合には、ｎ型不純物領域７とゲート電極１０とが平面視において重なる領域に寄生容量が発生する。そして、当該寄生容量は、高周波動作の妨げになる。
したがって、ｎ型不純物領域７とゲート電極１０とが平面視において重なる領域はできるだけ少なくした方が好ましく、最適な構造は、ゲート電極１０の端部が、ｎ型不純物領域７ｂの端部と平面視において一致する、たとえば、図１６に例示される構造である。
図１５または図１６に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図３に例示されたイオン注入時のマスクパターンを変えることによって製造することができる。
＜第５の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１７および図１８は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図１７および図１８は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図１４に例示された窒化物半導体からなるヘテロ接合電界効果型トランジスタでは、ｎ型不純物領域８の一部の領域が、平面視においてゲート電極１０と重なり合って形成される。これに対して図１７に例示されるトランジスタでは、ｎ型不純物領域８ａは、平面視においてゲート電極１０と重なり合わない。
このような構造においても、ゲート電極１０の下方の構造は、第１の実施の形態、第３の実施の形態および第４の実施の形態に例示された構造と同等であり、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理によって生じる効果を得ることができる。
ただし、この場合、ドレイン電極６の下方のｎ型不純物領域８ａとゲート電極１０の間の領域は、キャリアが存在しないために高抵抗領域となる。そして、この領域の形成距離が長くなればなるほど抵抗が高くなり、一方でドレイン電流が減少する。したがって、図１４に例示された構造の方が、図１７に例示される構造に比べると大きなドレイン電流が得られる。
なお、図１４に例示された構造では、ゲート電極１０が、ｎ型不純物領域８の一部を覆う構造となっており、このようにｎ型不純物領域８とゲート電極１０とが平面視において重なる場合には、ｎ型不純物領域８とゲート電極１０とが平面視において重なる領域に寄生容量が発生する。そして、当該寄生容量は、高周波動作の妨げになる。
したがって、ｎ型不純物領域８とゲート電極１０とが平面視において重なる領域はできるだけ少なくした方が好ましく、望ましい構造は、ゲート電極１０の端部が、ｎ型不純物領域８ｂの端部と平面視において一致する、たとえば、図１８に例示される構造である。
図１７または図１８に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図３に例示されたイオン注入時のマスクパターンを変えることによって製造することができる。
＜第６の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図１９、図２０および図２１は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図１９、図２０および図２１は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図１９、図２０および図２１に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図１７に例示された構造において、平面視でｎ型不純物領域７とｎ型不純物領域８ａとの間に挟まれて形成される、低濃度のｎ型不純物領域１２を備える構造である。ｎ型不純物領域１２は、ｎ型不純物領域８ａに隣接して形成される。また、ｎ型不純物領域１２の不純物濃度は、ｎ型不純物領域８ａの不純物濃度よりも低い。
このような構造にすることによって、ドレイン電極６に高電圧を印加した際に、ゲート電極１０とドレイン電極６の下方に位置するｎ型不純物領域８ａとの間に発生する電界が緩和される。したがって、ドレイン電極６により高い電圧を印加することができるようになる。
このような構造においても、ゲート電極１０の下方の構造は、第１の実施の形態、第３の実施の形態、第４の実施の形態および第５の実施の形態に例示された構造と同等であり、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理によって生じる効果を得ることができる。
なお、図２０に例示される構造では、ｎ型不純物領域１２ａとゲート電極１０とは平面視において重ならない。このような構造である場合には、ゲート電極１０とｎ型不純物領域１２ａとが重ならない領域の寄生抵抗が高くなる。そのため、十分に大きなドレイン電流を得るためには、ゲート電極１０とｎ型不純物領域１２とが平面視において重なる図１９に例示される構造の方が、寄生抵抗を低減することができるため好ましい。
なお、図１９に例示される構造では、ゲート電極１０が、平面視においてｎ型不純物領域１２と一部重なって形成されるが、ｎ型不純物領域１２とゲート電極１０とが平面視において重なる場合には、ｎ型不純物領域１２とゲート電極１０とが平面視において重なる領域に寄生容量が発生し、高周波動作の妨げになる。そのため、ｎ型不純物領域１２とゲート電極１０とが平面視において重なる領域はできるだけ少なくした方が好ましく、望ましい構造は、ゲート電極１０の端部が、ｎ型不純物領域１２ｂの端部と平面視において一致する、たとえば、図２１に例示される構造である。
図１９、図２０および図２１に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図３に例示されたイオン注入を、イオン注入条件およびマスクパターンを変えて２回にわたって実施することによって、製造することができる。
＜第７の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２２は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図２２は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図２２に例示されるように、ヘテロ接合電界効果型トランジスタは、ｎ型のＡｌｘ３Ｉｎｙ３Ｇａ１−ｘ３−ｙ３Ｎからなる半導体基板１ａを備える。そして、ヘテロ接合電界効果型トランジスタにおいては、半導体基板１ａの上面に、半導体基板１ａに比べて低濃度でｎ型のＡｌｘ４Ｉｎｙ４Ｇａ１−ｘ４−ｙ４Ｎからなるドリフト層１３が形成される。さらに、ヘテロ接合電界効果型トランジスタにおいては、ドリフト層１３の上面に、ｐ型のＡｌｘ５Ｉｎｙ５Ｇａ１−ｘ５−ｙ５Ｎからなる狭窄層１４が形成される。
狭窄層１４の上面には、チャネル層３が形成され、さらに、チャネル層３の上面に、バリア層４が形成される。
バリア層４の上面からチャネル層３内に至る深さには、ｎ型不純物領域７ｃとｎ型不純物領域７ｄとが、それぞれ部分的に形成される。そして、ｎ型不純物領域７ｃの上面およびｎ型不純物領域７ｄの上面には、ソース電極５ｃおよびソース電極５ｄがそれぞれ形成される。
また、ドレイン電極６ａが、半導体基板１ａの下面に形成される。さらに、ソース電極５ｃおよびソース電極５ｄの下方には、窒化物半導体に対してｐ型となる不純物が含まれるｐ型不純物領域１５ｃおよびｐ型不純物領域１５ｄが、それぞれ狭窄層１４に至る深さまで形成される。
また、ヘテロ接合電界効果型トランジスタにおいては、バリア層４からドリフト層１３に至る深さまでｎ型不純物領域１２ｃが形成される。また、ゲート絶縁膜９およびゲート電極１０ｃは、ｎ型不純物領域７ｃとｎ型不純物領域１２ｃとに挟まれたチャネル領域を覆って形成される。
上記の構造において、ドレイン電流はソース電極５ｃまたはソース電極５ｄから、ｎ型不純物領域７ｃまたはｎ型不純物領域７ｄ、ｎ型不純物領域７ｃまたはｎ型不純物領域７ｄとｎ型不純物領域１２ｃとに挟まれたチャネル領域、ｎ型不純物領域１２ｃ、ドリフト層１３および半導体基板１ａを介して、ドレイン電極６ａに流れる。
したがって、上記の構造は縦型トランジスタと言える。このような縦型のトランジスタ構造とすることによって、それぞれの構成要素の配置を工夫し、面積当たりのドレイン電流を大きくすることが可能となる。
このような縦型トランジスタにおいても、ｎ型不純物領域７ｃまたはｎ型不純物領域７ｄとｎ型不純物領域１２ｃとに挟まれたチャネル領域は、第１の実施の形態、第３の実施の形態、第４の実施の形態、第５の実施の形態および第６の実施の形態に例示された構造と同等であり、第２の実施の形態において例示されたゲート電極１０形成後のバイアスアニール処理によって生じる効果を得ることができる。
なお、図２２に例示される構造では、ｎ型不純物領域７ｃまたはｎ型不純物領域７ｄとゲート電極１０ｃとの位置関係は、第３の実施の形態の図１４、第４の実施の形態の図１５および第４の実施の形態の図１６に例示された位置関係と同様であり、ｎ型不純物領域１２ｃとゲート電極１０ｃとの位置関係は、第６の実施の形態の図１９、第６の実施の形態の図２０および第６の実施の形態の図２１に示す位置関係と同様であり、これらのどの位置関係となってもかまわない。
＜第８の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２３および図２４は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図２３および図２４は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図２３に例示されるように、ヘテロ接合電界効果型トランジスタは、図１９に例示された構造において、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎからなるチャネル層３を、Ａｌｘ１Ｇａ１−ｘ１Ｎ（ｙ１＝０）からなるチャネル層３ｂに変更した構造となっている。
このように、Ａｌｘ１Ｇａ１−ｘ１Ｎからなるチャネル層３ｂを備えることによって、４元素からなるＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎのチャネル層３を備える場合と比較して合金散乱が抑制される。そのため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流を増加させることができる。
さらに、比較的Ａｌ組成（ｘ１）が大きい材料をチャネル層３ｂに用いれば、バンドギャップが大きくなる。そのため、高電圧に耐性が向上し、高電圧動作が可能となる。
さらに、図２４に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図２３に例示されるＡｌｘ１Ｇａ１−ｘ１Ｎからなるチャネル層３ｂを、ＧａＮ（ｘ１＝０、ｙ１＝０）からなるチャネル層３ａに変更した構造となっている。
このように、ＧａＮからなるチャネル層３ａを備えることによって、３元素からなるＡｌｘ１Ｇａ１−ｘ１Ｎのチャネル層３ｂと比較して、さらに合金散乱が抑制される。そのため、ヘテロ界面に形成されるチャネルにおける電子の移動度がさらに向上し、さらにドレイン電流を増加させることができる。
さらに、結晶成長も容易となり、チャネル層３ａに意図せずに混入する不純物も低減することができるため、これらの不純物による電子トラップが要因となって生じる電流コラプスを抑制することが可能となる。
なお、本実施の形態では、図１９に例示される構造と、図２３に例示される構造および図２４に例示される構造とを対比するように、チャネル層３ａおよびチャネル層３ｂを構成する材料について言及されたが、本実施の形態によって生じる効果は、図１、図２から図７、図１４、図１５、図１６、図１７、図１８、図１９から図２１、および、図２２に例示されるすべての構造に対して及ぶものである。
図２３および図２４に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図２に例示されたチャネル層３の成長時に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニアなどの流量または圧力、温度（成長条件）を調整して、チャネル層３を所望の組成とすることによって製造することができる。
＜第９の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２５、図２６および図２７は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図２５、図２６および図２７は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図２５に例示されるように、ヘテロ接合電界効果型トランジスタは、図１９に例示されたＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎからなるバリア層４を、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｙ２＝０、たとえば、ＡｌＧａＮ）からなるバリア層４ｂに変更した構造となっている。
このように、Ａｌｘ２Ｇａ１−ｘ２Ｎからなるバリア層４ｂを備えることによって、チャネル層３とバリア層４ｂとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少する。そのため、電子の移動度が向上し、ドレイン電流を増加させることができる。
また、図２６に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図１９に例示されたＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎからなるバリア層４を、Ｉｎｙ２Ａｌｙ２Ｎ（ｘ２＋ｙ２＝１）からなるバリア層４ｃに変更した構造となっている。
このように、Ｉｎｙ２Ａｌｙ２Ｎからなるバリア層４ｃを備えることによって、チャネル層３とバリア層４ｃとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少する。そのため、電子の移動度が向上し、ドレイン電流を増加させることができる。
さらに、図２７に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図１９に例示されたＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎからなるバリア層４を、ＡｌＮ（ｘ２＝０、ｙ２＝０）からなるバリア層４ａに変更した構造となっている。
このように、ＡｌＮからなるバリア層４ａを備えることによって、チャネル層３とバリア層４ａとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱がさらに減少する。そのため、電子の移動度がさらに向上し、さらにドレイン電流を増加させることができる。
なお、本実施の形態では、図１９に例示される構造と、図２５に例示される構造、図２６に例示される構造および図２７に例示される構造とを対比するように、バリア層４ａ、バリア層４ｂおよびバリア層４ｃを構成する材料について言及されたが、本実施の形態によって生じる効果は、図１、図２から図７、図１４、図１５、図１６、図１７、図１８、図１９から図２１、図２２、図２３、および、図２４に例示されるすべての構造に対して及ぶものである。
図２５、図２６および図２７に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図２に例示されたバリア層４の成長時に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアルミニウム、トリメチルガリウム、アンモニアなどの流量または圧力、温度（成長条件）を調整して、バリア層４を所望の組成とすることによって製造することができる。
＜第１０の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図２８、図２９および図３０は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図２８、図２９および図３０は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図２８に例示されるように、ヘテロ接合電界効果型トランジスタは、図１９に例示されたＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎよりもバンドギャップが大きい絶縁体または半導体からなるゲート絶縁膜９を、ＡｌＧａｃＯａＮｂからなるゲート絶縁膜９ｂに変更した構造となっている。
ＡｌＧａｃＯａＮｂは、酸素を除きバリア層４を構成する半導体の構成元素と同じである。そのため、構成元素が異なるＳｉＯ２のような材料と比べて、バリア層４とゲート絶縁膜９ｂとの間の界面に発生する界面トラップ準位を低減しやすく、大きなドレイン電流が得られやすい。
さらに、図２９に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図２８に例示されるＡｌＧａｃＯａＮｂからなるゲート絶縁膜９ｂを、ＡｌＯａＮｂからなるゲート絶縁膜９ｃに変更した構造となっている。
ＡｌＯａＮｂは、ＡｌＧａｃＯａＮｂよりもバンドギャップが大きい。そのため、このような構造とすることによって、ゲート電極に対して大きな正の電圧を印加することができるようになり、より大きなドレイン電流が得られるようになる。
さらに、図３０に例示される窒化物半導体からなるヘテロ接合電界効果型トランジスタは、図２９に例示されるＡｌＯａＮｂからなるゲート絶縁膜９ｃを、ＡｌＯａ（たとえば、ＡｌＯ）からなるゲート絶縁膜９ａに変更した構造となっている。
ＡｌＯａは、ＡｌＯａＮｂよりもさらにバンドギャップが大きい。そのため、このような構造とすることによって、ゲート電極１０に対してさらに大きな正の電圧を印加することができるようになり、さらに大きなドレイン電流が得られるようになる。
なお、本実施の形態では、図１９に例示される構造と、図２８、図２９および図３０に例示される構造とを対比するように、ゲート絶縁膜９ａ、ゲート絶縁膜９ｂおよびゲート絶縁膜９ｃを構成する材料について言及されたが、本実施の形態によって生じる効果は、図１、図２から図７、図１４、図１５、図１６、図１７、図１８、図１９から図２１、図２２、図２３、図２４、図２５から図２７に例示されるすべての構造に対して及ぶものである。
図２８、図２９および図３０に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図６に例示されたゲート絶縁膜９の堆積時に、ゲート絶縁膜の原料ガスとなる、トリメチルアルミニウム、トリメチルガリウム、酸素、オゾン、窒素などの流量または圧力、温度（成長条件）を調整して、ゲート絶縁膜９ａを所望の組成とすることによって製造することができる。
＜第１１の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図３１は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図３１は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
図３１に例示されるように、ヘテロ接合電界効果型トランジスタは、図１９に例示される構造におけるＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎからなるバリア層４が形成されていない構造となっている。
このように、バリア層４が形成されていない場合にも、平衡状態でチャネル層３とゲート絶縁膜９との間の界面に電子が発生しなければ、ノーマリーオフ動作は実現され、また、チャネル層３とゲート絶縁膜９との間の界面トラップ準位が十分に低ければ、十分に大きなドレイン電流が得られる。
このような構造においても、チャネル層３とゲート絶縁膜９との間には界面トラップ準位は形成されると考えられるため、第２の実施の形態において例示されたゲート絶縁膜９の堆積後、および、ゲート電極１０形成後の熱処理の効果は得られると考えられる。
ただし、上記の構造では、Ａｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎからなるバリア層４が形成された場合と比べると、移動度が低下し、ドレイン電流は減少することが懸念される。
したがって、図１、図２から図７、図１４、図１５、図１６、図１７、図１８、図１９から図２１、図２２、図２３、図２４、図２５から図２７、図２８から図３０に例示されるバリア層４、バリア層４ａまたはバリア層４ｂが形成された構造の方が、大きなドレイン電流が得られやすく、適した構造であると言える。
なお、本実施の形態では、図１９に例示される構造と、図３１に例示される構造とを対比するように、バリア層４の構造について言及されたが、本実施の形態によって生じる効果は、図１、図２から図７、図１４、図１５、図１６、図１７、図１８、図１９から図２１、図２２、図２３、図２４、図２５から図２７、図２８から図３０に例示されるすべての構造に対して及ぶものである。
図３１に例示された構造のヘテロ接合電界効果型トランジスタは、第２の実施の形態の図２に例示されたバリア層４ａを成長させなければ製造することができる。
＜第１２の実施の形態＞
本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図３２は、本実施の形態に関する半導体装置の構造を概略的に例示する図である。具体的には、図３２は、本実施の形態に関する窒化物半導体を用いるヘテロ接合電界効果型トランジスタの構造を概略的に例示する図である。
上記の第１の実施の形態から第１１の実施の形態に例示された窒化物半導体からなる電界効果型トランジスタでは、それぞれの実施の形態において着目する構造のみが抜粋して記載されているが、トランジスタとして動作すれば、以下に例示されるような構造としてもよく、必ずしも第１の実施の形態から第１１の実施の形態に例示された構造と同じである必要はない。
半導体基板としてチャネル層と異なるＳｉＣまたはＳｉを用いる場合には、バッファ層２が必要となるが、半導体基板として、チャネル層と同一材料のＧａＮ、ＡｌＧａＮまたはＩｎＡｌＧａＮを用いる場合には、バッファ層２は必ずしも必要ではない。また、バッファ層２は必ずしもノンドープとする必要はない。ただし、第７の実施の形態に例示されるような縦型の構造とする場合には、半導体基板はｎ型とすることが望ましい。
また、半導体基板上にチャネル層、バリア層およびゲート絶縁膜の３層が形成されていれば、チャネル層とバリア層との間の界面にトランジスタを動作させる際のチャネルが形成され、トランジスタとして動作する。上記の実施の形態では、トランジスタとして動作する最小限の半導体層のみが記載されているが、トランジスタとして動作すれば、上記の３層に加えて複数の他の層が形成されていてもかまわない。
たとえば、チャネル層３の下方に、チャネル層３またはバリア層４とは組成が異なる窒化物半導体層が形成されていてもかまわない。また、チャネル層３またはバリア層４を含むこれらの窒化物半導体層は、必ずしもノンドープである必要はなく、トランジスタ動作に支障がない量であればＳｉ、Ｍｇ、Ｆｅ、ＣまたはＧｅなどの不純物が含まれていてもかまわない。
また、ゲート絶縁膜は、上記の実施の形態では、半導体装置の表面全面に堆積された構造であるが、少なくともバリア層４とゲート電極１０との間に形成されていれば、上述の効果が得られるため、必ずしも全面に堆積された構造とする必要はなく、図３２に例示されるように、ゲート電極１０とソース電極５との間、または、ゲート電極１０とドレイン電極６との間にはゲート絶縁膜９ｄが堆積されていない構造としてもよい。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下の説明においては、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
また、第１の実施の形態から第１１の実施の形態に例示された構造は、それぞれを独立の構造とする必要はなく、それらを組み合わせた構造としてもよい。
以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板１の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層３を形成する。そして、チャネル層３の上面に、チャネル層３のバンドギャップよりも大きいバンドギャップを有するＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０≦ｘ２≦１、０≦ｙ２≦１）であるバリア層４を形成する。そして、バリア層４の上面に、バリア層４よりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜９を少なくとも部分的に形成する。そして、ゲート絶縁膜９の上面に、ゲート電極１０を形成する。そして、ゲート電極１０に正の電圧を印加しつつ、熱処理を行う。
このような構成によれば、ゲート電極１０にバイアスアニールを行うことによってバリア層４とゲート絶縁膜９との間に形成される界面トラップ準位が低減される。そのため、窒化半導体を用いる電界効果型トランジスタにおいて十分に大きなドレイン電流が得ることができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも１つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
また、以上に記載された実施の形態によれば、バリア層４の上面からチャネル層３に達する、複数の第１の不純物領域を形成する。ここで、第１の不純物領域は、たとえば、ｎ型不純物領域７、ｎ型不純物領域７ａ、ｎ型不純物領域７ｂ、ｎ型不純物領域７ｃ、ｎ型不純物領域７ｄ、ｎ型不純物領域８、ｎ型不純物領域８ａおよびｎ型不純物領域８ｂのうちの少なくとも１つに対応するものである。そして、ゲート絶縁膜９を、少なくとも、平面視においてｎ型不純物領域７とｎ型不純物領域８ａとに挟まれるバリア層４の上面に形成する。このような構成によれば、ゲート電極１０にバイアスアニールを行うことによってバリア層４とゲート絶縁膜９との間に形成される界面トラップ準位が低減される。そのため、十分に大きなドレイン電流が得ることができる。
また、以上に記載された実施の形態によれば、ゲート絶縁膜９の上面で、かつ、平面視においてｎ型不純物領域７ａと重ならない範囲に、ゲート電極１０を形成する。また、以上に記載された実施の形態によれば、ゲート絶縁膜９の上面で、かつ、平面視においてｎ型不純物領域８ａと重ならない範囲に、ゲート電極１０を形成する。このような構成によれば、不純物領域とゲート電極１０とが平面視において重なる領域に発生する寄生容量を抑制することができる。
また、以上に記載された実施の形態によれば、ゲート絶縁膜９の上面で、かつ、平面視においてｎ型不純物領域７ｂと端部が一致する範囲に、ゲート電極１０を形成する。また、以上に記載された実施の形態によれば、ゲート絶縁膜９の上面で、かつ、平面視においてｎ型不純物領域８ｂと端部が一致する範囲に、ゲート電極１０を形成する。このような構成によれば、不純物領域とゲート電極１０とが平面視において重なる領域に発生する寄生容量と、不純物領域とゲート電極１０との間の領域によって生じる抵抗とを双方抑制することができる。
また、以上に記載された実施の形態によれば、バリア層４の上面からチャネル層３に達し、かつ、平面視においてｎ型不純物領域７ｃとｎ型不純物領域７ｄとに挟まれる第２の不純物領域を形成する。ここで、第２の不純物領域は、たとえば、ｎ型不純物領域１２、ｎ型不純物領域１２ａ、ｎ型不純物領域１２ｂおよびｎ型不純物領域１２ｃのうちの少なくとも１つに対応するものである。ｎ型不純物領域１２ｃの不純物濃度は、ｎ型不純物領域７ｃの不純物濃度およびｎ型不純物領域７ｄの不純物濃度よりも低い。このような構成によれば、ドレイン電極６に高電圧を印加した際に、ゲート電極１０とドレイン電極６の下方に位置するｎ型不純物領域８ａとの間に発生する電界が緩和される。したがって、ドレイン電極６により高い電圧を印加することができるようになる。
以上に記載された実施の形態によれば、ｎ型不純物領域１２を、ｎ型不純物領域８ａに隣接する位置に形成する。このような構成によれば、ドレイン電極６に高電圧を印加した際に、ゲート電極１０とドレイン電極６の下方に位置するｎ型不純物領域８ａとの間に発生する電界が効果的に緩和される。したがって、ドレイン電極６により高い電圧を印加することができるようになる。
また、以上に記載された実施の形態によれば、ゲート電極１０に正の電圧として＋５Ｖを印加しつつ、２５０℃以上の温度で６０秒以上、熱処理を行う。このような構成によれば、バリア層４ａとゲート絶縁膜９ａとの間に形成される界面トラップ準位が低減されるため、十分に大きなドレイン電流が得られる。
また、以上に記載された実施の形態によれば、ゲート電極１０に正の電圧を印加しつつ、酸素濃度が２０％以上である雰囲気中で、熱処理を行う。このような構成によれば、バイアスアニール中にトラップ準位を形成する水素が低減され、ドレイン電流を増加させることができる。
また、以上に記載された実施の形態によれば、ゲート電極１０に電圧が印加されていない状態で、ゲート電極１０の下方に位置するチャネル層３ａとバリア層４ａとの間のヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い。このような構成によれば、チャネル層３ａとバリア層４ａとの間のヘテロ界面において２次元電子ガスが発生しない。したがって、トランジスタをノーマリーオフ動作させることができる。
また、以上に記載された実施の形態によれば、半導体基板１の上面に、ＧａＮであるチャネル層３ａを形成する。このような構成によれば、３元素からなるＡｌｘ１Ｇａ１−ｘ１Ｎのチャネル層３ｂと比較して、合金散乱が抑制される。そのため、ヘテロ界面に形成されるチャネルにおける電子の移動度が向上し、ドレイン電流を増加させることができる。
また、以上に記載された実施の形態によれば、チャネル層３の上面に、ＡｌＧａＮであるバリア層４ｂを形成する。このような構成によれば、チャネル層３とバリア層４ｂとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少する。そのため、電子の移動度が向上し、ドレイン電流を増加させることができる。
また、以上に記載された実施の形態によれば、チャネル層３の上面に、ＩｎＡｌＮであるバリア層４ｃを形成する。このような構成によれば、チャネル層３とバリア層４ｃとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少する。そのため、電子の移動度が向上し、ドレイン電流を増加させることができる。
また、以上に記載された実施の形態によれば、チャネル層３の上面に、ＡｌＮであるバリア層４ａを形成する。このような構成によれば、チャネル層３とバリア層４ａとの間のヘテロ界面をキャリアとして走行する電子が受ける合金散乱が減少する。そのため、電子の移動度が向上し、ドレイン電流を増加させることができる。
また、以上に記載された実施の形態によれば、バリア層４の上面に、ＡｌＯであるゲート絶縁膜９ａを少なくとも部分的に形成する。このような構成によれば、ＡｌＯのバンドギャップが比較的大きいため、ゲート電極１０に対して大きな正の電圧を印加することができるようになる。そのため、大きなドレイン電流が得られるようになる。
また、以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板１の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層３を形成する。そして、チャネル層３の上面に、チャネル層３のバンドギャップよりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜９を少なくとも部分的に形成する。そして、ゲート絶縁膜９の上面に、ゲート電極１０を形成する。そして、ゲート電極１０に正の電圧を印加しつつ、熱処理を行う。このような構成によれば、ゲート電極１０にバイアスアニールを行うことによってチャネル層３とゲート絶縁膜９との間に形成される界面トラップ準位が低減される。そのため、十分に大きなドレイン電流が得ることができる。
＜以上に記載された実施の形態における変形例について＞
ｎ型不純物領域７、ｎ型不純物領域７ａ、ｎ型不純物領域７ｂ、ｎ型不純物領域７ｃ、ｎ型不純物領域７ｄ、ｎ型不純物領域８、ｎ型不純物領域８ａ、ｎ型不純物領域８ｂ、ｎ型不純物領域１２、ｎ型不純物領域１２ａ、ｎ型不純物領域１２ｂ、ｎ型不純物領域１２ｃ、ドリフト層１３または半導体基板１ａにドーピングするｎ型の不純物としては、Ｓｉ、Ｇｅ、酸素、窒素または空孔などの、窒化物半導体においてｎ型のドーパントとしてふるまう不純物であればよい。
また、ｐ型不純物領域１５ｃ、ｐ型不純物領域１５ｄまたは狭窄層１４にドーピングするｐ型の不純物としては、ＭｇまたはＦｅなどの、窒化物半導体においてｐ型のドーパントとしてふるまう不純物であればよい。
また、ゲート絶縁膜９、ゲート絶縁膜９ａ、ゲート絶縁膜９ｂ、ゲート絶縁膜９ｃまたはゲート絶縁膜９ｄは、必ずしも１層からなる必要はなく、ＡｌＧａｃＯａＮｂ、ＡｌＯａＮｂ、ＡｌＯａ、ＳｉＯ２またはＳｉ３Ｎ４などの複数の層で構成されていてもかまわない。
また、上記の実施の形態では、トランジスタとして動作する必要最小限の要素のみが記載されたが、最終的には、保護膜、フィールドプレート電極、配線、エアブリッジまたはバイアホールなどが形成された構造において、デバイスとして用いられる。
また、以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１，１ａ 半導体基板、２ バッファ層、３，３ａ，３ｂ チャネル層、４，４ａ，４ｂ，４ｃ バリア層、５，５ｃ，５ｄ ソース電極、６，６ａ ドレイン電極、７，７ａ，７ｂ，７ｃ，７ｄ，８，８ａ，８ｂ，１２，１２ａ，１２ｂ，１２ｃ ｎ型不純物領域、９，９ａ，９ｂ，９ｃ，９ｄ ゲート絶縁膜、１０，１０ｃ ゲート電極、１１ 素子分離領域、１３ ドリフト層、１４ 狭窄層、１５ｃ，１５ｄ ｐ型不純物領域。

Claims (15)

  1. 半導体基板（１、１ａ）の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層（３、３ａ、３ｂ）を形成し、
    前記チャネル層（３、３ａ、３ｂ）の上面に、前記チャネル層（３、３ａ、３ｂ）のバンドギャップよりも大きいバンドギャップを有するＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０≦ｘ２≦１、０≦ｙ２≦１）であるバリア層（４、４ａ、４ｂ、４ｃ）を形成し、
    前記バリア層（４、４ａ、４ｂ、４ｃ）の上面に、前記バリア層（４、４ａ、４ｂ、４ｃ）よりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）を少なくとも部分的に形成し、
    前記ゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）の上面に、ゲート電極（１０、１０ｃ）を形成し、
    前記ゲート電極（１０、１０ｃ）に正の電圧を印加しつつ、熱処理を行う、
    半導体装置の製造方法。
  2. 前記バリア層（４、４ａ、４ｂ、４ｃ）の上面から前記チャネル層（３、３ａ、３ｂ）に達する、複数の第１の不純物領域（７、７ａ、７ｂ、７ｃ、７ｄ、８、８ａ、８ｂ）を形成し、
    前記ゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）を、少なくとも、平面視において前記第１の不純物領域（７、７ａ、７ｂ、７ｃ、７ｄ、８、８ａ、８ｂ）に挟まれる前記バリア層（４、４ａ、４ｂ、４ｃ）の上面に形成する、
    請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）の上面で、かつ、平面視において前記第１の不純物領域（７ａ、７ｂ、８ａ、８ｂ）と重ならない範囲に、前記ゲート電極（１０）を形成する、
    請求項２に記載の半導体装置の製造方法。
  4. 前記ゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）の上面で、かつ、平面視において前記第１の不純物領域（７ｂ、８ｂ）と端部が一致する範囲に、前記ゲート電極（１０）を形成する、
    請求項２または請求項３に記載の半導体装置の製造方法。
  5. 前記バリア層（４、４ａ、４ｂ、４ｃ）の上面から前記チャネル層（３、３ａ、３ｂ）に達し、かつ、平面視において前記第１の不純物領域（７、７ａ、７ｂ、７ｃ、７ｄ、８、８ａ、８ｂ）に挟まれる第２の不純物領域（１２、１２ａ、１２ｂ、１２ｃ）を形成し、
    前記第２の不純物領域（１２、１２ａ、１２ｂ、１２ｃ）の不純物濃度は、前記第１の不純物領域（７、７ａ、７ｂ、７ｃ、７ｄ、８、８ａ、８ｂ）の不純物濃度よりも低い、
    請求項２から請求項４のうちのいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の不純物領域（１２、１２ａ、１２ｂ）を、前記第１の不純物領域（７、７ａ、７ｂ、８、８ａ、８ｂ）に隣接する位置に形成する、
    請求項５に記載の半導体装置の製造方法。
  7. 前記ゲート電極（１０、１０ｃ）に正の電圧として＋５Ｖを印加しつつ、２５０℃以上の温度で６０秒以上、前記熱処理を行う、
    請求項１から請求項６のうちのいずれか１項に記載の半導体装置の製造方法。
  8. 前記ゲート電極（１０、１０ｃ）に正の電圧を印加しつつ、酸素濃度が２０％以上である雰囲気中で、前記熱処理を行う、
    請求項１から請求項７のうちのいずれか１項に記載の半導体装置の製造方法。
  9. 前記ゲート電極（１０、１０ｃ）に電圧が印加されていない状態で、前記ゲート電極（１０、１０ｃ）の下方に位置する前記チャネル層（３、３ａ、３ｂ）と前記バリア層（４、４ａ、４ｂ、４ｃ）との間のヘテロ界面における伝導帯下端のエネルギーが、フェルミエネルギーよりも高い、
    請求項１から請求項８のうちのいずれか１項に記載の半導体装置の製造方法。
  10. 前記半導体基板（１、１ａ）の上面に、ＧａＮである前記チャネル層（３ａ）を形成する、
    請求項１から請求項９のうちのいずれか１項に記載の半導体装置の製造方法。
  11. 前記チャネル層（３、３ａ、３ｂ）の上面に、ＡｌＧａＮである前記バリア層（４ｂ）を形成する、
    請求項１から請求項１０のうちのいずれか１項に記載の半導体装置の製造方法。
  12. 前記チャネル層（３、３ａ、３ｂ）の上面に、ＩｎＡｌＮである前記バリア層（４ｃ）を形成する、
    請求項１から請求項１０のうちのいずれか１項に記載の半導体装置の製造方法。
  13. 前記チャネル層（３、３ａ、３ｂ）の上面に、ＡｌＮである前記バリア層（４ａ）を形成する、
    請求項１から請求項１０のうちのいずれか１項に記載の半導体装置の製造方法。
  14. 前記バリア層（４、４ａ、４ｂ、４ｃ）の上面に、ＡｌＯである前記ゲート絶縁膜（９ａ）を少なくとも部分的に形成する、
    請求項１から請求項１３のうちのいずれか１項に記載の半導体装置の製造方法。
  15. 半導体基板（１、１ａ）の上面に、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１≦１、０≦ｙ１≦１）であるチャネル層（３、３ａ、３ｂ）を形成し、
    前記チャネル層（３、３ａ、３ｂ）の上面に、前記チャネル層（３、３ａ、３ｂ）のバンドギャップよりも大きいバンドギャップを有する、絶縁体または半導体であるゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）を少なくとも部分的に形成し、
    前記ゲート絶縁膜（９、９ａ、９ｂ、９ｃ、９ｄ）の上面に、ゲート電極（１０、１０ｃ）を形成し、
    前記ゲート電極（１０、１０ｃ）に正の電圧を印加しつつ、熱処理を行う、
    半導体装置の製造方法。
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