JP6179158B2 - トランジスタの製造方法、増幅器の製造方法 - Google Patents
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Description
本発明は、トランジスタの製造方法および増幅器の製造方法に関する。
従来の窒化物半導体高周波トランジスタとして、基板上にＧａＮ層およびＡｌＧａＮ層をエピタキシャル成長させ、その上に、ソース電極、ゲート電極、ドレイン電極を形成し、最後に窒化膜を保護膜として設けたものが知られている（例えば、非特許文献１参照）。この文献ではシリコン基板を用いているが、ＳｉＣ基板でも同様の積層構造、電極および保護膜を備えたトランジスタを形成できる。
D. Marcon等著、A Comprehensive Reliability Investigation of the Voltage-, Temperature- and Device Geometry-Dependence of the Gate Degradation on state-of-the-art GaN-on-Si HEMTs, IEEE International Electron Devices Meeting (IEDM)、２０１０年１２月、ｐ４７２
上記従来のトランジスタでは、ゲート電流に起因する特性変動が問題となっていた。ショットキー接合型の電界効果トランジスタ（ＦＥＴ）では、ゲート電極とドレイン電極間に、一定範囲の電圧が、ショットキー障壁に対し逆の電位差となるように印加される。この場合、電子がゲート電極から半導体層に向かって流れ込み、ゲート電流として観察される。
この種のトランジスタを実際に回路内で使用する際に、ゲート電極に対して直列にゲート抵抗を接続することがある。典型的には、増幅器に用いる場合である。ゲート電流が大きいと、このゲート抵抗における電圧降下が大きくなる。ゲート電流の変化によりゲート電圧が変化してしまうことで、トランジスタの動作に影響を与えてしまう問題があった。
本発明は、上述のような課題を解決するためになされたもので、ゲート電流に起因する特性変動が抑制されたトランジスタを製造することができるトランジスタの製造方法、およびこのトランジスタを用いた増幅器の製造方法を提供することを目的とする。
第１の発明にかかるトランジスタの製造方法は、
半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍのときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたり２００ｍＡ以上４００ｍＡ以下の範囲内のドレイン電流を流すことを特徴とする。
半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍのときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたり２００ｍＡ以上４００ｍＡ以下の範囲内のドレイン電流を流すことを特徴とする。
第２の発明にかかるトランジスタの製造方法は、
半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍより小さいときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたりに予め定めた下限ドレイン電流値以上のドレイン電流を前記トランジスタが壊れない範囲内で流し、
前記下限ドレイン電流値は、横軸をゲート幅とし、縦軸をゲート幅１ｍｍあたりのドレイン電流である単位ドレイン電流としたグラフにおいて、第一の点および第二の点を通る直線で定められ、
前記グラフにおける前記第一の点の座標は、前記ゲート幅＝５００μｍかつ前記単位ドレイン電流＝３００ｍＡ／ｍｍであり、
前記グラフにおける前記第二の点の座標は、前記ゲート幅＝１０ｍｍかつ前記単位ドレイン電流＝２００ｍＡ／ｍｍであることを特徴とする。
半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍより小さいときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたりに予め定めた下限ドレイン電流値以上のドレイン電流を前記トランジスタが壊れない範囲内で流し、
前記下限ドレイン電流値は、横軸をゲート幅とし、縦軸をゲート幅１ｍｍあたりのドレイン電流である単位ドレイン電流としたグラフにおいて、第一の点および第二の点を通る直線で定められ、
前記グラフにおける前記第一の点の座標は、前記ゲート幅＝５００μｍかつ前記単位ドレイン電流＝３００ｍＡ／ｍｍであり、
前記グラフにおける前記第二の点の座標は、前記ゲート幅＝１０ｍｍかつ前記単位ドレイン電流＝２００ｍＡ／ｍｍであることを特徴とする。
第４の発明にかかる増幅器の製造方法は、
上記第１乃至第３のいずれか１つの発明にかかるトランジスタの製造方法で製造したトランジスタを用いて増幅器を製造することを特徴とする。
上記第１乃至第３のいずれか１つの発明にかかるトランジスタの製造方法で製造したトランジスタを用いて増幅器を製造することを特徴とする。
本発明によれば、ゲート電流に起因する特性変動が抑制されたトランジスタおよびこれを用いた増幅器を製造することができる。
実施の形態１．
図１は、本発明の実施の形態１にかかるトランジスタの製造方法のバーンイン工程を示す図である。図２は、本発明の実施の形態１にかかるトランジスタの製造方法のフローチャートである。上記図１の構成は、図２のステップＳ１１０の工程中の様子を示している。実施の形態１では、図１に示す状態でトランジスタＴｒに対してバーンイン工程を実施するものである。
図１は、本発明の実施の形態１にかかるトランジスタの製造方法のバーンイン工程を示す図である。図２は、本発明の実施の形態１にかかるトランジスタの製造方法のフローチャートである。上記図１の構成は、図２のステップＳ１１０の工程中の様子を示している。実施の形態１では、図１に示す状態でトランジスタＴｒに対してバーンイン工程を実施するものである。
先ず、実施の形態１においてバーンインの対象となるトランジスタＴｒを説明する。本実施の形態にかかるトランジスタＴｒは高電子移動度トランジスタ（ＨＥＭＴ）であり、図１はＨＥＭＴの一般的な断面模式図を示している。トランジスタＴｒは、ＳｉＣ基板３上に成長したＡｌＧａＮバリア層１およびＧａＮバッファ層２を備えている。ＡｌＧａＮバリア層１およびＧａＮバッファ層２はいずれも本発明にかかる「半導体基板上に成長した窒化物半導体層」に相当している。
ＡｌＧａＮバリア層１上には、ソース電極５およびドレイン電極７、並びにＡｌＧａＮバリア層１にショットキー接合したゲート電極６が設けられている。ソース電極５、ドレイン電極７およびゲート電極６の所定部位は、保護膜としての窒化膜８によって覆われている。窒化膜８は、ＳｉＮ膜とする。ＡｌＧａＮバリア層１とＧａＮバッファ層２のヘテロ接合により自発分極とピエゾ効果を奏することで、二次元電子ガス（２ＤＥＧ）４が発生する。
次に、トランジスタＴｒの動作を説明する。ソース電極５をアースに接地し、ゲート電極６に対してゲート電源１０により−４Ｖから−１Ｖの電圧を印加し、ドレイン電極７に対してドレイン電源９により１０Ｖから１００Ｖの電圧を印加する。
そうすると、二次元電子ガス（２ＤＥＧ）４の電子が流れ、ドレイン電流Ｉｄが流れる。ゲート電源１０の電圧を調整することでドレイン電流Ｉｄを制御できる。ゲート電極６に高周波信号を印加することで、ドレイン電流がその周波数で変調され信号の増幅を行うことができる。
図１のバーンイン工程の図には示していないが、高周波トランジスタを用いて製造される増幅器は、通常、発振防止のために回路内にゲート抵抗Ｒｇを直列に挿入している。トランジスタＴｒでも、増幅器としてパッケージ化等される際には、ゲート抵抗Ｒｇが直列に挿入される。窒化膜８はトランジスタＴｒを湿度や汚染、酸素などから保護するための保護膜として機能する。
次に、図２のフローチャートを用いて、実施の形態１にかかる製造工程を説明する。
（ステップＳ１００）
図２のフローチャートでは、先ず、半導体層成長工程が実施される。このステップでは、半導体ウェハの段階におけるＳｉＣ基板３の上に、ガリウム、窒素で構成されたＧａＮバッファ層２およびアルミニウム、ガリウム、窒素で構成されたＡｌＧａＮバリア層１を成長させる。
図２のフローチャートでは、先ず、半導体層成長工程が実施される。このステップでは、半導体ウェハの段階におけるＳｉＣ基板３の上に、ガリウム、窒素で構成されたＧａＮバッファ層２およびアルミニウム、ガリウム、窒素で構成されたＡｌＧａＮバリア層１を成長させる。
（ステップＳ１０２）
次に、電極形成工程が実施される。このステップでは、ＡｌＧａＮバリア層１に、ソース電極５、ドレイン電極７、およびゲート電極６を形成する。
次に、電極形成工程が実施される。このステップでは、ＡｌＧａＮバリア層１に、ソース電極５、ドレイン電極７、およびゲート電極６を形成する。
（ステップＳ１０４）
次に、保護膜形成工程が実施される。このステップでは、上記電極形成後の半導体ウェハに、ＳｉＮ膜を選択的に設けることで、窒化膜８を形成する。
次に、保護膜形成工程が実施される。このステップでは、上記電極形成後の半導体ウェハに、ＳｉＮ膜を選択的に設けることで、窒化膜８を形成する。
（ステップＳ１０６）
次に、ダイシングが実施される。このステップでは、上記ステップＳ１００〜Ｓ１０４により複数のトランジスタ素子が形成された半導体ウェハをダイシングして、半導体チップ化する。個々の半導体チップに、トランジスタＴｒが形成されている。
次に、ダイシングが実施される。このステップでは、上記ステップＳ１００〜Ｓ１０４により複数のトランジスタ素子が形成された半導体ウェハをダイシングして、半導体チップ化する。個々の半導体チップに、トランジスタＴｒが形成されている。
（ステップＳ１０８）
その後、実施の形態１では、ダイシング後の半導体チップに対してパッケージ組込工程を実施する。樹脂封止等の一般的なパッケージ組込み工程が実施されることで、複数のパッケージが製造される。製品の典型例としては、高周波半導体増幅器の内部回路におけるトランジスタとしてトランジスタＴｒを組み込んで、他の回路要素とともに樹脂封止等によりパッケージ化してもよい。
その後、実施の形態１では、ダイシング後の半導体チップに対してパッケージ組込工程を実施する。樹脂封止等の一般的なパッケージ組込み工程が実施されることで、複数のパッケージが製造される。製品の典型例としては、高周波半導体増幅器の内部回路におけるトランジスタとしてトランジスタＴｒを組み込んで、他の回路要素とともに樹脂封止等によりパッケージ化してもよい。
（ステップＳ１１０）
次に、実施の形態１では、上記パッケージ組込工程を経て完成した半導体パッケージに対して、バーンイン工程を実施する。図１には、この半導体パッケージ内のトランジスタＴｒのみを抜き出して模式的に図示し、ドレイン電源９等との電気接続を行った様子が示されている。
次に、実施の形態１では、上記パッケージ組込工程を経て完成した半導体パッケージに対して、バーンイン工程を実施する。図１には、この半導体パッケージ内のトランジスタＴｒのみを抜き出して模式的に図示し、ドレイン電源９等との電気接続を行った様子が示されている。
なお、従来、半導体素子に対してドレイン電流を流さずに高温および高電圧印加してバーンインを行う技術があったが、窒化物半導体に対してこのようなバーンインを行っても、ゲート電流の低減効果は得られていなかった。本実施の形態にかかるバーンインによりゲート電極低減効果が得られることは、本願発明者が発見した新規な事実である。
実施の形態１にかかるバーンイン工程では、トランジスタＴｒにゲート電圧を与えてドレイン電流を流し、且つドレイン電圧を与えることでトランジスタＴｒを加熱してバーンインを行う。このバーンインを実施することで、バーンイン前よりもトランジスタＴｒのゲート電流を低減する。
すなわち、本願発明者は、窒化物半導体トランジスタに一定値以上のドレイン電圧、ドレイン電流、および熱を与えてバーンインすることで、ゲート電流を低減できることを見出した。トランジスタＴｒにおいてドレイン電圧Ｖｄを比較的高い電圧、例えば３０Ｖに設定し、ドレイン電流Ｉｄを２００ｍＡ／ｍｍ流す。そうすると、電力消費のためチャネル温度（Ｔｃｈ）が上昇し、ゲート電流Ｉｇが熱励起で一時的に増加する。その一時的増加の数秒後には、ゲート電流Ｉｇが減少に転じることが初めて明らかになった。
そこで、実施の形態１にかかるバーンイン工程では、バーンイン開始後にトランジスタＴｒのゲート電流Ｉｇが一時的に増加した後で減少に転ずる程度の大きさのドレイン電流Ｉｄを、トランジスタＴｒに流すものとする。
また、上記バーンインの初期段階では急激にゲート電流Ｉｇが減少し、その後は徐々に飽和し、１０分程度でほぼ一定値に落ち着くことも判明した。そこで、実施の形態１にかかるバーンイン工程では、バーンイン初期段階でゲート電流Ｉｇが減少に転じた後に、ゲート電流Ｉｇが飽和する程度の時間、実施の形態１にかかるバーンインを継続する。これにより、ゲート電流を安定的に抑制する効果を確実に発生させることができる。
特に、高いドレイン電圧Ｖｄ、高いドレイン電流Ｉｄ、および高温をトランジスタＴｒに与えることで、このゲート電流抑制現象が加速されることが分かった。従って、好ましくは、トランジスタＴｒが破壊しない範囲内において、トランジスタＴｒに対してなるべく高いドレイン電圧、高いドレイン電流Ｉｄ、および高熱を与えることが好ましい。
なお、通常、トランジスタＴｒを動作させる場合は、ドレイン電圧を２０Ｖ〜６０Ｖ程度に設定し、ドレイン電流Ｉｄを１０ｍＡ／ｍｍ〜１００ｍＡ／ｍｍに設定する。この通常動作条件での電流電圧範囲では、特に大きなゲート電流Ｉｇの変化は生じない。この点、本実施の形態のバーンインにおける電流電圧範囲は、ドレイン電圧Ｖｄを比較的高い電圧、例えば３０Ｖに設定し、ドレイン電流Ｉｄを２００ｍＡ／ｍｍ流しており、明らかに、その電流電圧範囲が異なっている。
実施の形態１にかかるバーンイン工程は、バーンイン時の電力供給によるトランジスタＴｒの自己発熱のみにより、トランジスタＴｒを加熱するものである。すなわち、従来技術で一般的に行われているバーンインは、デバイスを高温環境下に置くために、高温雰囲気を作り出した上でその中でデバイスに電気ストレスを与えている。これに対し、実施の形態１にかかるバーンイン工程は、トランジスタＴｒに与える電流および電圧が十分に大きいので、高温環境下を作り出す必要が無く、室温での設備によっても実施することができるという利点がある。
実施の形態１にかかるバーンインで流すべきドレイン電流Ｉｄの大きさには、トランジスタＴｒのゲート幅（Ｗｇ）に依存性があることも見出された。ゲート幅Ｗｇは、図１では紙面の奥行き方向のゲート電極６の長さであり、この定義はこの分野の技術常識と同じである。
図３は、本発明の実施の形態１にかかるトランジスタの製造方法において、バーンイン工程で印加されるドレイン電流Ｉｄの範囲を示すグラフである。図３において、横軸はゲート幅Ｗｇ、縦軸は単位ゲート幅あたりのドレイン電流（単位ｍＡ／ｍｍ）である。単位ゲート幅あたりのドレイン電流（単位ｍＡ／ｍｍ）を、便宜上、「単位ドレイン電流」とも称す。
図３には、ＩｄＨ１，ＩｄＬ１、ＩｄＨ２、およびＩｄＬ２という４つの点が代表的にプロットされている。ＩｄＨ２は、ゲート幅Ｗｇが１０ｍｍである場合における、トランジスタＴｒが壊れない程度の上限の電流すなわち最高電流である。ＩｄＬ２は、ゲート電流抑制効果を得るための下限の電流すなわち最低電流である。ＩｄＨ１およびＩｄＬ１は、ＩｄＨ２およびＩｄＬ１よりも小さなゲート幅Ｗｇのときに計測した最高電流および最低電流である。
電流範囲１５が、ゲート電流Ｉｇを減少させる効果が得られるとともにトランジスタＴｒに悪影響を与えない範囲のバーンイン電流範囲である。この電流範囲１５は、ドレイン電流Ｉｄが高いと全体的に低くなるという傾向を示し、また、周辺温度が高くなることでも全体的に低くなる傾向を示す。トランジスタＴｒ構造やトランジスタＴｒ作製プロセスが異なることで最適範囲は変化するが、概ね、ゲート幅Ｗｇに対しては、図３の電流範囲１５のごとく右肩下がりの傾向を示す。
Ｗｇ＝５００μｍのトランジスタＴｒではドレイン電圧を３０Ｖに固定すると３００ｍＡ／ｍｍ以上でゲート電流低減現象が起こり始める。Ｗｇ＝１０ｍｍのトランジスタＴｒではドレイン電圧３０Ｖで２００ｍＡ／ｍｍ以上でゲート電流低減現象起こり始める。Ｗｇ＝１００μｍのトランジスタＴｒではドレイン電圧３０Ｖで４００ｍＡ／ｍｍ流してもゲート電流低減現象が起こり難いが、さらにドレイン電圧を４０Ｖまで上げることでゲート電流低減現象が発生することも判明した。なお、本実施の形態では、ゲート電極６のゲート長Ｌｇは０．５μｍである。ゲート長とは、図１で言えば、ゲート電極６における紙面左右方向の寸法である。
本願発明者が得た上述した傾向は、明確なＷｇ依存性を示している。その傾向は、Ｗｇが小さいトランジスタＴｒほど高いドレイン電圧と高いドレイン電流Ｉｄが必要であることを示している。そこで、実施の形態１にかかるバーンイン工程の条件は、次のとおり定めることができる。
実施の形態１にかかるトランジスタＴｒにおいては、ゲート幅Ｗｇが１０ｍｍのときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたり２００ｍＡ以上４００ｍＡ以下の範囲内のドレイン電流を流す。ゲート幅Ｗｇが１０ｍｍより小さいときには、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたり２００ｍＡを超えるドレイン電流を流す。ゲート幅Ｗｇが１０ｍｍより大きいときには、ドレイン電圧を３０Ｖ以下とし、ゲート幅１ｍｍあたり２００ｍＡを下回るドレイン電流を流す。
このように、ゲート幅Ｗｇが小さいトランジスタＴｒでは電流を多く流し、ゲート幅Ｗｇが大きくなるに従って単位ドレイン電流を少なくするように、トランジスタＴｒのゲート幅Ｗｇに合わせてバーンイン条件を調整する。
これにより必要な電流、電圧をトランジスタＴｒに供給し、ゲート電流低減が可能なバーンインを確実に行うとともに、ゲート幅Ｗｇが大きい場合には単位ドレイン電流を少なくしてもよいという特性を有効利用することができる。
ゲート幅Ｗｇが大きい場合には、大きな単位ドレイン電流を流すことは困難である。この点、実施の形態１にかかるバーンインでは、図３から読み取ることのできる「ゲート幅Ｗｇが大きくなるにつれ単位ドレイン電流を少なくしてもよいという特性」を有効利用することができる。これにより、トランジスタＴｒに与えるドレイン電流を節減したり、バーンイン工程を容易化したりすることができる。
ゲート幅Ｗｇに対する依存性は、Ｗｇが大きいほどバーンイン中のチャネル温度が高くバーンインの効果が顕著に現れるため生ずるものだと考えられる。高ドレイン電圧Ｖｄや高ドレイン電流Ｉｄを印加すると高いバーンイン効果は得られるものの、熱や電圧によりトランジスタＴｒがダメージを受けてしまうため慎重にバーンイン条件を選定する必要がある。よって、トランジスタＴｒのゲート幅Ｗｇに応じて、適したバーンイン条件を選定することが望ましい。
本実施の形態にかかるトランジスタの製造方法により得られるゲート電流低減効果をより具体的に説明する。図４および図５は、ゲート電圧Ｖｇを変化させた場合における、ドレイン電流Ｉｄの変化を示す特性グラフ１３と、ゲート電流Ｉｇの変化を示す特性グラフ１４とを示している。図の横軸Ｖｇは、トランジスタＴｒのドレイン電流Ｉｄ・ゲート電圧Ｖｇおよびゲート電流Ｉｇ・ゲート電圧Ｖｇ特性において、ゲート電極６に印加しているゲート電圧Ｖｇである。なお、ゲート電流Ｉｇは、符号をマイナスにして表示している。また、ドレイン電流Ｉｄおよびゲート電流Ｉｇは対数表示してある。
図４は、本発明の実施の形態１にかかるバーンインを実施した場合のトランジスタＴｒのトランジスタ特性を示す図である。ゲート電圧Ｖｇが−４Ｖ以下（図では−８Ｖから−４Ｖ）ではドレイン電流Ｉｄは１０−５Ａ／ｍｍ（ゲート幅１ｍｍ当たり）を示している。この特性は、ドレイン電圧３０Ｖで測定したものである。
ゲート電極６に負電圧が印加されているので、ゲート電極６と窒化物半導体層間のショットキーバリアで形成された空乏層がＧａＮバッファ層２まで広がり二次元電子ガス４を遮断してしまうと、ドレイン電流Ｉｄが流れなくなる。
ゲート電極とドレイン電極間には、ショットキー障壁に対し逆の電位差となるように３４Ｖから３８Ｖの電圧が印加されている。この電位差があるので、電子がゲート電極から半導体に向かって流れ込み、ゲート電流Ｉｇとして観察される。このゲートから放出される電子がほとんどドレインに流れ込むので、ゲート電流Ｉｇとドレイン電流Ｉｄはほとんど同じ値を示す。
ゲート電圧Ｖｇが負になるにしたがって（−８Ｖに近くなるに従って）電流が増加しているのは、ゲートドレイン間の電位差が大きくなりゲート電流Ｉｇが多く流れるからである。一方、ゲート電圧Ｖｇが−３Ｖから＋１Ｖの間はゲートドレイン間電位差が小さいにもかかわらず、ゲートを正電位に変化させるにしたがってゲート電流Ｉｇが増加している。
このゲート電流Ｉｇの増加の理由としては、先ず、ドレイン電流Ｉｄが増加することで、トランジスタＴｒ内で発熱する。その発熱でチャネル温度が上昇する。チャネル温度の上昇が起きると、ゲート電極から半導体に流れ込む電子の数が熱励起により増加する。その結果、ゲート電流Ｉｇの増加が生じている。
図５は、比較例として示す図であり、実施の形態１にかかるバーンインを実施しない場合のトランジスタＴｒのトランジスタ特性を示す図である。ゲート電圧Ｖｇが−２Ｖから＋１Ｖの領域では、ゲート電流Ｉｇが図４のゲート電流Ｉｇと比較して非常に大きく、ゲート電圧Ｖｇが＋１Ｖでは１０−３Ａ／ｍｍになっている。
ここで、ゲート電流に起因するトランジスタの特性変動を説明する。高周波トランジスタＴｒを用いて製造される増幅器は、通常、発振防止のために回路内にゲート抵抗を直列に挿入している。ゲート電流が大きい場合はこのゲート抵抗の両端に電圧降下が発生し、印加しているゲート電源電圧よりも正の電圧がゲート電極に印加されドレイン電流が増加する。
ドレイン電流が増加するとチャネル温度が上昇し、ゲート電流が増加し、更にゲート電圧Ｖｇが正にシフトし、ドレイン電流が流れるという正帰還がかかる。この正帰還により、好ましくない温度上昇が引き起こされるおそれがある。過度の温度上昇に至らなくても、ドレイン電流が想定外に変動するとシステム全体の安定性を欠くことになる。
この点、図４および図５に示すように、実施の形態１にかかるバーンインをトランジスタＴｒに施すと、ドレイン電流Ｉｄが流れているゲート電圧Ｖｇ範囲（つまりＶｇが−３Ｖ〜＋１Ｖの範囲）のときのゲート電流Ｉｇが減少する。図４および図５でゲート電流Ｉｇの変動幅ΔＩｇを比較してみると、バーンイン有りの図４のほうが明らかにΔＩｇが小さく、実施の形態１にかかるバーンインによりゲート電流Ｉｇを低減する効果が得られていることがわかる。実施の形態１にかかるバーンイン実施後には、ゲート電流Ｉｇが減少することでドレイン電流Ｉｄの変動が少なくなるので、安定してトランジスタＴｒを動作させることができる。
なお、本実施の形態においては、ゲート電流Ｉｇの安定性について試験を行った。バーンインを行った後、ＲＦ通電試験（Ｖｄ＝３０Ｖ、周囲温度２００℃、１０００時間）および高温オフバイアス試験（Ｖｄ＝３０Ｖ、Ｖｇ＝−５Ｖ，周囲温度１７５℃、１０００時間）および、高温保存試験（３２０℃、５分）を行ったが、ゲート電流Ｉｇが再び上昇することもなく安定していた。このことは、実施の形態１にかかるバーンインによりゲート電流Ｉｇが低減されたトランジスタＴｒが、そのゲート電流Ｉｇ特性について、充分な長期信頼性を有していることを示すものである。
［実施の形態１の変形例］
実施の形態１の図２のフローチャートでは、ダイシング、パッケージ組込、バーンインという順番で、製造工程を実施している。
実施の形態１の図２のフローチャートでは、ダイシング、パッケージ組込、バーンインという順番で、製造工程を実施している。
しかしながら、本発明はこれに限られない。バーンイン工程は、半導体ウェハ上に複数形成されたトランジスタＴｒに対して、ダイシング前に、複数個を同時に又は１つずつバーンインを行うものであってもよい。つまり、バーンイン、ダイシング、パッケージ組込という順番であってもよい。
通常、ハンドリングの利便性から半導体チップをパッケージに組み込み個別にバーンインを行う場合が多く、実施の形態１ではこの方式を採用している。このバーンイン方法では個々のトランジスタＴｒでバーンインを行う必要があり、毎回パッケージを交換する手間が必要である。
そこで、本変形例では、この作業を簡略化するため、半導体ウェハの状態でトランジスタＴｒそれぞれに針当を行い、実施の形態１にかかるバーンインを行う。図６は、本発明の実施の形態１にかかるトランジスタの製造方法の変形例を示すフローチャートである。図２においてステップＳ１１０で行っていたバーンイン工程が削除され、その代わりに、ステップＳ１０４の保護膜形成工程の後にバーンイン工程（ステップＳ２００）が挿入されている。
このステップＳ２００では、複数のプローブを備えるプローブカードを用いて、複数のトランジスタＴｒに対して同時にバーンインを行う。各トランジスタＴｒに適用すべきドレイン電流およびドレイン電圧といったバーンイン条件は、ステップＳ１１０の内容と同じである。
ダイシング前の半導体ウェハ上には複数のトランジスタＴｒが規則正しく並んでいる。このため、プローブカードを介して各位置のトランジスタＴｒに対して電流や電圧を与えるように制御プログラムを作成、実行すれば、半導体ウェハ全体のトランジスタＴｒを一挙に逐次的にバーンインすることが可能である。
また、バーンインする際、破壊したり特性不良を示したりする半導体チップもあるが、そのチップを除外することでパッケージ材料や、パッケージ組立て費用を抑制することができる。
ただし、実施の形態１にかかるバーンインには数百ｍＡ／ｍｍの電流が必要であり、ゲート幅が大きい場合には数Ａに達する場合がある。通常のウェハテストに用いているプローブは、太くても５０μｍ程度である。この種のプローブは、１Ａ以下の電流計測を想定しているため、実施の形態１にかかるバーンインを行うにはプローブ針の電流密度が不足してしまう。したがって、実施の形態１においてはバーンイン専用の５０ミクロン以上の太さを有するプローブを用い、ウェハテストとは別工程でバーンインを実施することが望ましい。
また、他の変形例としては、トランジスタＴｒを形成した半導体ウェハを、バーンイン工程の前にダイシングする工程を備えてもよい。つまり、ダイシング、バーンイン、パッケージ組込という順番であってもよい。バーンイン工程は、ダイシング後の半導体チップに形成されたトランジスタＴｒに対して、バーンインを行ってもよい。本変形例では、半導体ウェハをダイシングで短冊状あるいは１つずつチップ状に切り分けた後、個別の半導体チップにした状態で針当を行いバーンインを実施するものである。
図７は、本発明の実施の形態１にかかるトランジスタの製造方法の変形例を示すフローチャートである。図２においてステップＳ１１０で行っていたバーンイン工程が削除され、その代わりに、ステップＳ１０６のダイシング工程の後にバーンイン工程（ステップＳ３００）が挿入されている。
このステップＳ３００では、個別の半導体チップにそれぞれ針当を行い、実施の形態１にかかるバーンインを実施する。ドレイン電流およびドレイン電圧といったバーンイン条件は、ステップＳ１１０の内容と同じである。
ウェハ状態から個別のチップに分離する場合、ウェハの裏面研削による薄板化やダイシング工程が必要である。これらの工程の間に少なからず機械的ストレスや振動、クラックが印加されトランジスタＴｒに影響を与える場合がある。チップ状態でバーンインを行うことにより、これらの工程で受けたダメージを含めてチェックを行いながらバーンインを行うことができる。
なお、実施の形態１では、代表的なＨＥＭＴ構造であるＡｌＧａＮ層／ＧａＮ層／ＳｉＣ基板の積層構造について説明してきたが、本発明はこれに限られるものではない。本実施の形態にかかる窒化物半導体層は、窒化ガリウム層、窒化アルミニウム層、および窒化アルミニウムガリウム層からなる群から選択した１つ以上の半導体層が積層されたものであってもよい。
具体的には、実施の形態１の他にも、次のようなエピタキシャル積層構造でもよい。例えば、ＡｌＧａＮ層／ＧａＮ層／ＡｌＮ層／ＳｉＣ基板、ＧａＮ層／ＡｌＧａＮ層／ＧａＮ層／ＳｉＣ基板、ＡｌＧａＮ層／ＡｌＮ層／ＧａＮ層／ＳｉＣ基板、ＡｌＧａＮ層／ＡｌＧａＮ層／ＳｉＣ基板などの構造でも同様の効果を有する。なお、ここで説明したエピタキシャル層の材料についての変形は、下記の実施形態についても同様に適用することができる。
なお、トランジスタＴｒはデプレッション型のＨＥＭＴとしたが、本発明はこれに限られない。トランジスタＴｒを、エンハンスメント型のＨＥＭＴとしてもよい。
実施の形態２．
図８は、本発明の実施の形態２にかかるトランジスタの製造方法に用いられるエッチング装置の内部構成を示す断面図である。図９は、本発明の実施の形態２にかかるトランジスタの製造方法におけるエッチング工程を示す模式図である。図１０は、本発明の実施の形態２にかかるトランジスタの製造方法のフローチャートである。
図８は、本発明の実施の形態２にかかるトランジスタの製造方法に用いられるエッチング装置の内部構成を示す断面図である。図９は、本発明の実施の形態２にかかるトランジスタの製造方法におけるエッチング工程を示す模式図である。図１０は、本発明の実施の形態２にかかるトランジスタの製造方法のフローチャートである。
実施の形態２にかかるトランジスタの製造方法は、エッチングによるゲート加工時に半導体層に与えるダメージを低減し、ゲート電流Ｉｇを低減するものである。この点、バーンインを工夫している実施の形態１とは、その内容が異なっている。
図８に示すエッチング装置５０は、ゲート電極形成時によく用いられる誘導結合方式プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）エッチング装置である。エッチング装置５０は、チャンバ２１を備えている。チャンバ２１内には下部電極２０が設けられており、下部電極２０には半導体ウェハ１６が配置されている。下部電極２０は、半導体ウェハを支えるとともに、電源１８で発生した高周波をチャンバ２１内に伝える役目も果たしている。
チャンバ２１の上部には、上部電極２２が設けられている。上部電極２２には電源２３からＲＦ電力が供給され、これによりガスを分解することができる。その結果、ＣＨＦ３やＯ２の混合ガスに満たされた減圧（例えば１パスカル程度）雰囲気で励起されたガスのエッチング種１７が生じる。電源１８は、半導体ウェハ１６にＲＦ電力を供給する。ＲＦ電力を伝えＤＣ成分をカットするコンデンサ１９が、下部電極２０と電源１８の間に挿入されている。
図１０のフローチャートを用いて、実施の形態２にかかるトランジスタの製造方法を説明する。
（ステップＳ４００）
図１０のフローチャートでは、半導体層成長工程、ソース電極およびドレイン電極の形成、および窒化膜の形成が実施される。このステップでは、先ず、半導体ウェハの段階におけるＳｉＣ基板３の上に、ガリウム、窒素で構成されたＧａＮバッファ層２およびアルミニウム、ガリウム、窒素で構成されたＡｌＧａＮバリア層１を成長させる。
図１０のフローチャートでは、半導体層成長工程、ソース電極およびドレイン電極の形成、および窒化膜の形成が実施される。このステップでは、先ず、半導体ウェハの段階におけるＳｉＣ基板３の上に、ガリウム、窒素で構成されたＧａＮバッファ層２およびアルミニウム、ガリウム、窒素で構成されたＡｌＧａＮバリア層１を成長させる。
次いで、ＡｌＧａＮバリア層１に、ソース電極５、ドレイン電極７、および窒化物絶縁膜である窒化膜８を形成する。なお、具体的な製造方法については問わないが、例えば、窒化膜８を全面に形成した後、ソース電極形成位置およびドレイン電極形成位置をエッチングで開口させて電極材料を積層してもよい。
（ステップＳ４０６）
次に、開口部２５を有するマスク２４を半導体ウェハ上（すなわち窒化膜８上）に形成することで、図９に示す構造を得る。
次に、開口部２５を有するマスク２４を半導体ウェハ上（すなわち窒化膜８上）に形成することで、図９に示す構造を得る。
（ステップＳ４０８）
その後、図９に示す構造を備えた半導体ウェハを、エッチング装置５０のチャンバ２１内に搬入し、下部電極２０に載せる。
その後、図９に示す構造を備えた半導体ウェハを、エッチング装置５０のチャンバ２１内に搬入し、下部電極２０に載せる。
（ステップＳ４１０）
次に、エッチングガスでチャンバ２１内を満たす。実施の形態２では、窒化物半導体層のエッチング用のガスを用いるのであり、具体的にはエッチングガスはＣＨＦ３やＯ２の混合ガスとする。また、チャンバ２１の内部は減圧（例えば１パスカル程度）の雰囲気とする。
次に、エッチングガスでチャンバ２１内を満たす。実施の形態２では、窒化物半導体層のエッチング用のガスを用いるのであり、具体的にはエッチングガスはＣＨＦ３やＯ２の混合ガスとする。また、チャンバ２１の内部は減圧（例えば１パスカル程度）の雰囲気とする。
（ステップＳ４１２）
次に、ＲＦ電力制御を実施する。上部電極２２に約１００ＷのＲＦ電力を供給すると、上部電極２２付近でガスが分解もしくはラジカル化する。その結果、エッチングガスが励起されてエッチング種１７が生じる。
次に、ＲＦ電力制御を実施する。上部電極２２に約１００ＷのＲＦ電力を供給すると、上部電極２２付近でガスが分解もしくはラジカル化する。その結果、エッチングガスが励起されてエッチング種１７が生じる。
ここで、仮に下部電極２０に１０Ｗ程度のＲＦ電力を印加すると、エッチング種１７が半導体ウェハ１６に引き寄せられ、ある程度の速度を持って半導体ウェハ１６に衝突し、エッチングがなされる。従来は、このように下部電極２０にＲＦ電力を印加することが行われていた。
しかしながら、本願発明者は、鋭意研究を行ったところ、次のような新規なエッチング技術を見出した。すなわち、下部電極２０へのＲＦ電力供給によりエッチングガスが大きな速度を持っていると、エッチング種１７がＡｌＧａＮバリア層１にダメージを与えてしまう。このダメージで点欠陥のような結晶欠陥が発生する。この点欠陥がゲート電流Ｉｇの起源となると考えられる。
そこで、本願発明者は、このダメージを低減するために電源１８のＲＦ電力を小さくし、最終的には電力供給を停止してみたところ、エッチング速度は多少低下するものの、窒化膜８をエッチングできることを発見した。
上部電極２２でエッチングガスをラジカル化している。このため、拡散だけでエッチング種１７が半導体ウェハ１６に到達した場合であっても、化学的なエッチングが生じる。これにより、窒化膜８のエッチングができているものと考えられる。
このように下部電極２０にＲＦ電極を供給せずにエッチングして開口部２５を形成し、この開口部２５にゲート電極６を形成して作製したトランジスタＴｒでは、ゲート電流Ｉｇが低減されていることが判明した。エッチングダメージが無いため結晶欠陥の発生が抑制され、ゲート電流Ｉｇを抑制できたものと考えられる。このように、通常はＩＣＰ装置で使用する下部電極２０へのＲＦ電力供給を行わないという新規なエッチング技術が見出された。
ステップＳ４１２では、上記のとおり、上部電極２２にはＲＦ電力を供給してエッチング種１７を生成するとともに、下部電極２０にはＲＦ電力は供給しない。これにより、窒化膜８の一部を保護するマスク２４を設けることで、開口部２５に露出した窒化膜８をエッチングし、ゲート電極形成用の開口を窒化膜８に形成する。このゲート電極形成用開口から、ＡｌＧａＮバリア層１の一部が露出する。
（ステップＳ４１４）
エッチング工程の後、ＡｌＧａＮバリア層１の露出部分に、ゲート電極６を形成する。適宜にマスク２４の除去も行われる。
エッチング工程の後、ＡｌＧａＮバリア層１の露出部分に、ゲート電極６を形成する。適宜にマスク２４の除去も行われる。
（ステップＳ４１６）
その後、ゲート電極６の表面を保護する保護膜を形成する。
その後、ゲート電極６の表面を保護する保護膜を形成する。
（ステップＳ４１８）
その後、ダイシングにより半導体ウェハを半導体チップ化し、個々の半導体チップをパッケージに組み込む。
その後、ダイシングにより半導体ウェハを半導体チップ化し、個々の半導体チップをパッケージに組み込む。
以上説明した実施の形態２にかかる製造方法によれば、ゲート電流が抑制されたトランジスタＴｒを製造することができる。
実施の形態３．
本発明の実施の形態３にかかるトランジスタの製造方法は、エッチング装置５０におけるＲＦ電力の供給の仕方（具体的には、下部電極２０に対するＲＦ電力の供給の有無）を除き、実施の形態２にかかるトランジスタの製造方法と同様の製造工程を備えている。実施の形態３では下部電極２０へのＲＦ電力を、従来の使用範囲を超えて増加させたものである。この点が、実施の形態２では下部電極２０へのＲＦ電力を無くしたものであったのとは異なる。
本発明の実施の形態３にかかるトランジスタの製造方法は、エッチング装置５０におけるＲＦ電力の供給の仕方（具体的には、下部電極２０に対するＲＦ電力の供給の有無）を除き、実施の形態２にかかるトランジスタの製造方法と同様の製造工程を備えている。実施の形態３では下部電極２０へのＲＦ電力を、従来の使用範囲を超えて増加させたものである。この点が、実施の形態２では下部電極２０へのＲＦ電力を無くしたものであったのとは異なる。
図１０のフローチャートを流用して説明すると、ステップＳ４１２の内容が、実施の形態２と異なっている。実施の形態３においては、ステップＳ４１２において、ＡｌＧａＮバリア層１のゲート電極形成位置に一様に、結晶欠陥を形成する。この結晶欠陥を、トランジスタＴｒの動作電圧および動作電流下で安定状態となるように形成する。実施の形態１では、具体的には、エッチング装置５０では、電源１８から下部電極２０へ供給するＲＦ電力を５０Ｗ以上に設定する。
従来のＩＣＰエッチング装置では下部電極に１０Ｗ程度の電力を印加するのが普通である。仮に、この程度の大きさのＲＦ電力で窒化膜８のエッチングを行った場合、ＡｌＧａＮバリア層１には準安定状態の結晶欠陥が形成される。準安定状態の結晶欠陥は、トランジスタＴｒの動作中の電気ストレスや熱によりその状態（例えば数）が変化してしまう。ＡｌＧａＮバリア層１の結晶欠陥の数が変化することで、ゲート電流Ｉｇが変化してしまう。
そこで、エッチング装置５０において下部電極２０へ供給するＲＦ電力を５０Ｗ以上としたところ、電気ストレスでは容易に変化しない安定した結晶欠陥がＡｌＧａＮバリア層１に生成されることが見出された。この製造方法で製造したトランジスタＴｒはそのゲート電流Ｉｇの値が若干大きくなる。
しかしながら、結晶欠陥が安定状態となっていることから、ゲート電流Ｉｇの大きさは安定している。このため、ゲート電流Ｉｇの変動に起因するトランジスタの特性変動が抑制され、トランジスタＴｒはその使用上の利便性が高くなっている。実施の形態３によれば、実施の形態１にかかるバーンインとは別の方法で、安定した特性を維持することができるトランジスタＴｒを製造することができる。
実施の形態３にかかるトランジスタの製造方法の変形例として、さらに、下部電極２０へ供給するＲＦ電力を１００Ｗ以上に増加させてもよい。本願発明者は、この程度まで大きくＲＦ電力を増加するとゲート電流Ｉｇが減少するという新規な事実をも見出した。そこで、下部電極２０へ供給するＲＦ電力を１００Ｗ以上に設定してもよい。ただし、この場合には、ゲート電流の特性の安定化という効果はあるものの、初期のドレイン電流Ｉｄが低下する。
以上説明した実施の形態３にかかるトランジスタの製造方法では、実施の形態１にかかるバーンインを実施しなくてもよいので、安価にトランジスタＴｒを製造することができるという利点がある。また、トランジスタＴｒが出力する電力密度は小さくともよいが、トランジスタ特性の安定性が重視される製品がある。このような製品では、実施の形態３にかかる製造方法で製造したトランジスタを用いることは好適である。
１ ＡｌＧａＮバリア層、２ ＧａＮバッファ層、３ ＳｉＣ基板、４ 二次元電子ガス、５ ソース電極、６ ゲート電極、７ ドレイン電極、８ 窒化膜、９ ドレイン電源、１０ ゲート電源、１３ 特性グラフ、１４ 特性グラフ、１５ 電流範囲、１６ 半導体ウェハ、１７ エッチング種、１８ 電源、１９ コンデンサ、２０ 下部電極、２１ チャンバ、２２ 上部電極、２３ 電源、２４ マスク、２５ 開口部、５０ エッチング装置、Ｔｒ トランジスタ
Claims (6)
- 半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍのときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたり２００ｍＡ以上４００ｍＡ以下の範囲内のドレイン電流を流すことを特徴とするトランジスタの製造方法。 - 半導体基板、前記半導体基板の上に成長した窒化物半導体層、前記窒化物半導体層に設けられたソース電極およびドレイン電極、並びに前記窒化物半導体層にショットキー接合したゲート電極を備えたトランジスタを準備する工程と、
前記トランジスタにゲート電圧を与えてドレイン電流を流し且つドレイン電圧を与えることで前記トランジスタを加熱してバーンインを行い、前記バーンインの前よりも前記トランジスタのゲート電流を低減するバーンイン工程と、
を備え、
前記バーンイン工程は、
前記ゲート電極のゲート幅が１０ｍｍより小さいときに、ドレイン電圧を３０Ｖ以上とし、ゲート幅１ｍｍあたりに予め定めた下限ドレイン電流値以上のドレイン電流を前記トランジスタが壊れない範囲内で流し、
前記下限ドレイン電流値は、横軸をゲート幅とし、縦軸をゲート幅１ｍｍあたりのドレイン電流である単位ドレイン電流としたグラフにおいて、第一の点および第二の点を通る直線で定められ、
前記グラフにおける前記第一の点の座標は、前記ゲート幅＝５００μｍかつ前記単位ドレイン電流＝３００ｍＡ／ｍｍであり、
前記グラフにおける前記第二の点の座標は、前記ゲート幅＝１０ｍｍかつ前記単位ドレイン電流＝２００ｍＡ／ｍｍであることを特徴とするトランジスタの製造方法。 - 前記半導体基板は、炭化珪素基板であり、
前記窒化物半導体層は、窒化ガリウム層、窒化アルミニウム層、および窒化アルミニウムガリウム層からなる群から選択した１つ以上の半導体層が積層されたものであることを特徴とする請求項１または２に記載のトランジスタの製造方法。 - 前記トランジスタを形成した半導体ウェハを、前記バーンイン工程の前にダイシングする工程を備え、
前記バーンイン工程は、前記ダイシングの後の半導体チップに形成された前記トランジスタに対して、前記バーンインを行うことを特徴とする請求項１〜３のいずれか１項に記載のトランジスタの製造方法。 - 前記トランジスタが、半導体ウェハの上に複数形成されており、
前記バーンイン工程は、前記半導体ウェハの上の前記トランジスタに対して複数個を同時に又は１つずつ前記バーンインを行うことを特徴とする請求項１〜３のいずれか１項に記載のトランジスタの製造方法。 - 請求項１〜５のいずれか１項に記載のトランジスタの製造方法で製造したトランジスタを用いて増幅器を製造することを特徴とする増幅器の製造方法。
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