JPWO2018198337A1 - 半導体装置 - Google Patents

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Abstract

Ｓｉ基板（１）の上に窒化物半導体層（２，３，４）が設けられている。窒化物半導体層（２，３，４）の上にゲート電極（５）、ソース電極（６）及びドレイン電極（７）が設けられている。ドレイン電極（７）の下においてＳｉ基板（１）に、窒化物半導体層（２，３，４）と接するＰ型導電層（１１）が設けられている。

Description

本発明は、Ｓｉ基板上に形成した窒化物系高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）に関する。
ＡｌＧａＮ／ＧａＮ系ヘテロ構造を有するＧａＮ ＨＥＭＴは、ＧａＡｓ系ＨＥＭＴと比較して高周波（ＲＦ）出力密度が大きく、デバイスサイズ、即ちゲート幅を小さくできるため、活発に開発されている。例えば、ＧａＡｓ系ＨＥＭＴと同じ電力のＧａＮ ＨＥＭＴを実現しようとすると、耐圧が大きいのでドレイン電流を小さくでき、トランジスタサイズを小さくでき、電極間容量も小さくできる。このため、出力インピーダンスが大きくなり、直列寄生抵抗による電力損失が小さくなり、さらにインピーダンス変化比が小さくなり帯域が広くなる。
図７は、ＧａＮ ｏｎ Ｓｉデバイスの入出力特性を示す図である。低温時は、入出力特性は正常である。しかし、高温時には、出力電力が低温時よりも明らかに低い入力電力から飽和した後、低下する。ここで、高温とは例えばＳｉ基板が１８０℃を越えるような状況であり、それ以下の温度が低温である。Ｓｉ基板は、ＳｉＣ基板より安価であるが、このような問題がある。
図８は、高抵抗Ｓｉ基板の抵抗率を示す図である。Ｓｉ基板の抵抗率は温度とともに変化し、１８０℃以上になると急激に低下する。これはＳｉのバンドギャップが小さいので、キャリアが発生するためである。従って、ＧａＮ ｏｎ Ｓｉ ＨＥＭＴの出力が高温時に低下するのは、基板抵抗が低下することによる。これはＳｉ基板特有の問題であり、バンドギャップがＳｉの３倍程度大きいＳｉＣ基板では抵抗率の低下は起こらない。
図９は、Ｓｉ基板の抵抗率が高い場合と低い場合のオフ時、即ちＲＦ動作でチャネルがピンチオフされている状態の出力経路を比較した断面である。低温時は基板抵抗Ｒｓが大きく、ドレインソース容量Ｃｄｓも小さい。このため、ＲＦ電力は裏面電極を経由するパスで通過しようとするが、ほとんどこのパスでＲＦ電力は漏えいしない。一方、高温時は基板抵抗Ｒｓが低下してＲＦ電力が通過しやすくなり、Ｓｉ基板が低抵抗になることでドレインソース容量Ｃｄｓが急激に増加する。このため、ＲＦ電力の漏えいも急激に増加し、入力電力を増加させても出力電力が増加しない現象が現れる。
このようにＧａＮ ｏｎ Ｓｉ ＨＥＭＴは安価で高出力デバイスを実現するのに好適であるが、高温時のＲＦ動作が不安定という問題がある。これに対して、ドレイン電極を分割し、その間をアイソレーションすることにより、基板との寄生容量を低減し、高温時のＲＦ動作を改善することが提案されている（例えば、特許文献１参照）。また、ドレイン電極を分割し、その間にＧａＮよりも誘電率が低い低誘電体層を埋め込むことにより、ドレインソース容量を低減し高温時のＲＦ動作を改善することが提案されている（例えば、特許文献２参照）。
日本特開２０１１−２０４９８４号公報 日本特開２０１５−７９９２３号公報
ＧａＮ ｏｎ Ｓｉ ＨＥＭＴでは高抵抗Ｓｉ基板を使用している。高温になるとドレイン電極の下で窒化物半導体とＳｉ基板の境界においてＳｉ基板に電子が溜まり始める。そこがＲＦ電力のリーク経路となり、リークした電力がさらに熱を発生することで、Ｓｉ基板の抵抗率が下がるというサイクルに入る。このため、急激にドレインソース容量が増加し出力電力が低下する。従って、ＧａＮ ｏｎ Ｓｉ ＨＥＭＴをＲＦ高出力デバイスとして使用する場合に、高温時に入力電力を増加させても出力電力が早期に飽和し減少する。
ドレイン電極を分割し、その間をアイソレーションする従来技術では、ドレイン電極とＳｉ基板との寄生容量を低減することが困難で、かつ抵抗率低下を防ぐことが困難である。また、ドレイン電極を分割し、その間に低誘電体層を埋め込む従来技術ではＳｉ基板の抵抗率の低下を防ぐことが困難である。
本発明は、上述のような課題を解決するためになされたもので、その目的は高温時の高周波特性を改善させることができる半導体装置を得るものである。
本発明に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の下において前記Ｓｉ基板に設けられ、前記窒化物半導体層と接するＰ型導電層とを備えることを特徴とする。
本発明では、ドレイン電極の下にＰ型導電層を設けている。このため、高温時にＳｉ基板で発生する電子がドレイン電極の下に溜まるのを防ぐことができる。従って、高周波電力をリークする電子が存在しなくなり、オフ時に高周波電力が基板側へ漏えいすることがなくなる。これにより、高温時の出力電力低下がなくなり、高温時の高周波特性を改善させることができる。
本発明の実施の形態１に係る半導体装置を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す断面図である。 ＧａＮ ｏｎ Ｓｉデバイスの入出力特性を示す図である。 高抵抗Ｓｉ基板の抵抗率を示す図である。 Ｓｉ基板の抵抗率が高い場合と低い場合のオフ時、即ちＲＦ動作でチャネルがピンチオフされている状態の出力経路を比較した断面である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。この半導体装置はＧａＮ ｏｎ Ｓｉ ＨＥＭＴである。Ｓｉ基板１は、例えば室温で１００００Ωｃｍ程度の抵抗を持つ高抵抗のＳｉ基板である。
Ｓｉ基板１の上に、窒化物半導体層として、バッファ層２、電子走行層３及び電子供給層４が結晶成長により設けられている。バッファ層２は、例えばＡｌ濃度が異なる複数のＡｌＧａＮ層を積層したものである。電子走行層３は、例えばノンドープのＧａＮ層である。電子供給層４は、例えばＡｌ組成が０．１から０．５のＡｌＧａＮ層、又はＡｌＧａＮ層と電子走行層３との間にＡｌＮ層を形成したものである。
電子供給層４の上にゲート電極５、ソース電極６及びドレイン電極７が設けられている。ゲート電極５は、例えばＮｉ／Ａｕ系の材料からなる。ソース電極６及びドレイン電極７は、例えばＴｉ／Ａｌ系の材料からなる。これらの電極を保護するために下層絶縁膜８及び上層絶縁膜９が設けられている。下層絶縁膜８及び上層絶縁膜９は、例えば窒化ケイ素膜である。Ｓｉ基板１の裏面に裏面電極１０が設けられている。裏面電極１０は、例えばＴｉ／Ａｕ系材料からなる。
ドレイン電極７の下においてＳｉ基板１に、バッファ層２と接するＰ型導電層１１が設けられている。Ｐ型導電層１１は、例えばイオン注入で形成され、Ｐ型ドーパントとしてボロン（Ｂ）、アルミニウム（Ａｌ）などを用いる。Ｐ型導電層１１の不純物濃度は５Ｅ１６ｃｍ−３以上が望ましい。Ｐ型導電層１１の注入深さは１ミクロン以下でよい。
ＧａＮ ｏｎ Ｓｉ ＨＥＭＴを高周波デバイスとして使用する場合、高抵抗のＳｉ基板１を使用してＲＦ電力が基板側へリークして出力特性が劣化するのを防いでいる。しかし、高温になるとＳｉ基板１でキャリアが発生し始める。そして、ＧａＮ ｏｎ Ｓｉ ＨＥＭＴではＧａＮ系材料の特徴を生かすため高電圧動作を行う。例えば、ドレイン電圧としては５０Ｖ程度が通常使われる。ドレイン電圧が高電圧であるので、Ｓｉ基板１で発生したキャリアの内、電子がバッファ層２と接するＳｉ基板１側のドレイン電極７の下に集中することになる。
これに対して、本実施の形態では、ドレイン電極７の下にＰ型導電層１１を設けている。このため、高温時にＳｉ基板１で発生する電子がドレイン電極７の下に溜まるのを防ぐことができる。従って、高周波電力をリークする電子が存在しなくなり、オフ時に高周波電力が基板側へ漏えいするのを防ぐことができる。これにより、高温時の出力電力低下がなくなり、高温時の高周波特性を改善させることができる。この結果、従来よりも高温で動作できるＧａＮ ｏｎ Ｓｉ ＨＥＭＴを実現できる。
ただし、ゲート電極５及びソース電極６の下を含むＳｉ基板１の全面にＰ型導電層１１を形成した場合は、高温時の出力低下は抑制できるが、低温時にＰ型導電層１１を経由してＲＦ電力がリークする。また、ソース電極６は裏面電極１０と同じ電圧のため、ソース電極６の下にＰ型導電層１１を形成しても電子がドレイン電極７の下に比べて溜まりにくく、効果はない。そのため、Ｐ型導電層１１は、ゲート電極５及びソース電極６の下には設けられていない。
実施の形態２．
図２は、本発明の実施の形態２に係る半導体装置を示す断面図である。Ｐ型導電層１１を設けると、低温時に高周波電力の漏えいが増えることがある。これに対して、本実施の形態では、Ｐ型導電層１１の幅がドレイン電極７の幅よりも小さい。これにより、低温時に高周波電力が基板側へ漏えいするのを少なくして、低温時の特性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図３は、本発明の実施の形態３に係る半導体装置を示す断面図である。Ｐ型導電層１１の幅はドレイン電極７の幅よりも大きい。これにより、高温時に高周波電力が基板側へ漏えいするのを実施の形態１よりも減らすことができる。その他の構成及び効果は実施の形態１と同様である。なお、Ｐ型導電層１１の幅を広くすると低温時に高周波電力の漏えいが増えるが、高温時の特性を重視する場合に本実施の形態は有効である。
実施の形態４．
図４は、本発明の実施の形態４に係る半導体装置を示す断面図である。Ｐ型導電層１１は、高濃度層１１ａと、高濃度層１１ａの外側に設けられ高濃度層１１ａより不純物濃度が低い低濃度層１１ｂとを有する。高濃度層１１ａと低濃度層１１ｂは、例えばイオン注入で形成し、Ｐ型ドーパントとしてボロン（Ｂ）、アルミニウム（Ａｌ）などを用いる。
実施の形態３のようにＰ型導電層１１の幅を広くすると低温時に高周波電力のリークが増える。これに対して、本実施の形態のように高濃度層１１ａと低濃度層１１ｂを設けることで、高温時の特性と低温時の特性の両立が容易になる。即ち、高温時にＳｉ基板１で発生する電子がドレイン電極７の下に溜まるのを防ぎつつ、低温時の特性も調整しやすい。この結果、デバイスの目的に最適な状態に調整することができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態５．
図５は、本発明の実施の形態５に係る半導体装置を示す断面図である。Ｐ型導電層１１の上においてドレイン電極７が分割され、バッファ層２、電子走行層３及び電子供給層４に空洞１２が設けられている。例えば塩素系ガスを用いてバッファ層２、電子走行層３及び電子供給層４をドライエッチングして空洞１２を形成し、Ｓｉ基板１を露出させる。これにより、ドレインソース容量を低減できるため、高温時に高周波電力が基板側へ更に漏れ難くなる。
実施の形態６．
図６は、本発明の実施の形態６に係る半導体装置を示す断面図である。バッファ層２、電子走行層３及び電子供給層４よりも誘電率が低い低誘電率材料１３が空洞１２に埋め込まれている。低誘電率材料１３は、例えばベンゾシクロブテン、ポリイミド及びポリフルオロカーボンなどである。これにより、ドレインソース容量を低減できるため、高温時に高周波電力が基板側へ更に漏れ難くなる。また、モールド樹脂で封止するデバイスの場合、実施の形態５では誘電率がやや高いモールド樹脂が空洞１２に入るため、効果が低下する。これに対して、モールド樹脂よりも誘電率が低い低誘電率材料１３を空洞１２に埋め込んだ本実施の形態ではこれを防ぐことができる。
１ Ｓｉ基板、２ バッファ層（窒化物半導体層）、３ 電子走行層（窒化物半導体層）、４ 電子供給層（窒化物半導体層）、５ ゲート電極、６ ソース電極、７ ドレイン電極、１１ Ｐ型導電層、１１ａ 高濃度層、１１ｂ 低濃度層、１２ 空洞、１３ 低誘電率材料
本発明に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の下において前記Ｓｉ基板に設けられ、前記窒化物半導体層と接するＰ型導電層とを備え、前記Ｐ型導電層は、前記ゲート電極及び前記ソース電極の下には設けられていないことを特徴とする。
本発明に係る半導体装置は、高抵抗Ｓｉ基板と、前記高抵抗Ｓｉ基板の上に設けられた窒化物半導体層と、前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、前記ドレイン電極の下において前記高抵抗Ｓｉ基板に設けられ、前記窒化物半導体層と接するＰ型導電層とを備え、前記Ｐ型導電層は、前記ゲート電極及び前記ソース電極の下には設けられていないことを特徴とする。

Claims (7)

  1. Ｓｉ基板と、
    前記Ｓｉ基板の上に設けられた窒化物半導体層と、
    前記窒化物半導体層の上に設けられたゲート電極、ソース電極及びドレイン電極と、
    前記ドレイン電極の下において前記Ｓｉ基板に設けられ、前記窒化物半導体層と接するＰ型導電層とを備えることを特徴とする半導体装置。
  2. 前記Ｐ型導電層は、前記ゲート電極及び前記ソース電極の下には設けられていないことを特徴とする請求項１に記載の半導体装置。
  3. 前記Ｐ型導電層の幅は前記ドレイン電極の幅よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記Ｐ型導電層の幅は前記ドレイン電極の幅よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記Ｐ型導電層は、高濃度層と、前記高濃度層の外側に設けられ前記高濃度層より不純物濃度が低い低濃度層とを有することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記Ｐ型導電層の上において前記窒化物半導体層に空洞が設けられていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記空洞に埋め込まれた前記窒化物半導体層よりも誘電率が低い低誘電率材料を更に備えることを特徴とする請求項６に記載の半導体装置。
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