JP5879805B2 - スイッチング素子及びこれを用いた電源装置 - Google Patents
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Description
(1)普通に入手できる安価な低抵抗Si基板上に、GaN−HEMTを作製すると、ソース電極とドレイン電極間が容量的に結合してしまい(2個のキャパシタが直列に繋がった構造が形成される)、ソース電極とドレイン電極間の容量が大きくなってしまう。
(2)GaN−HEMTからなるスイッチング素子は、従来のSi製縦型電界効果型トランジスタ(FET)からなるスイッチング素子と比較すると、ソース電極及びドレイン電極の両ボンディングパッドが同一面にあるため、スイッチング素子内でボンディングパッドが占める割合が増加し、ボンディングパッド下部の容量の影響が大きくなる。ボンディングパッド下部だけでも数百(典型的には200〜600)pFもの容量となり、従来のSi縦型FETからなるスイッチング素子に比べて一桁高い値となってしまう。
(3)寄生容量によるスイッチングロスは出力によらないので、従来のSi縦型FETからなるスイッチング素子を用いた電源に比べて、GaN−HEMTからなるスイッチング素子を用いた電源は、特に低出力側での効率が大きく下がってしまう。
(4)サファイアのように高抵抗の基板を用いると容量を下げられるが、サファイア基板は高価であり、かつ大面積化が困難である。また、SiO2等の絶縁膜を設けた絶縁性SiC基板はアモルファスであり、GaN膜のエピタキシャル成長ができないという問題がある。
開示のスイッチング素子は、Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型領域とn型領域が接している部分であるpn接合を少なくとも1つ有する。
開示の電源装置は、開示のスイッチング素子を搭載したことを特徴とする。
本発明のスイッチング素子は、Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、好ましくはゲート電極及び窒化物半導体層を有し、更に必要に応じてその他の層を有してなる。
前記Si基板の大きさ、形状、構造等については、特に制限はなく、目的に応じて適宜選択することができる。
前記Si基板としては、その形状、構造、大きさ等については、特に制限はなく、目的に応じて適宜選択することができ、前記形状としては、例えば、平板状などが挙げられ、前記構造としては、単層構造であってもいし、積層構造であってもよく、前記大きさとしては、前記電極の大きさ等に応じて適宜選択することができる。
前記Si基板は、p型及びn型のいずれでもよいが、入手が容易である点から、p型であることが好ましい。
なお、前記Si基板は、表面の清浄化及び密着性向上の点から、酸素プラズマ、UVオゾン、UV照射洗浄等の洗浄処理が行われることが好ましい。
前記Si基板の厚みとしては、特に制限はなく、目的に応じて適宜選択することができ、100μm以上が好ましく、500μm以上がより好ましい。
前記Si基板の厚みが、100μm未満であると、Si基板の撓みにより密着性が低下することがある。
前記Si基板の体積抵抗率は、10Ω・cm〜30Ω・cmが好ましい。
前記ソース電極、及び前記ドレイン電極としては、電流を取り出すための電極であれば、大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。
前記材質としては、例えば、白金、金、銀、ニッケル、クロム、銅、鉄、亜鉛、スズ、タンタル、アルミニウム、インジウム、タングステン等の金属;アンチモンスズ酸化物(ATO)、インジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)、フッ素ドープ酸化スズ(FTO)等の酸化物;導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリスチレンスルホン酸をドープしたポリ(3,4−エチレンジオキシチオフェン)等の導電性高分子;カーボンなどが挙げられる。これらは、1種単独で使用してもよいし、2種以上を併用してもよい。
前記ソース電極、及び前記ドレイン電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
前記ソース電極、及び前記ドレイン電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、20nm〜1μmが好ましく、50nm〜300nmがより好ましい。
前記ソース電極及び前記ドレイン電極は、ゲート絶縁層上に水平方向に対向して配置されている。
前記ゲート電極としては、スイッチング素子の駆動に十分な電流を流すことができるものであれば大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。
前記材質としては、例えば、前記ソース電極、及び前記ドレイン電極の説明において記載した材質と同じ材質などが挙げられる。
前記ゲート電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
前記ゲート電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、20nm〜1μmが好ましく、50nm〜300nmがより好ましい。
本発明においては、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型の領域とn型の領域が接している部分であるpn接合を少なくとも1つ有する。
ここで、前記「ソース電極及び前記ドレイン電極の配置方向と直交する方向」とは、前記ソース電極及び前記ドレイン電極の配置方向(水平方向)と直交する方向であり、高さ方向、厚み方向、重力方向と称することもある。
前記ソース電極及び前記ドレイン電極のいずれか一方のみの電極全体を含むようにpn接合を設けることが好ましいが、前記ソース電極及び前記ドレイン電極のボンディングパッドの下側(重力方向)のみにpn接合を形成しても容量を低減する効果は得られる。
前記ソース電極及びドレイン電極のいずれか一方のみと接している領域とは、電極と直接接していてもよく、他の層を介して接していてもよいが、他の層を介して接するSi基板が好ましい。前記他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ノンドープGaN層、n−AlGaN層、AlN、インテンショナリーアンドープAlGaN層(i−AlGaN層)、インテンショナリーアンドープGaN層(i−GaN層)、インテンショナリーアンドープAlGaN層(i−AlGaN層)、n+−GaN層などが挙げられる。
前記pn接合の数は、p型領域とn型領域の接合界面の数を表し、少なくとも1つが好ましく、ソース電極とドレイン電極間の容量を低減する観点から、2つ以上がより好ましく、2つ〜4つが更に好ましく、4つが特に好ましい。pn接合の数が多すぎると、製造工程数の増加によりコストアップを招くおそれがある。
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、pn接合を複数有することは、例えば、二次イオン質量分析計(SIMS;Secondly Ion Mass Spectroscopy)を用いて、得られる深さ方向濃度プロファイルにより確認することができる。
これは、Si基板をスイッチング素子に対し電気的に絶縁(フローティング)にした場合、スイッチング時の電磁ノイズ等により基板、スイッチング素子間の電位差が不安定になる。基板、スイッチング素子間の電位差が変動するとスイッチング素子の閾値も影響を受ける(基板バイアス効果)ためスイッチング素子の動作も不安定になるためである。
例えば、(1)Si基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも1つのpn接合を有する(図3参照)。
また、(2)Si基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも1つのpn接合を有することが好ましい(図4参照)。
前記pn接合の形成方法としては、特に制限はなく、Si系半導体製造工程におけるダブルウェル又はトリプルウェルの形成方法と同様であり、例えば、図2A〜図2Fに示す以下の方法が挙げられる。なお、図2A〜図2Fでは、ドレイン電極側ボンディングパッド形成位置の重力方向にpn接合を形成する実施形態を示す。
(1)図2Aに示すSi基板1(p型、体積抵抗率10Ω・cm)を用意する。
(2)図2Bに示すようにSi基板1の表面に、熱酸化法により酸化膜(SiO2)21を形成する。
(3)図2Cに示すように、ドレイン電極側ボンディングパッド形成位置に合わせてフォトレジストパターン22を形成する。
(4)図2Dに示すように、イオン注入装置を用いて、ドレイン電極側ボンディングパッド形成位置に、鉛直方向からリン(P)イオンを注入し、注入領域23を形成する(nドープ)。
(5)図2Eに示すように、フォトレジストを除去した後、アニール処理することにより、n領域29が形成される。
(6)図2Fに示すように、同様に、フォトレジストパターンを形成した後、イオン注入装置を用いて、鉛直方向からボロン(B)イオンを注入する(pドープ)。フォトレジストを除去した後、アニール処理することにより、p領域31が形成される。
(7)図示を省略しているが、同様に、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、ドレイン電極側ボンディングパッド形成位置の重力方向に複数のpn接合を形成することができる。
なお、ゲート電極側ボンディングパッド形成位置の重力方向にpn接合を形成する場合も上記図2A〜図2Fに示す方法と同様にして行うことができる。
p型のイオン種としては、例えば、ボロン(B)、インジウム(In)などが挙げられる。
n型のイオン種としては、例えば、リン(P)、ヒ素(As)、アンチモン(Sb)などが挙げられる。
これらの中でも、原子量の増加に伴い注入エネルギーを増加させる必要があり、深い注入が必要な点から、p型のイオン種としてボロン(B)、n型のイオン種としてリン(P)が特に好ましい。
前記Si基板と前記ソース電極及び前記ドレイン電極との間に、窒化物半導体層を少なくとも1層有することが好ましい。
窒化物半導体デバイスとしてのGaN−HEMTでは、窒化物半導体層として、Si基板上に電子走行層となるノンドープのGaN層(i−GaN層)と、SiをドープしたAl組成率が15%程度のAlGaN層(n−AlGaN層)と、n−AlGaN層上にn型不純物がドープされたGaN層(n−GaN層)を有することが好ましい。なお、i−GaN層とn−AlGaN層の間に、ノンドープでAl組成率が15%程度のAlGaN層(i−AlGaN層)を設けてもよい。
これらの窒化物半導体層は、例えば、MOCVD法により形成することができる。
前記GaN−HEMTにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
これらの窒化物半導体層は、例えば、MOCVD法により形成することができる。
前記AlGaN/GaN−HEMTにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
前記その他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、パッシベーション層、中間層、及びキャップ層などが挙げられる。
図3は、本発明のスイッチング素子20の一例を示す概略図であり、この図3のスイッチング素子20は、Si基板1とソース電極8を電気的に接続しており、ソース電極8及びドレイン電極9の配置方向と直交する方向の層中であって、ドレイン電極9とn−AlGaN層25及びノンドープGaN層26を介して接している領域(接しているSi基板1中の領域)に、4つのpn接合24を有しており、3つの空乏層28が形成されている。図3中12はゲート電極、27はn−GaN層、41はゲート絶縁膜を表す。
本発明のスイッチング素子の製造方法としては、上述したpn接合が形成されたSi基板を用いる以外は、従来公知のGaN−HEMT、又はAlGaN/GaN−HEMTからなるスイッチング素子の製造方法と同様である。
ここで、図7A〜図7Eは、AlGaN/GaN−HEMTからなるスイッチング素子の製造方法を工程順に示す概略断面図である。なお、図7A〜図7Eでは、図示を省略しているが、ソース電極及びドレイン電極の配置方向と直交する方向のSi基板1中のドレイン電極と接している領域に(Si基板1のドレイン電極側ボンディングパッド形成位置の重力方向に)pn接合が4つ形成されている。
第2のバッファ層3は、均一組成領域3aと傾斜組成領域3bとの積層構造とされている。均一組成領域3aは、AlGaNのAl組成比率が均一となるように形成されている。傾斜組成領域3bは、第2のバッファ層3の上面に近づくにつれてAlGaNのAl組成比率が徐々に高くなるように形成されている。AlGaNは、Al組成比率が高いほど格子定数は小さくなる。換言すれば、傾斜組成領域3bでは、膜厚方向の任意の二部位において、上部位の格子定数が下部位の格子定数よりも小さい。
詳細には、まず、キャップ層7上にレジストを塗布し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として、例えば、Ti/Alを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にTi/Alを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するTi/Alを除去する。その後、Si基板1を、例えば、窒素雰囲気中において600℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層7上には、ソース電極8及びドレイン電極9が形成される。
詳細には、ソース電極8及びドレイン電極9を覆うように、キャップ層7上に絶縁物、ここではマイクロ波プラズマCVD法(PECVD法)等によりSiN膜を膜厚500nm程度に堆積する。これにより、保護膜となるパッシベーション膜11が形成される。
詳細には、まず、パッシベーション膜11をリソグラフィー及びドライエッチングにより加工する。これにより、キャップ層7の表面の一部を露出させるゲート電極形成用の開口11aが形成される。
詳細には、まず、パッシベーション膜11上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜11の開口11aを露出する開口を有するレジストマスクを形成する。電極材料として、例えば、Ni/Auを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にNi/Auを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するNi/Auを除去する。以上により、パッシベーション膜11上には、ソース電極8とドレイン電極9との間で、開口11aをNi/Auで埋め込みキャップ層7と接続されるゲート電極12が形成される。
本発明の電源装置は、本発明の前記スイッチング素子を搭載してなり、必要に応じてその他の部材を有してなる。
前記電源装置は、変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えており、前記高圧回路はトランジスタを有しており、前記トランジスタとして本発明の前記スイッチング素子を用いている。
<pn接合の形成>
まず、p型(ボロン(B)ドープ、体積抵抗率10Ω・cm)の8インチのSi基板を用意した。
次に、このSi基板を標準洗浄プロセスにより洗浄し、厚み10nmの酸化膜(SiO2)を熱酸化法により形成した後、フォトリソグラフ法によりドレイン電極側ボンディングパッド形成位置に合わせて、厚み20μmのフォトレジストパターンを形成した。
次に、イオン注入装置(SEN社製、SEN−GSD−HE)を用いて、ドレイン電極側ボンディングパッド形成位置に鉛直方向から注入エネルギー3MeVで2e13cm−2、500keVで3e12cm−2のリン(P)イオンを注入した(nドープ)。
次に、フォトレジストパターンを除去した後、窒素雰囲気下、1,000℃で3時間のアニール処理を行い、n領域を作製した。
次に、同様に、フォトレジストパターンを形成した後、イオン注入装置(SEN社製、SEN−GSD−HE)を用いて、鉛直方向から注入エネルギー1MeVで1e12cm−2、500keVで1e12cm−2のボロン(B)イオンを注入した(pドープ)。
次に、フォトレジストパターンを除去した後、RTA(Rapid Thermal Annealing)装置を用いて90℃で30秒間の熱処理を行い、注入したイオン種を活性化させて、p領域を作製した。なお、この熱処理は、後の工程でGaN膜を製膜する際の熱処理で代用することも可能である。
次に、同様にして、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、図3に示すような、ソース電極及びドレイン電極の配置方向と直交する方向のSi基板1中のドレイン電極と接している領域に(Si基板1のドレイン電極側ボンディングパッド形成位置の重力方向に)4つのpn接合を形成した。
作製したPN接合を有するSi基板について、ドレイン電極側ボンディングパッド形成位置の重力方向における二次イオン質量分析計(SIMS;Secondly Ion Mass Spectroscopy、CAMECA社製、IMS−5f)を用いて、深さ方向濃度プロファイルを測定した。結果を図8に示す。
図8の結果から、1×1014個/cm3を接合界面として、ドレイン電極側ボンディングパッド形成位置の重力方向のSi基板中に4つのpn接合が形成されていることが分かった。
作製したpn接合を形成したSi基板を用い、以下のようにして、GaN−HEMTからなるスイッチング素子を作製した。
まず、Si基板上に電子走行層となるノンドープのGaN層(i−GaN層)を厚み1μmに成長形成した。
次に、Siを濃度2×1018/cm3にドープしたAl組成率が15%のAlGaN層(n−AlGaN層)を厚み17nmに成長形成した。
次に、n−AlGaN層上にn型不純物がドープされたGaN層(n−GaN層)を厚み5nmに成長形成した。
次に、Si基板1の裏面に裏面電極を形成し、ワイヤ等の導体によってソース電極に接続した。以上により、図3に示す実施例1のスイッチング素子を作製した。
<電極容量の測定>
電極容量は、インピーダンスアナライザ(Agilent社製、4395A)を用いて測定した。結果を図9に示す。
図9の結果から、実施例1のスイッチング素子によると、pn接合を形成していない以外は実施例1と同じスイッチング素子に比べて、電極の容量を半分に低減できることが分かった。
従来のSi縦型FETからなるスイッチング素子を用いた電源装置(富士通株式会社製改造品)を用意した。
従来のGaN−HEMT(pn接合なし)からなるスイッチング素子を用いた電源装置(富士通株式会社製改造品)を用意した。
特許第4449467号公報に基づいて、ソース電極及びドレイン電極間がpn接合により繋がったGaN−FETからなるスイッチング素子を用いた電源装置を作製した。
図10に電源効率の測定方法について示した。AVR(Automatic Voltage Regulator、菊水電子工業株式会社製、PCR2000M)32と、電子負荷(菊水電子工業株式会社製、PLZ1004W)34とを被測定電源33に接続し、交流200V、50Hz入力、直流12Vを出力として測定を行った。入力電力はパワーメーター35、出力電力は電子負荷34に接続した電流計36と電圧計37にて測定した。結果を図11に示す。
図11の結果から、実施例1は、Si基板内に少なくとも1つのpn接合を設けることにより、基板コストの上昇を最小限に抑えてスイッチングロスを低減できるため、比較例1〜3に比べて電源の効率向上に大きく寄与できることが分かった。
(付記1) Si基板と、該Si基板上に形成されたソース電極及びドレイン電極を有してなり、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、p型領域とn型領域が接している部分であるpn接合を少なくとも1つ有することを特徴とするスイッチング素子。
(付記2) Si基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも1つのpn接合を有する付記1に記載のスイッチング素子。
(付記3) Si基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも1つのpn接合を有する付記1に記載のスイッチング素子。
(付記4) Si基板とソース電極及びドレイン電極との間に、窒化物半導体層を少なくとも1層有する付記1から3のいずれかに記載のスイッチング素子。
(付記5) Si基板内にpn接合を有する付記1から4のいずれかに記載のスイッチング素子。
(付記6) pn接合を2つ以上有する付記1から5のいずれかに記載のスイッチング素子。
(付記7) pn接合を4つ有する付記1から6のいずれかに記載のスイッチング素子。
(付記8) Si基板の体積抵抗率が10Ω・cm〜30Ω・cmである付記1から7のいずれかに記載のスイッチング素子。
(付記9) Si基板がp型である付記1から8のいずれかに記載のスイッチング素子。
(付記10) 付記1から9のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。
2 第1のバッファ層
3 第2のバッファ層
4 電子走行層
5 中間層
6 電子供給層
7 キャップ層
8 ソース電極
9 ドレイン電極
11 パッシベーション膜
12 ゲート電極
20、30、40、50 スイッチング素子
21 酸化膜
22 レジスト
23 注入領域
24 pn接合
25 n−AlGaN層
26 ノンドープGaN層
27 n−GaN層
28 空乏層
29 n領域
31 p領域
32 AVR
33 被測定電源
34 電子負荷
35 パワーメーター
36 電流計
37 電圧計
41 ゲート絶縁膜
Claims (5)
- Si基板と、該Si基板上にノンドープGaN層及びn−AlGaN層とをこの順で有し、前記n−AlGaN層上に形成されたソース電極及びドレイン電極を有し、更に前記ソース電極及び前記ドレイン電極間にn−GaN層を有する高電子移動トランジスタであるスイッチング素子であって、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと、前記ノンドープGaN層及び前記n−AlGaN層を介して接している、前記Si基板中の領域に、p型領域とn型領域が接している部分であり、前記ソース電極及び前記ドレイン電極の配置方向の電気的繋がりを防ぐpn接合を少なくとも1つ有することを特徴とするスイッチング素子(ただし、前記Si基板と前記ソース電極が電気的に接続され、かつ前記Si基板と前記ドレイン電極が電気的に接続される、ことはない。)。 - 前記Si基板と前記ソース電極を電気的に接続し、前記Si基板と前記ドレイン電極を電気的に接続せず、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ドレイン電極と、前記ノンドープGaN層及び前記n−AlGaN層を介して接している、前記Si基板中の領域に、少なくとも1つの前記pn接合を有する請求項1に記載のスイッチング素子。
- 前記Si基板と前記ドレイン電極を電気的に接続し、前記Si基板と前記ソース電極を電気的に接続せず、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極と、前記ノンドープGaN層及び前記n−AlGaN層を介して接している、前記Si基板中の領域に、少なくとも1つの前記pn接合を有する請求項1に記載のスイッチング素子。
- 前記pn接合を2つ以上有する請求項1から3のいずれかに記載のスイッチング素子。
- 請求項1から4のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。
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