KR101501825B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

보호막을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 화합물 반도체 장치를 제공한다. AlGaN/GaNㆍHEMT는, 화합물 반도체 적층 구조(2)와, 화합물 반도체 적층 구조(2) 상에서 소자 영역을 획정하는 소자 분리 구조(4)와, 소자 영역 상에 형성되고, 소자 분리 구조(3) 상에는 비형성인 제1 절연막(3)과, 적어도 소자 분리 구조(4) 상에 형성되고, 제1 절연막(5)보다도 수소 함유량이 많은 제2 절연막(5)과, 화합물 반도체 적층 구조(2)의 소자 영역 상에서 제2 절연막(5)을 개재해서 형성된 게이트 전극(9)을 포함한다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
질화물 반도체는, 높은 포화 전자 속도 및 광대역 갭 등의 특징을 이용하여, 고내압 및 고출력의 반도체 디바이스로의 적용이 검토되고 있다. 예를 들면, 질화물 반도체인 GaN의 밴드갭은 3.4eV이고, Si의 밴드갭(1.1eV) 및 GaAs의 밴드갭(1.4eV)보다도 커서, 높은 파괴 전계 강도를 갖는다. 그 때문에 GaN은, 고전압 동작 또한 고출력을 얻는 전원용의 반도체 디바이스의 재료로서 매우 유망하다.
질화물 반도체를 이용한 디바이스로서는, 전계 효과 트랜지스터, 특히 고전자 이동도 트랜지스터(High Electron Mobility Transistor:HEMT)에 대한 보고가 수많이 이루어져 있다. 예를 들면 GaN계의 HEMT(GaN-HEMT)에서는, GaN을 전자 주행층으로서, AlGaN을 전자 공급층으로서 이용한 AlGaN/GaNㆍHEMT가 주목받고 있다. AlGaN/GaNㆍHEMT에서는, GaN과 AlGaN의 격자 상수차에 기인한 왜곡이 AlGaN에 생긴다. 이에 의해 발생한 피에조 분극 및 AlGaN의 자발 분극에 의해, 고농도의 2차원 전자 가스(2DEG)가 얻어진다. 그 때문에, 고효율의 스위치 소자, 전기 자동차용 등의 고내압 전력 디바이스로서 기대되고 있다.
일본 특허 출원 공개 제2010-219247호 공보
질화물 반도체 디바이스에서는, 질화물 반도체층을 덮도록 절연물을 퇴적하고, 보호막을 형성하는 경우가 많다. 이 보호막을 게이트 절연막으로서 이용하고, 소위 MIS형의 HEMT를 형성하는 경우도 있다. 보호막을 형성하는 경우, 그 형성 후에 고온 어닐링 처리함으로써, 절연막 품질을 향상시킨다.
그런데, 고온 어닐링 처리에 의해, 보호막의 절연막 품질이 향상되는 반면, 질화물 반도체 디바이스에 있어서의 오프 리크 전류가 커진다고 하는 문제가 발견되었다.
도 1은, 보호막을 형성한 AlGaN/GaNㆍHEMT에 있어서의 오프 리크 전류의 드레인 전압과의 관계를 나타내는 특성도이다. 보호막으로서는, 원자층 퇴적법(ALD법)에 의해 산화 알루미늄을 재료로서 형성하였다. 낮은 처리 온도(예를 들면 600℃)의 경우에서는, 오프 리크 전류는 거의 문제가 되지 않는다. 이에 대해서, 보호막의 절연막 품질이 유의하게 향상되는 높은 처리 온도(예를 들면 720℃)의 경우에서는, 드레인 전압의 상승과 함께 오프 리크 전류가 커지는 것을 알 수 있었다.
본 발명은, 상기의 과제를 감안하여 이루어진 것으로, 보호막을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 화합물 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 장치의 일 양태는, 화합물 반도체 영역과, 상기 화합물 반도체 영역 상에서 소자 영역을 획정하는 소자 분리 구조와, 상기 소자 영역 상에 형성되고, 상기 소자 분리 구조 상에는 비형성인 제1 절연막과, 적어도 상기 소자 분리 구조 상에 형성되고, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막을 포함한다.
반도체 장치의 제조 방법의 일 양태는, 화합물 반도체 영역 상에 있어서, 소자 분리 영역을 개구하여 소자 영역을 덮는 제1 절연막을 형성하는 공정과, 상기 소자 분리 영역에 소자 분리 구조를 형성하는 공정과, 적어도 상기 소자 분리 구조를 덮는, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막을 형성하는 공정을 포함한다.
상기의 각 양태에 따르면, 보호막을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 화합물 반도체 장치가 실현된다.
도 1은 보호막을 형성한 AlGaN/GaNㆍHEMT에 있어서 오프 리크 전류의 드레인 전압과의 관계를 나타낸 특성도이다.
도 2는 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 3은 도 2에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 4는 도 3에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 5는 도 4에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 6은 도 5에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 7은 도 6에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 8은 도 7에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 9는 도 8에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 10은 도 9에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 11은 도 10에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 12는 도 11에 이어서, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
도 13은 비교예의 AlGaN/GaNㆍHEMT를 나타내는 개략 단면도이다.
도 14는 비교예에 있어서의 오프 리크 전류의 PDA 온도와의 관계에 대해서 조사한 결과를 나타내는 특성도이다.
도 15는 2DEG 시트 저항값의 PDA 온도와의 관계에 대해서 조사한 결과를 나타내는 특성도이다.
도 16은 보호막 중의 수분 농도의 어닐링 온도와의 관계에 대해서 조사한 결과를 나타내는 특성도이다.
도 17은 실시 형태에 따른 AlGaN/GaNㆍHEMT에 대해서, 오프 리크 전류의 드레인 전압과의 관계에 대해서, 비교예와의 비교에 기초하여 조사한 결과를 나타내는 특성도이다.
도 18은 제1 실시 형태의 변형예에 의한 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 19는 도 18에 이어서, 제1 실시 형태의 변형예에 의한 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 20은 제2 실시 형태에 따른 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 21은 도 20에 이어서, 제2 실시 형태에 따른 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 22는 제2 실시 형태의 변형예에 의한 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 23은 도 22에 이어서, 제2 실시 형태의 변형예에 의한 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다.
도 24는 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 이용한 HEMT칩을 나타내는 개략 평면도이다.
도 25는 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 이용한 HEMT칩의 디스크리트 패키지를 도시하는 개략 평면도이다.
도 26은 제3 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
도 27은 제4 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도이다.
도 28은 제5 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도이다.
이하, 여러 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다. 이하의 여러 실시 형태에서는, 화합물 반도체 장치의 구성에 대해서, 그 제조 방법과 함께 설명한다.
또한, 이하의 도면에 있어서, 도시의 편의상, 상대적으로 정확한 크기 및 두께로 나타내고 있지 않은 구성 부재가 있다.
(제1 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, MIS형의 AlGaN/GaNㆍHEMT를 개시한다.
도 2 내지 도 12는, 제1 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
우선, 도 2에 도시하는 바와 같이, 성장용 기판으로서 예를 들면 Si 기판(1) 위에, 화합물 반도체 영역, 여기서는 화합물 반도체 적층 구조(2)를 형성한다. 성장용 기판으로서는, Si 기판 대신에, SiC 기판, 사파이어 기판, GaAs 기판, GaN 기판 등을 이용해도 좋다. 또한, 기판의 도전성으로서는, 반절연성, 도전성을 불문한다.
화합물 반도체 적층 구조(2)는 핵 형성층(2a), 전자 주행층(2b), 중간층(스페이서층)(2c), 전자 공급층(2d) 및 캡층(2e)을 갖고 구성된다. 캡층(2e)은 3층 구조로 되어 있고, 제1캡(2e1), 제2캡(2e2), 제3캡(2e3)이 순차적으로 적층되어 구성된다.
상세하게는, Si 기판(1) 위에, 예를 들면 유기 금속 기상 성장(MOVPE:Metal Organic Vapor Phase Epitaxy)법에 의해, 이하의 각 화합물 반도체를 성장한다. MOVPE법 대신에, 분자선 에피텍셜(MBE:Molecular Beam Epitaxy)법 등을 이용해도 좋다.
Si 기판(1) 위에, 핵 형성층(2a), 전자 주행층(2b), 중간층(2c), 전자 공급층(2d) 및 캡층(2e)이 되는 각 화합물 반도체를 순차적으로 성장한다. 핵 형성층(2a)은, Si 기판(1) 위에, AlN을 예를 들면 0.1㎛ 정도의 두께로 성장함으로써 형성된다. 전자 주행층(2b)은, i(인텐셔널ㆍ언도프)-GaN을 예를 들면 3㎛ 정도의 두께로 성장함으로써 형성된다. 중간층(2c)은, i-AlGaN을 예로 들면 5㎚ 정도의 두께로 성장함으로써 형성된다. 전자 공급층(2d)은, n-AlGaN을 30㎚ 정도의 두께로 성장함으로써 형성된다. 캡층(2e)은, 제1캡(2e1)으로서 n-GaN을 예로 들면 7㎚ 정도로, 제2캡(2e2)으로서 AlN을 예로 들면 2㎚ 정도로, 제3캡(2e3)으로서 n-GaN을 예로 들면 4㎚ 정도로 성장함으로써 형성된다. 중간층(2c)은 형성하지 않을 경우도 있다. 전자 공급층(2d)은, i-AlGaN을 형성하도록 해도 좋다.
GaN의 성장에는, 원료 가스로서 Ga원인 트리메틸갈륨(TMGa) 가스 및 암모니아(NH3) 가스의 혼합 가스를 이용한다. AlGaN의 성장에는, 원료 가스로서 트리메틸알루미늄(TMAl) 가스, TMGa 가스 및 NH3 가스의 혼합 가스를 이용한다. 성장하는 화합물 반도체층에 따라서, TMAl 가스, TMGa 가스의 공급의 유무 및 유량을 적절히 설정한다. 공통 원료인 NH3 가스의 유량은, 100sccm 내지 10slm 정도로 한다. 또한, 성장 압력은 50Torr 내지 300Torr 정도, 성장 온도는 1000℃ 내지 1200℃ 정도로 한다.
AlGaN, GaN을 n형으로서 성장할 때, 즉 전자 공급층(2d)(n-AlGaN), 제1 및 제3캡(2e1, 2e3)(n-GaN)의 형성에는, n형 불순물을 AlGaN, GaN의 원료 가스에 첨가한다. 여기서는, 예를 들면 Si를 포함하는 예를 들면 실란(SiH4) 가스를 소정의 유량으로 원료 가스에 첨가하고, AlGaN, GaN에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/㎤ 정도 내지 1×1020/㎤ 정도, 예를 들면 5×1018/㎤ 정도로 한다.
형성된 화합물 반도체 적층 구조(2)에서는, 전자 주행층(2b)의 전자 공급층(2d)과의 계면[정확하게는, 중간층(2c)과의 계면. 이하, GaN/AlGaN 계면이라고 기재함]에는, GaN의 격자 상수와 AlGaN의 격자 상수의 차이에 기인한 왜곡에 의한 피에조 분극이 생긴다. 이 피에조 분극의 효과와, 전자 주행층(2b) 및 전자 공급층(2d)의 자발 분극의 효과가 더불어, GaN/AlGaN 계면에 높은 전자 농도의 2차원 전자 가스(2DEG)가 발생한다.
계속해서, 도 3에 도시하는 바와 같이, 게이트 전극의 형성 예정 부위에 리세스(2A)를 형성한다.
상세하게는, 우선, 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 부위에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 주행층(2b)의 표층이 에칭될 때까지, 여기서는 전자 주행층(2b)의 계면에서 발생하는 2DEG를 분단하는 정도의 깊이까지, 화합물 반도체 적층 구조(2)를 드라이 에칭한다. 이에 의해, 화합물 반도체 적층 구조(2)에는, 에칭된 전자 주행층(2b)의 일부가 저면에 노출되는 리세스(2A)가 형성된다. 이와 같이 리세스(2A)를 형성함으로써, 소위 노멀리ㆍ오프의 동작이 가능하게 된다. 드라이 에칭에는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용한다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 4에 도시하는 바와 같이, Al2O3막(3A)을 형성한다.
상세하게는, 리세스(2A)를 매립하도록, 화합물 반도체 적층 구조(2)의 전체면에 예를 들면 산화 알루미늄(Al2O3)을 퇴적한다. Al2O3은, 예를 들면 ALD법에 의해, 300℃ 정도의 처리 온도에서 막 두께 40㎚ 정도로 퇴적된다. Al2O3 대신에, 산화 하프늄(HfO2), 산질화 알루미늄(AlON), 산화 탄탈(Ta2O5) 중으로부터 선택된 적어도 1종을 퇴적하도록 해도 좋다.
이상에 의해, 화합물 반도체 적층 구조(2)의 전체면을 덮는 Al2O3막(3A)이 형성된다.
계속해서, 도 5에 도시하는 바와 같이, Al2O3막(3A)을 고온 어닐링 처리하여, 제1 절연막(3)을 형성한다.
상세하게는, Al2O3막(3A)에, 후술하는 저온 어닐링 처리보다도 높은 700℃ 이상의 처리 온도, 여기서는 850℃에서 1분간의 고온 어닐링 처리를 실시한다. 이 고온 어닐링 처리에 의해, Al2O3막(3A)은 후술하는 제2 절연막보다도 수소 함유량이 적은, 우수한 절연막 품질에 개질된다. 고온 어닐링 처리 후의 Al2O3막(3A)을 제1 절연막(3)으로 한다. 제1 절연막(3)의 수소 함유량은 1％ 이하, 여기서는 0.5％ 정도가 된다. 「수소 함유량」이란, 단위 체적당(1㎤)의 Al 원자의 양에 대한 수소 원자의 양의 비를 의미한다. 승온 이탈 분석법(TDS법)에 의해 평가하면, 제1 절연막(3)의 수소 농도는 5×1019/㎤ 이하, 여기서는 1×1019/㎤ 정도가 된다.
계속해서, 도 6에 도시하는 바와 같이, 제1 절연막(3)에 개구(3a)를 형성한다.
상세하게는, 우선, 제1 절연막(3) 위에 레지스트를 도포하고, 리소그래피에 의해 가공한다. 이상에 의해, 제1 절연막(3)의 소자 분리 영역(소자 분리 구조의 형성 예정 부위)을 노출시키는 개구(10a)를 갖는 레지스트 마스크(10)가 형성된다.
레지스트 마스크(10)를 이용하여, 제1 절연막(3)을 드라이 에칭한다. 에칭 가스에는 예를 들면 SF6을 이용한다. 이에 의해, 제1 절연막(3)의 소자 분리 영역 상의 부분이 제거되고, 제1 절연막(3)에 그 소자 분리 영역을 노출시키는 개구(3a)가 형성된다.
계속해서, 도 7에 도시하는 바와 같이, 소자 분리 구조(4)를 형성한다.
상세하게는, 레지스트 마스크(10)를 재차 이용하여, 화합물 반도체 적층 구조(2)의 소자 분리 영역에, 예를 들면 아르곤(Ar)을 주입한다. 주입 조건은, Ar의 가속 에너지를 40keV 정도, 도즈량을 1×1014/㎠ 정도로 한다. 이에 의해, 화합물 반도체 적층 구조(2) 및 Si 기판(1)의 표층 부분에 소자 분리 구조(4)가 형성된다. 소자 분리 구조(4)에 의해, 화합물 반도체 적층 구조(2) 상에서 소자 영역이 획정된다.
또한, 소자 분리는, 상기의 주입법 대신에, 예를 들면 STI(Shallow Trench Isolation)법 등 기지의 다른 방법을 이용하여 행해도 좋다. 이때, 화합물 반도체 적층 구조(2)의 드라이 에칭에는, 예를 들면 염소계의 에칭 가스를 이용한다.
레지스트 마스크(10)는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 8에 도시하는 바와 같이, Al2O3막(5A)을 형성한다.
상세하게는, 소자 분리 구조(4) 상을 포함하는 화합물 반도체 적층 구조(2)의 전체면에 예를 들면 산화 알루미늄(Al2O3)을 퇴적한다. Al2O3은, 예를 들면 ALD법에 의해, 300℃ 정도의 처리 온도에서 막 두께 20㎚ 정도로 퇴적된다. Al2O3 대신에, 산화 하프늄(HfO2), 산질화 알루미늄(AlON), 산화 탄탈(Ta2O5) 중으로부터 선택된 적어도 1종을, 예를 들면 ALD법에 의해 퇴적하도록 해도 좋다.
이상에 의해, 소자 분리 구조(4) 상을 포함하는 화합물 반도체 적층 구조(2)의 전체면을 덮는 Al2O3막(5A)이 형성된다.
계속해서, 도 9에 도시하는 바와 같이, Al2O3막(5A)을 저온 어닐링 처리하여, 제2 절연막(5)을 형성한다.
상세하게는, Al2O3막(5A)에, 상술한 고온 어닐링 처리보다도 낮은 700℃ 이하의 처리 온도, 여기서는 600℃에서 1분간의 저온 어닐링 처리를 실시한다. 이 저온 어닐링 처리에 의해, Al2O3막(5A)은 상술한 제1 절연막(3)보다도 수소 함유량이 많은 Al2O3이 된다. 저온 어닐링 처리 후의 Al2O3막(5A)을 제2 절연막(5)으로 한다. 제2 절연막(5)의 수소 함유량은, 제1 절연막(3)보다도 많은 1％ 이상, 여기서는 10％ 정도가 된다. 승온 이탈 분석법(TDS법)에 의해 평가하면, 제2 절연막(5)의 수소 농도는 5×1019/㎤ 이상, 여기서는 5×1019/㎤ 정도가 된다.
계속해서, 도 10에 도시하는 바와 같이, 소스 전극(6) 및 드레인 전극(7)을 형성한다.
상세하게는, 우선, 화합물 반도체 적층 구조(2)의 표면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 소스 전극 및 드레인 전극의 각 형성 예정 부위에 상당하는 화합물 반도체 적층 구조(2)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전자 공급층(2d)의 표면이 노출될 때까지, 캡층(2e)을 드라이 에칭한다. 이에 의해, 캡층(2e)에는, 전자 공급층(2d)의 표면의 소스 전극 및 드레인 전극의 각 형성 예정 부위를 노출시키는 전극용 리세스(2B, 2C)가 형성된다. 드라이 에칭에는, Ar 등의 불활성 가스 및 Cl2 등의 염소계 가스를 에칭 가스로서 이용한다. 또한, 전극용 리세스(2B, 2C)는, 캡층(2e)의 도중까지 에칭하여 형성해도, 또한 전자 공급층(2d) 이후의 소정 깊이까지 에칭하여 형성해도 좋다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
다음으로, 소스 전극 및 드레인 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기서는, 증착법 및 리프트 오프법에 적합한 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 화합물 반도체 적층 구조(2) 상에 도포하고, 전극용 리세스(2B, 2C)를 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ta/Al을, 예를 들면 증착법에 의해 전극용 리세스(2B, 2C) 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ta의 두께는 30㎚ 정도, Al의 두께는 200㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ta/Al을 제거한다. 그 후, Si 기판(1)을, 예를 들면 질소 분위기 속에 있어서 400℃ 내지 1000℃ 정도의 온도, 예를 들면 600℃ 정도로 열처리하고, 잔존한 Ta/Al을 전자 공급층(2d)과 오믹 컨택트시킨다. Ta/Al의 전자 공급층(2d)과의 오믹 컨택트가 얻어지는 것이면, 열처리가 불필요한 경우도 있다. 이상에 의해, 캡층(2e)의 전극용 리세스(2B, 2C)를 전극 재료의 일부로 매립하는 소스 전극(6) 및 드레인 전극(7)이 형성된다.
계속해서, 도 11에 도시하는 바와 같이, 게이트 전극의 형성 예정 부위에 전극용 리세스(8)를 형성한다.
상세하게는, 우선, 제2 절연막(5) 위를 포함하는 전체면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 부위에 상당하는 제2 절연막(5)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 제1 절연막(3)이 저부에서 소기의 두께로 잔존하도록, 리세스(2A)에 있어서의 제2 절연막(5) 및 제1 절연막(3)을 드라이 에칭한다. 이에 의해, 리세스(2A)에 있어서의 제1 절연막(3) 및 제2 절연막(5)에는, 저부에서 소기의 두께의 제1 절연막(3)이 잔존하는 전극용 리세스(8)가 형성된다. 이 바닥부의 제1 절연막(3)이 게이트 절연막으로서 기능한다. 드라이 에칭에는, SF6을 에칭 가스로서 이용한다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 12에 도시하는 바와 같이, 게이트 전극(9)을 형성한다.
상세하게는, 우선, 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기서는, 증착법 및 리프트 오프법에 적합한 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 전체면에 도포하고, 전극용 리세스(8)를 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, 전극용 리세스(8)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 전극용 리세스(8) 내를 매립하고, 제2 절연막(5) 위에 돌출되는 게이트 전극(9)이 형성된다. 게이트 전극(9) 아래의 제1 절연막(3)이 게이트 절연막이 된다.
그러한 후, 소스 전극(6), 드레인 전극(7), 게이트 전극(9)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 실시 형태에 따른 MIS형의 AlGaN/GaNㆍHEMT가 형성된다.
여기서, 본 실시 형태에 따른 AlGaN/GaNㆍHEMT가 발휘하는 작용 효과에 대해서, 비교예와의 비교에 기초하여 설명한다.
도 13은, 비교예의 AlGaN/GaNㆍHEMT를 나타내는 개략 단면도이다. 도 13에서는, 본 실시 형태에 따른 AlGaN/GaNㆍHEMT와 마찬가지의 구성 부재 등에 대해서는 동일 부호를 붙인다.
비교예의 AlGaN/GaNㆍHEMT에서는, 본 실시 형태에 있어서의 제1 절연막(3) 및 제2 절연막(5)을 형성하는 대신에, 보호막(15)을 형성한 것이다. 그 밖의 구성에 대해서는 본 실시 형태와 마찬가지이므로, 도 13에서는 도 12와 동일한 부호를 붙이고 있다. 보호막(15)은, 소자 표면을 보호하기 위해, 화합물 반도체 적층 구조(2)의 전체면[소자 분리 구조(4) 상도 포함함]에 형성되어 있다.
보호막(15)을 형성한 비교예에서는, 도 13에 있어서 화살표 A로 나타내는 바와 같이, 소자 분리 구조(4)에 있어서, 인접하는 AlGaN/GaNㆍHEMT에서 드레인 전극(7)과 소스 전극(8) 사이에서 소자 분리 구조(4)에 오프 리크 전류가 흐른다.
본 실시 형태에서는, 오프 리크 전류의 보호막(15)과의 관계에 주목한다. 도 14는, 비교예에 있어서의 오프 리크 전류의 PDA 온도와의 관계에 대해서 조사한 결과를 나타내는 특성도이다. PDA(Post Deposition Anneal) 온도란, 보호막을 형성한 후의 어닐링 처리의 온도를 나타낸다. 도 14에서는, 보호막(15)을 갖는 비교예의 AlGaN/GaNㆍHEMT에 대해서 4종의 샘플을 제작하였다. 이들의 샘플은, ALD법에 의해 Al2O3막을 형성한 후, 600℃, 700℃, 720℃, 750℃ 각각의 처리 온도에서 1분간의 어닐링 처리를 실시하여 형성된 것이다. 각 샘플을 순으로 샘플 1 내지 4로 한다.
도 14와 같이, 샘플 1에서는, 오프 리크 전류는 문제가 되지 않는 정도로 낮은 값을 나타냈다. 이에 대해서, 샘플 2, 3, 4에서는, 오프 리크 전류는 큰 값을 나타냈다. 이와 같이, 오프 리크 전류는 PDA 온도와 명확한 상관이 있는 것이 판명되었다.
도 14의 결과를 근거로 하여, 비교예의 AlGaN/GaNㆍHEMT에 있어서 발생하는 2DEG량의 PDA 온도와의 관계에 대해서 조사하였다. 2DEG량은, 시트 저항값이 낮을수록, 그 발생량은 많다.
도 15는, 2DEG 시트 저항값의 PDA 온도와의 관계에 대해서 조사한 결과를 나타내는 특성도이다. 도면 중의 파선은, 화합물 반도체 적층 구조(2)를 에피택셜 성장한 단계에 있어서의 2DEG 시트 저항값을 나타낸다. 도 15에서는, 보호막(15)을 갖는 비교예의 AlGaN/GaNㆍHEMT에 대해서 4종의 샘플을 제작하였다. 이들의 샘플은, ALD법에 의해 Al2O3막을 형성한 후, 600℃, 700℃, 750℃, 800℃ 각각의 처리 온도에서 1분간의 어닐링 처리를 실시하여 형성된 것이다. 각 샘플을 순으로 샘플 1 내지 4로 한다.
도 15와 같이, 샘플 1에서는, 2DEG 시트 저항값은 화합물 반도체 적층 구조(2)의 성장시에 가까운 값을 나타내고, 2DEG량이 소기의 값에 가까운 것을 나타내고 있다. 이에 대해서, 샘플 2, 3, 4에서는, 2DEG 시트 저항값은 낮고, 2DEG량이 소기의 값보다도 많은 것을 나타내고 있다. 이와 같이 700℃ 이상의 처리 온도에서 보호막을 어닐링 처리하면 2DEG량이 증가하는 것은, 고온 어닐링 처리에 의해, 소자 분리 구조의 표면에 있어서의 에너지 밴드가 저하되기 때문이라고 생각된다.
도 15의 결과에 기초하여, 소자 분리 구조의 표면에 있어서의 에너지 밴드 저하가, 어닐링 처리에 의한 보호막 중의 수소 함유량(수분 함유량)의 변화에 기인한다고 추찰하고, 보호막 중의 수분 농도의 어닐링 온도와의 관계에 대해서 조사하였다. 그 결과를 도 16에 도시한다. 도시한 바와 같이, 어닐링 처리를 실시하지 않는 보호막의 수분 함유량에 대해서, 어닐링 처리의 온도를 높게 할수록 수분 함유량이 감소하고, 어닐링 처리의 온도를 700℃ 및 800℃로 한 경우에서는, 보호막 중의 수분은 완전하게 제거된다.
본 실시 형태에서는, 상술한 바와 같이, 소자 영역 상에는, 절연막 품질이 높은, 즉 고온 어닐링 처리를 실시한 제1 절연막(3)을 보호막으로서 형성한다. 그 한편, 소자 분리 구조(4) 상에는, 제1 절연막(3)을 형성하지 않고, 그 대신에 제1 절연막(2)보다도 수소 함유량이 많은, 즉 저온 어닐링 처리를 실시한 제2 절연막(5)을 형성한다.
본 실시 형태에 따른 AlGaN/GaNㆍHEMT에 대해서, 오프 리크 전류의 드레인 전압과의 관계에 대해서, 비교예와의 비교에 기초하여 조사하였다. 측정 결과를 도 17에 도시한다. 도 17에서는, 비교예는, 도 13에서 보호막(15)을 700℃에서 고온 어닐링 처리하여 형성해서 이루어지는 AlGaN/GaNㆍHEMT이다. 도시한 바와 같이, 비교예에서는, 오프 리크 전류는 드레인 전압이 0V 내지 400V의 전체 측정 범위에 걸쳐서 비싼 값을 나타내고, 드레인 전압이 증대할수록 증가를 나타냈다. 이에 대해서 본 실시 형태에서는, 오프 리크 전류는 드레인 전압이 0V 내지 400V의 전체 측정 범위에 걸쳐서 거의 변화가 없는 낮은 값을 나타냈다. 본 실시 형태에서는, 소자 영역의 보호막인 제1 절연막(3)은 수소를 함유하지 않으므로, 안정된 트랜지스터 동작을 나타내지만, 소자 분리 구조(4)로 표면 리크 패스가 형성되지 않고, 오프 리크 전류가 대폭 개선되는 것을 알 수 있었다. 본 실시 형태에 따른 AlGaN/GaNㆍHEMT에서는, 오프 리크 전류의 개선에 의해, 트랜지스터 신뢰성도 향상되고, 400V의 드레인 전압에서 200℃의 고온 통전에 있어서 1×106 시간의 평균 수명이 확인되었다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 게이트 절연막으로서도 기능하는 보호막[제1 절연막(3)]을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 MIS형의 AlGaN/GaNㆍHEMT가 실현된다.
상기에서는, 제1 및 제2 절연막으로서 Al2O3을 퇴적하는 경우를 예시하였다. 제1 및 제2 절연막으로서 Al2O3 대신에 HfO2를 형성하는 경우에는, 예를 들면 이하와 같이 한다. 원자층 피착(ALD)법 등에 의해 HfO2막을 형성하고, 이 HfO2막에 700℃에서 1분간의 고온 어닐링 처리를 실시하여 제1 절연막을 형성한다. 마찬가지로, ALD법 등에 의해 HfO2막을 형성하고, 이 HfO2막에 500℃에서 1분간의 저온 어닐링 처리를 실시하여 제2 절연막을 형성한다.
제1 및 제2 절연막으로서 Al2O3 대신에 AlON을 형성하는 경우에는, 예를 들면 이하와 같이 한다. ALD법 등에 의해 AlON막을 형성하고, 이 AlON막에 750℃에서 1분간의 고온 어닐링 처리를 실시하여 제1 절연막을 형성한다. 마찬가지로, ALD법 등에 의해 AlON막을 형성하고, 이 AlON막에 600℃에서 1분간의 저온 어닐링 처리를 실시하여 제2 절연막을 형성한다. AlON으로 이루어지는 제1 및 제2 절연막을 갖는 AlGaN/GaNㆍHEMT에서는, Al2O3으로 이루어지는 제1 및 제2 절연막을 갖는 AlGaN/GaNㆍHEMT와 마찬가지로 낮은 오프 리크 전류를 나타내지만, 높은 온 전류를 실현할 수 있었다(도 13의 비교예의 1.5배 정도). 이것은, AlON으로 이루어지는 제1 및 제2 절연막이 트랩이 적은 막으로 형성되어, 전자를 트랩하는 깊은 준위가 감소되었기 때문이다. 이와 같이, 온 저항 상승을 억제하는 부차적 효과도 확인되었다.
제1 및 제2 절연막으로서 Al2O3 대신에 Ta2O5를 형성하는 경우에는, 예를 들면 이하와 같이 한다. 스퍼터법 등에 의해 Ta2O5막을 형성하고, 이 Ta2O5막에 600℃에서 1분간의 고온 어닐링 처리를 실시하여 제1 절연막을 형성한다. 마찬가지로, 스퍼터법 등에 의해 Ta2O5막을 형성하고, 이 Ta2O5막에 300℃에서 1분간의 저온 어닐링 처리를 실시하여 제2 절연막을 형성한다.
(변형예)
여기서, 본 실시 형태의 변형예에 대해서 설명한다. 본 실시 형태에서는, 제조 프로세스의 공정 삭감을 고려하여, 소자 영역 상의 제2 절연막(5)을 잔존시켰지만, 이 소자 영역 상의 제2 절연막(5)을 제거해도 좋다.
도 18 및 도 19는, 제1 실시 형태의 변형예에 의한 MIS형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다. 또한, 제1 실시 형태와 마찬가지의 구성 부재 등에 대해서는, 동일 부호를 붙여서 상세한 설명을 생략한다.
본 변형예에서는, 우선 제1 실시 형태와 마찬가지로, 도 2 내지 도 9의 여러 공정을 실행한다.
계속해서, 도 18에 도시하는 바와 같이, 소자 영역 상의 제2 절연막(5)을 제거한다.
상세하게는, 리소그래피에 의해, 제2 절연막(5)의 소자 분리 구조(4) 상의 부분만을 덮는 레지스트 마스크를 형성한다. 이 레지스트 마스크를 이용하여 제2 절연막(5)을, 소정의 에칭액을 이용하여 웨트 에칭한다. 이상에 의해, 소자 영역 상의 제2 절연막(5)이 제거되고, 제2 절연막(5)은 소자 분리 구조(4) 상에만 잔존한다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
그 후, 도 19에 도시하는 바와 같이, 제1 실시 형태와 마찬가지로, 도 10 내지 도 12의 여러 공정을 실행하고, 소스 전극(6), 드레인 전극(7), 게이트 전극(9)을 형성한다.
그러한 후, 소스 전극(6), 드레인 전극(7), 게이트 전극(9)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 변형예에 의한 MIS형의 AlGaN/GaNㆍHEMT가 형성된다.
본 변형예에 따르면, 게이트 절연막으로서도 기능하는 보호막[제1 절연막(3)]을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 MIS형의 AlGaN/GaNㆍHEMT가 실현된다.
(제2 실시 형태)
본 실시 형태에서는, 화합물 반도체 장치로서, 쇼트키형의 AlGaN/GaNㆍHEMT를 개시한다.
도 20 및 도 21은, 제2 실시 형태에 따른 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다. 또한, 제1 실시 형태와 마찬가지의 구성 부재 등에 대해서는, 동일 부호를 붙여서 상세한 설명을 생략한다.
본 실시 형태에서는, 우선 제1 실시 형태와 마찬가지로, 도 2 내지 도 10의 여러 공정을 실행한다.
계속해서, 도 20에 도시하는 바와 같이, 게이트 전극의 형성 예정 부위에 전극용 리세스(11)를 형성한다.
상세하게는, 우선, 제2 절연막(5) 위를 포함하는 전체면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 부위에 상당하는 제2 절연막(5)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 리세스(2A)의 저면의 전자 주행층(2b)이 노출될 때까지, 리세스(2A)에 있어서의 제2 절연막(5) 및 제1 절연막(3)을 드라이 에칭한다. 이에 의해, 리세스(2A)에 있어서의 제1 절연막(3) 및 제2 절연막(5)에는, 저부에서 전자 주행층(2b)이 노출되는 전극용 리세스(11)가 형성된다. 드라이 에칭에는, Cl2를 에칭 가스로서 이용한다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 21에 도시하는 바와 같이, 게이트 전극(12)을 형성한다.
상세하게는, 우선, 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기서는, 증착법 및 리프트 오프법에 적합한 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 전체면에 도포하고, 전극용 리세스(11)를 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, 전극용 리세스(11)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 전극용 리세스(11) 내를 매립하고, 제2 절연막(5) 위에 돌출되는 게이트 전극(12)이 형성된다. 게이트 전극(12)은, 전자 주행층(2b)과 쇼트키 접촉한다.
그러한 후, 소스 전극(6), 드레인 전극(7), 게이트 전극(12)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 실시 형태에 따른 쇼트키형의 AlGaN/GaNㆍHEMT가 형성된다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 화합물 반도체 적층 구조(2)의 보호막인 제1 절연막(3)을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 쇼트키형의 AlGaN/GaNㆍHEMT가 실현된다.
(변형예)
여기서, 본 실시 형태의 변형예에 대해서 설명한다. 본 실시 형태에서는, 전극용 리세스(11)의 형성에 앞서서 전극용 리세스(2A)를 형성하고, 화합물 반도체 적층 구조(2)의 보호막이 되는 제1 절연막(3)을 매립하는 구성을 채용하였지만, 전극용 리세스(2A)를 형성하지 않게 해도 좋다.
도 22 및 도 23은, 제2 실시 형태의 변형예에 의한 쇼트키형의 AlGaN/GaNㆍHEMT의 제조 방법의 주요 공정을 도시하는 개략 단면도이다. 또한, 제1 및 제2 실시 형태와 마찬가지의 구성 부재 등에 대해서는, 동일 부호를 붙여서 상세한 설명을 생략한다.
본 변형예에서는, 우선 제1 실시 형태와 마찬가지로, 도 2의 공정 후, 도 3의 공정을 행하지 않고, 도 4 내지 도 10의 여러 공정을 실행한다.
계속해서, 도 22에 도시하는 바와 같이, 게이트 전극의 형성 예정 부위에 전극용 리세스(13)를 형성한다.
상세하게는, 우선, 제2 절연막(5) 위를 포함하는 전체면에 레지스트를 도포한다. 레지스트를 리소그래피에 의해 가공하고, 레지스트에, 게이트 전극의 형성 예정 부위에 상당하는 제2 절연막(5)의 표면을 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 화합물 반도체 적층 구조(2)의 표면[캡층(2e)의 표면]이 노출될 때까지, 제2 절연막(5) 및 제1 절연막(3)을 드라이 에칭한다. 이에 의해, 제1 절연막(3) 및 제2 절연막(5)에는, 저부에서 캡층(2e)의 표면이 노출되는 전극용 리세스(13)가 형성된다. 드라이 에칭에는, SF6을 에칭 가스로서 이용한다.
레지스트 마스크는, 웨트 처리 또는 애싱 처리 등에 의해 제거된다.
계속해서, 도 23에 도시하는 바와 같이, 게이트 전극(14)을 형성한다.
상세하게는, 우선, 게이트 전극을 형성하기 위한 레지스트 마스크를 형성한다. 여기서는, 증착법 및 리프트 오프법에 적합한 예를 들면 차양 구조 2층 레지스트를 이용한다. 이 레지스트를 전체면에 도포하고, 전극용 리세스(13)를 노출시키는 개구를 형성한다. 이상에 의해, 그 개구를 갖는 레지스트 마스크가 형성된다.
이 레지스트 마스크를 이용하여, 전극 재료로서, 예를 들면 Ni/Au를, 예를 들면 증착법에 의해, 전극용 리세스(11)를 노출시키는 개구 내를 포함하는 레지스트 마스크 위에 퇴적한다. Ni의 두께는 30㎚ 정도, Au의 두께는 400㎚ 정도로 한다. 리프트 오프법에 의해, 레지스트 마스크 및 그 위에 퇴적한 Ni/Au를 제거한다. 이상에 의해, 전극용 리세스(13) 내를 매립하고, 제2 절연막(5) 위에 돌출되는 게이트 전극(14)이 형성된다. 게이트 전극(14)은, 캡층(2e)과 쇼트키 접촉한다.
그러한 후, 소스 전극(6), 드레인 전극(7), 게이트 전극(14)과 접속되는 배선의 형성 등의 여러 공정을 거쳐, 본 변형예에 의한 쇼트키형의 AlGaN/GaNㆍHEMT가 형성된다.
이상 설명한 바와 같이, 본 변형예에 따르면, 화합물 반도체 적층 구조(2)의 보호막인 제1 절연막(3)을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 쇼트키형의 AlGaN/GaNㆍHEMT가 실현된다.
제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT는, 소위 디스크리트 패키지에 적용된다.
이 디스크리트 패키지에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT의 칩이 탑재된다. 이하, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT의 칩(이하, HEMT칩이라고 함)의 디스크리트 패키지에 대해서 예시한다.
HEMT칩의 개략 구성을 도 24에 도시한다.
HEMT칩(100)에서는, 그 표면에, 상술한 AlGaN/GaNㆍHEMT의 트랜지스터 영역(101)과, 드레인 전극이 접속된 드레인 패드(102)와, 게이트 전극이 접속된 게이트 패드(103)와, 소스 전극이 접속된 소스 패드(104)가 설치되어 있다.
도 25는, 디스크리트 패키지를 도시하는 개략 평면도이다.
디스크리트 패키지를 제작하기 위해서는, 우선, HEMT칩(100)을, 땜납 등의 다이 어태치제(111)를 이용하여 리드 프레임(112)에 고정한다. 리드 프레임(112)에는 드레인 리드(112a)가 일체 형성되어 있고, 게이트 리드(112b) 및 소스 리드(112c)가 리드 프레임(112)과 별도의 부재로서 이격되어 배치된다.
계속해서, Al 와이어(113)를 이용한 본딩에 의해, 드레인 패드(102)와 드레인 리드(112a), 게이트 패드(103)와 게이트 리드(112b), 소스 패드(104)와 소스 리드(112c)를 각각 전기적으로 접속한다.
그 후, 몰드 수지(114)를 이용하여, 트랜스퍼 몰드법에 의해 HEMT칩(100)을 수지 밀봉하고, 리드 프레임(112)을 분리한다. 이상에 의해, 디스크리트 패키지가 형성된다.
(제3 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 구비한 PFC(Power Factor Correction) 회로를 개시한다.
도 26은, PFC 회로를 도시하는 결선도이다.
PFC 회로(20)는, 스위치 소자(트랜지스터)(21)와, 다이오드(22)와, 초크 코일(23)과, 컨덴서(24, 25)와, 다이오드 브릿지(26)와, 교류 전원(AC)(27)을 구비하여 구성된다. 스위치 소자(21)에, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT가 적용된다.
PFC 회로(20)에서는, 스위치 소자(21)의 드레인 전극과, 다이오드(22)의 애노드 단자 및 초크 코일(23)의 일단자가 접속된다. 스위치 소자(21)의 소스 전극과, 컨덴서(24)의 일단자 및 컨덴서(25)의 일단자가 접속된다. 컨덴서(24)의 타단자와 초크 코일(23)의 타단자가 접속된다. 컨덴서(25)의 타단자와 다이오드(22)의 캐소드 단자가 접속된다. 컨덴서(24)의 양쪽 단자간에는, 다이오드 브릿지(26)를 통해서 AC(27)가 접속된다. 컨덴서(25)의 양쪽 단자간에는, 직류 전원(DC)이 접속된다. 또한, 스위치 소자(21)에는 도시되지 않은 PFC 컨트롤러가 접속된다.
PFC 회로(30)에 대해서, 도 13에 도시하는 비교예의 AlGaN/GaNㆍHEMT를 구비한 PFC 회로와의 비교에 기초하여, 그 동작 효율에 대해서 조사하였다. 비교예의 PFC 회로 및 PFC 회로(30)에 대해서, 입력 전압을 200V, 출력 전압을 48V로서, 100㎑로 동작시켰다. 그 결과, 비교예의 PFC 회로에서는 효율이 95％ 정도였다. 이에 대하여 PFC 회로(30)에서는, 효율이 97.5％ 정도이고, 손실이 반감되는 것이 확인되었다.
본 실시 형태에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 PFC 회로(20)에 적용한다. 이에 의해, 신뢰성이 높은 PFC 회로(30)가 실현된다.
(제4 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 구비한 전원 장치를 개시한다.
도 27은, 제4 실시 형태에 따른 전원 장치의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 전원 장치는, 고압의 1차측 회로(31) 및 저압의 2차측 회로(32)와, 1차측 회로(31)와 2차측 회로(32) 사이에 배설되는 트랜스포머(33)를 구비하여 구성된다.
1차측 회로(31)는, 제3 실시 형태에 따른 PFC 회로(20)와, PFC 회로(20)의 컨덴서(25)의 양쪽 단자간에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(30)를 갖고 있다. 풀 브릿지 인버터 회로(30)는, 복수(여기서는 4개)의 스위치 소자(34a, 34b, 34c, 34d)를 구비하여 구성된다.
2차측 회로(32)는, 복수(여기서는 3개)의 스위치 소자(35a, 35b, 35c)를 구비하여 구성된다.
본 실시 형태에서는, 1차측 회로(31)를 구성하는 PFC 회로가 제3 실시 형태에 따른 PFC 회로(20)임과 함께, 풀 브릿지 인버터 회로(30)의 스위치 소자(34a, 34b, 34c, 34d)가, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT로 되어 있다. 한편, 2차측 회로(32)의 스위치 소자(35a, 35b, 35c)는, 실리콘을 이용한 통상적인 MISㆍFET로 되어 있다.
본 실시 형태에서는, 제3 실시 형태에 따른 PFC 회로(20)와, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를, 고압 회로인 1차측 회로(31)에 적용한다. 이에 의해, 신뢰성이 높은 대전력의 전원 장치가 실현된다.
(제5 실시 형태)
본 실시 형태에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 구비한 고주파 증폭기를 개시한다.
도 28은, 제5 실시 형태에 따른 고주파 증폭기의 개략 구성을 도시하는 결선도이다.
본 실시 형태에 따른 고주파 증폭기는, 디지털ㆍ프리 디스토션 회로(41)와, 믹서(42a, 42b)와, 파워 앰프(43)를 구비하여 구성된다.
디지털ㆍ프리 디스토션 회로(41)는 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(42a)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 앰프(43)는 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 및 제2 실시 형태, 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 갖고 있다. 또한 도 28에서는, 예를 들면 스위치의 절환에 의해, 출력측의 신호를 믹서(42b)로 교류 신호와 믹싱하여 디지털ㆍ프리 디스토션 회로(41)에 송출할 수 있는 구성으로 되어 있다.
본 실시 형태에서는, 제1, 제2 실시 형태 및 이들의 변형예 중으로부터 선택된 1종에 의한 AlGaN/GaNㆍHEMT를 고주파 증폭기에 적용한다. 이에 의해, 신뢰성이 높은 고내압의 고주파 증폭기가 실현된다.
(다른 실시 형태)
제1, 제2 실시 형태 및 이들의 변형예에서는, 화합물 반도체 장치로서 AlGaN/GaNㆍHEMT를 예시하였다. 화합물 반도체 장치로서는, AlGaN/GaNㆍHEMT 이외에도, 이하와 같은 HEMT에 적용할 수 있다.
ㆍ그 밖의 장치예 1
본 예에서는, 화합물 반도체 장치로서, InAlN/GaNㆍHEMT를 개시한다.
InAlN과 GaN은, 조성에 의해 격자 상수를 가깝게 하는 것이 가능한 화합물 반도체이다. 이 경우, 상기한 제1, 제2 실시 형태 및 이들의 변형예에서는, 전자 주행층이 i-GaN, 중간층이 AlN, 전자 공급층이 n-InAlN, 캡층의 제1 및 제3캡이 n-GaN으로 형성된다. 또한, 이 경우의 피에조 분극이 거의 발생하지 않으므로, 2차원 전자 가스는 주로 InAlN의 자발 분극에 의해 발생한다.
본 예에 따르면, 상술한 AlGaN/GaNㆍHEMT와 마찬가지로, 보호막(제1 절연막)을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 InAlN/GaNㆍHEMT가 실현된다.
ㆍ그 다른 장치예 2
본 예에서는, 화합물 반도체 장치로서, InAlGaN/GaNㆍHEMT를 개시한다.
GaN과 InAlGaN은, 후자의 쪽이 전자보다도 조성에 의해 격자 상수를 작게 할 수 있는 화합물 반도체이다. 이 경우, 상기한 제1, 제2 실시 형태 및 이들의 변형예에서는, 전자 주행층이 i-GaN, 중간층이 i-InAlGaN, 전자 공급층이 n-InAlGaN, 캡층의 제1 및 제3캡이 n-GaN으로 형성된다.
본 예에 따르면, 상술한 AlGaN/GaNㆍHEMT와 마찬가지로, 보호막(제1 절연막)을 우수한 절연막 품질로 형성하지만, 오프 리크 전류의 발생을 확실하게 억지해서 전원 오프시의 손실을 억제하는 것을 가능하게 하는, 신뢰성이 높은 InAlGaN/GaNㆍHEMT가 실현된다.
이하, 화합물 반도체 장치 및 그 제조 방법 및 전원 장치 및 고주파 증폭기의 여러 양태를 부기로서 통합하여 기재한다.
(부기 1) 화합물 반도체 영역과,
상기 화합물 반도체 영역 상에서 소자 영역을 획정하는 소자 분리 구조와,
상기 소자 영역 상에 형성되고, 상기 소자 분리 구조 상에는 비형성인 제1 절연막과,
적어도 상기 소자 분리 구조 상에 형성되고, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막
을 포함하는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2) 상기 제1 절연막의 수소 함유량은 1％ 이하이고, 상기 제2 절연막의 수소 함유량은 1％ 이상인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3) 상기 제1 절연막 및 상기 제2 절연막은, 산화 알루미늄, 산화 하프늄, 산질화 알루미늄, 산화 탄탈 중으로부터 선택된 적어도 1종을 재료로 하는 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치.
(부기 4) 상기 소자 영역에 있어서, 적어도 일부가 상기 제1 절연막 위에 형성된 전극을 더 포함하는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5) 상기 전극은, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역의 상방에, 상기 제1 절연막을 개재하여 형성되는 것을 특징으로 하는 부기 4에 기재된 화합물 반도체 장치.
(부기 6) 상기 전극은, 상기 제1 절연막에 형성된 개구를 통해서, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역과 접촉하는 것을 특징으로 하는 부기 4에 기재된 화합물 반도체 장치.
(부기 7) 화합물 반도체 영역 상에 있어서, 소자 분리 영역을 개구하여 소자 영역을 덮는 제1 절연막을 형성하는 공정과,
상기 소자 분리 영역에 소자 분리 구조를 형성하는 공정과,
적어도 상기 소자 분리 구조를 덮는, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막을 형성하는 공정
을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 8) 상기 제1 절연막은, 700℃ 이상의 온도에서 어닐링 처리되고, 상기 제2 절연막보다도 적은 수소 함유량으로 조절되는 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치의 제조 방법.
(부기 9) 상기 제2 절연막은, 700℃ 이하의 온도에서 어닐링 처리되고, 상기 제1 절연막보다도 많은 수소 함유량으로 조절되는 것을 특징으로 하는 부기 7 또는 8에 기재된 화합물 반도체 장치의 제조 방법.
(부기 10) 상기 제1 절연막의 수소 함유량은 1％ 이하이고, 상기 제2 절연막의 수소 함유량은 1％ 이상인 것을 특징으로 하는 부기 7 내지 9 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 11) 상기 제1 절연막 및 상기 제2 절연막은, 산화 알루미늄, 산화 하프늄, 산질화 알루미늄, 산화 탄탈 중으로부터 선택된 적어도 1종을 재료로 하는 것을 특징으로 하는 부기 7 내지 10 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 12) 상기 소자 영역에 있어서, 적어도 일부가 상기 제1 절연막 위에 존재하는 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기 7 내지 11 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13) 상기 전극은, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역의 상방에, 상기 제1 절연막을 개재하여 형성되는 것을 특징으로 하는 부기 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14) 상기 전극은, 상기 제1 절연막에 형성된 개구를 통해서, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역과 접촉하는 것을 특징으로 하는 부기 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15) 변압기와, 상기 변압기를 사이에 두고 고압 회로 및 저압 회로를 구비한 전원 장치로서,
상기 고압 회로는 트랜지스터를 갖고 있고,
상기 트랜지스터는,
화합물 반도체 영역과,
상기 화합물 반도체 영역 상에서 소자 영역을 획정하는 소자 분리 구조와,
상기 소자 영역 상에 형성되고, 상기 소자 분리 구조 상에는 비형성인 제1 절연막과,
적어도 상기 소자 분리 구조 상에 형성되고, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막
을 포함하는 것을 특징으로 하는 전원 장치.
(부기 16) 입력한 고주파 전압을 증폭시켜 출력하는 고주파 증폭기로서,
트랜지스터를 갖고 있고,
상기 트랜지스터는,
화합물 반도체 영역과,
상기 화합물 반도체 영역 상에서 소자 영역을 획정하는 소자 분리 구조와,
상기 소자 영역 상에 형성되고, 상기 소자 분리 구조 상에는 비형성인 제1 절연막과,
적어도 상기 소자 분리 구조 상에 형성되고, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막
을 포함하는 것을 특징으로 하는 고주파 증폭기.
1 : Si 기판
2 : 화합물 반도체 적층 구조
2a : 핵 형성층
2b : 전자 주행층
2c : 중간층
2d : 전자 공급층
2e : 캡층
2e1 : 제1캡
2e2 : 제2캡
2e3 : 제3캡
2A : 리세스
2B, 2C, 8, 11, 13 : 전극용 리세스
3 : 제1 절연막
3A, 5A : Al2O3막
3a, 10a : 개구
4 : 소자 분리 구조
5 : 제2 절연막
6 : 소스 전극
7 : 드레인 전극
9, 12, 14 : 게이트 전극
10 : 레지스트 마스크
15 : 보호막
20 : PFC 회로
21, 34a, 34b, 34c, 34d, 35a, 35b, 35c : 스위치 소자
22 : 다이오드
23 : 초크 코일
24, 25 : 컨덴서
26 : 다이오드 브릿지
30 : 풀 브릿지 인버터 회로
31 : 1차측 회로
32 : 2차측 회로
33 : 트랜스포머
41 : 디지털ㆍ프리 디스토션 회로
42a, 42b : 믹서
43 : 파워 앰프
100 : HEMT칩
101 : 트랜지스터 영역
102 : 드레인 패드
103 : 게이트 패드
104 : 소스 패드
111 : 다이 어태치제
112 : 리드 프레임
112a : 드레인 리드
112b : 게이트 리드
112c : 소스 리드
113 : Al 와이어
114 : 몰드 수지

Claims (10)

  1. 화합물 반도체 영역과,
    상기 화합물 반도체 영역 상에서 소자 영역을 획정하는 소자 분리 구조와,
    상기 소자 영역 상에 형성되고, 상기 소자 분리 구조 상에는 비형성인 제1 절연막과,
    적어도 상기 소자 분리 구조 상에 형성되고, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막
    을 포함하고,
    상기 제2 절연막은, 상기 소자 분리 구조와 다른 절연 재료로 형성되어 있고, 상기 소자 분리 구조의 최상면을 덮도록 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 절연막의 수소 함유량은 1％ 이하이고, 상기 제2 절연막의 수소 함유량은 1％ 이상인 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은, 산화 알루미늄, 산화 하프늄, 산질화 알루미늄, 산화 탄탈 중으로부터 선택된 적어도 1종을 재료로 하는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 소자 영역에 있어서, 적어도 일부가 상기 제1 절연막 위에 형성된 전극을 더 포함하는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제4항에 있어서,
    상기 전극은, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역의 상방에, 상기 제1 절연막을 개재하여 형성되는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제4항에 있어서,
    상기 전극은, 상기 제1 절연막에 형성된 개구를 통해서, 상기 소자 영역에 있어서의 상기 화합물 반도체 영역과 접촉하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 화합물 반도체 영역 상에 있어서, 소자 분리 영역을 개구하여 소자 영역을 덮는 제1 절연막을 형성하는 공정과,
    상기 소자 분리 영역에 소자 분리 구조를 형성하는 공정과,
    적어도 상기 소자 분리 구조를 덮는, 상기 제1 절연막보다도 수소 함유량이 많은 제2 절연막을 형성하는 공정
    을 포함하고,
    상기 제2 절연막은, 상기 소자 분리 구조와 다른 절연 재료로 형성되어 있고, 상기 소자 분리 구조의 최상면을 덮도록 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 절연막은, 700℃ 이상의 온도에서 어닐링 처리되고, 상기 제2 절연막보다도 적은 수소 함유량으로 조절되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제2 절연막은, 700℃ 이하의 온도에서 어닐링 처리되고, 상기 제1 절연막보다도 많은 수소 함유량으로 조절되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 제1 절연막의 수소 함유량은 1％ 이하이고, 상기 제2 절연막의 수소 함유량은 1％ 이상인 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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