KR101304828B1 - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

화합물 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

내압을 보다 향상시킬 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다. 화합물 반도체 장치의 일 양태에는, 기판(1)과, 기판(1)의 상방에 형성된 화합물 반도체 적층 구조(7)와, 기판(1)과 화합물 반도체 적층 구조(8) 사이에 형성된 비정질성 절연막(2)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 기판 상방에 GaN층 및 AlGaN층을 순차적으로 형성하고, GaN층을 전자 주행층으로서 이용하는 전자 디바이스(화합물 반도체 장치)의 개발이 활발하다. 이러한 화합물 반도체 장치 중 하나로서, GaN계의 고전자 이동도 트랜지스터(HEMT; high electron mobility transistor)를 들 수 있다. GaN계 HEMT에서는, AlGaN과 GaN의 헤테로 접합 계면에 발생하는 고농도의 2차원 전자 가스(2DEG)가 이용되고 있다.
GaN의 밴드갭은 3.4eV이며, Si의 밴드갭(1.1eV) 및 GaAs의 밴드갭(1.4eV)보다도 크다. 즉, GaN은 높은 파괴 전계 강도를 갖는다. 또한, GaN은 큰 포화 전자 속도도 갖고 있다. 이 때문에, GaN은 고전압 동작, 또한 고출력이 가능한 화합물 반도체 장치의 재료로서 매우 유망하다. 또한, GaN은 전력 절약화가 가능한 전원용 디바이스 재료로서도 매우 유망하다.
단, 결정성이 양호한 GaN 기판을 제조하는 것은 매우 곤란하다. 이 때문에, 종래 주로, Si 기판, 사파이어 기판 및 SiC 기판 상방에, GaN층 및 AlGaN층 등을 헤테로 에피택셜 성장에 의해 형성하고 있다. 특히 Si 기판은, 대구경이고 고품질의 것을 저비용으로 입수하기 쉽다. 이 때문에, Si기판 상방에 GaN층 및 AlGaN층을 성장시킨 구조에 관한 연구가 활발히 행해지고 있다. 예를 들면, GaN층 및 AlGaN층과 Si 기판 사이에 존재하는 큰 격자 상수의 차를 완화하기 위해, AlN층 등을 완충층(버퍼층)으로서 형성하는 기술 등에 관한 연구가 행해지고 있다.
그러나, 종래의 기술에서는, 내압의 한층 더한 향상이 곤란해져 오고 있다.
일본 특허 출원 공개 제2007-258230호 공보 일본 특허 출원 공개 제2010-245504호 공보
본 발명의 목적은, 내압을 보다 향상할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판의 상방에 형성된 화합물 반도체 적층 구조와, 상기 기판과 상기 화합물 반도체 적층 구조 사이에 형성된 비정질성 절연막이 형성되어 있다.
화합물 반도체 장치의 제조 방법에서는, 기판의 상방에 비정질성 절연막을 형성하고, 상기 비정질성 절연막의 상방에 화합물 반도체 적층 구조를 형성한다.
상기 화합물 반도체 장치 등에 따르면, 기판과 화합물 반도체 적층 구조 사이에 비정질성 절연막이 형성되어 있기 때문에, 내압을 더욱 향상시킬 수 있다.
도 1은 SIMS 분석의 결과를 도시하는 도면이다.
도 2는 제1 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도이다.
도 3a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3b는 도 3a에 이어, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 3c는 도 3b에 이어, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
도 4는 제2 실시 형태에 따른 GaN계 HEMT의 구조를 도시하는 단면도이다.
도 5는 제3 실시 형태에 따른 GaN계 HEMT의 구조를 도시하는 단면도이다.
도 6은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
도 7은 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
도 8은 제6 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
도 9는 제7 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
도 10은 시료의 구성을 도시하는 단면도이다.
도 11은 실험의 결과를 도시하는 도면이다.
본원 발명자는, 종래의 기술에 있어서 내압의 향상이 곤란해지고 있는 원인을 구명하기 위해 예의 검토를 행하였다. 예를 들면, AlN 버퍼층과 Si 기판의 계면 부근에 있어서의 SIMS(secondary ion mass spectrometry) 분석을 하였다. 이 결과를 도 1에 도시한다. 도 1에 도시한 바와 같이, Si 기판에 포함되는 Si와 버퍼층에 포함되는 Al이 서로 확산하고 있는 것이 밝혀졌다. 확산한 원자는 도우펀트로서 기능하여 절연성을 저해한다. 이 때문에, 종래의 기술에서는, 내압의 한층 더한 향상이 곤란해지고 있는 것이다. 또한, 절연성의 저하에 수반하여 누설 전류도 흐르기 쉽게 되어 있다. 따라서, 종래의 기술에서는, 충분한 신뢰성을 얻기 어렵다고 생각된다.
이하, 실시 형태에 대해서 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대해서 설명한다. 도 2는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 도 2에 도시한 바와 같이, Si 기판 등의 기판(1) 위에 비정질성 절연막(2)이 형성되어 있다. 비정질성 절연막(2)으로서는, 예를 들면 비정질성 C, SiN 또는 SiC의 막이 이용되고, 특히 밀도가 2.5g/㎤ 이상인 비정질성 탄소막이 이용되는 것이 바람직하다. 이러한 밀도가 높은 비정질성 탄소막은 절연성이 우수하고, 또한 후술하는 버퍼층(3)으로 확산하여도 성장 시에 발생하기 쉬운 질소 보이드를 보상하는 작용을 갖기 때문에, 절연성이 수복된다고 하는 효과도 기대할 수 있기 때문이다.
비정질성 절연막(2) 위에 화합물 반도체 적층 구조(8)가 형성되어 있다. 화합물 반도체 적층 구조(8)에는, 버퍼층(3), 전자 주행층(4), 스페이서층(5), 전자 공급층(6) 및 캡층(7)이 포함되어 있다. 버퍼층(3)으로서는, 예를 들면 두께가 100㎚ 정도인 AlN층이 이용된다. 전자 주행층(4)으로서는, 예를 들면 두께가 3㎛ 정도인, 불순물의 의도적인 도핑이 행해지지 않은 i-GaN층이 이용된다. 스페이서층(5)으로서는, 예를 들면 두께가 5㎚ 정도인, 불순물의 의도적인 도핑이 행해지지 않은 i-AlGaN층이 이용된다. 전자 공급층(6)으로서는, 예를 들면 두께가 30㎚ 정도인 n형의 n-AlGaN층이 이용된다. 캡층(7)으로서는, 예를 들면 두께가 10㎚ 정도인 n형의 n-GaN층이 이용된다. 전자 공급층(6) 및 캡층(7)에는, n형의 불순물로서, 예를 들면 Si가 5×1018㎝-3 정도의 농도로 도핑되어 있다.
화합물 반도체 적층 구조(8)에, 소자 영역을 획정하는 소자 분리 영역(20)이 형성되어 있고, 소자 영역 내에 있어서, 캡층(7)에 개구부(10s 및 10d)가 형성되어 있다. 그리고, 개구부(10s) 내에 소스 전극(11s)이 형성되고, 개구부(10d) 내에 드레인 전극(11d)이 형성되어 있다. 캡층(7) 위에, 소스 전극(11s) 및 드레인 전극(11d)을 덮는 절연막(12)이 형성되어 있다. 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d) 사이에 위치하는 부분에 개구부(13g)가 형성되어 있으며, 개구부(13g) 내에 게이트 전극(11g)이 형성되어 있다. 그리고, 절연막(12) 위에 게이트 전극(11g)을 덮는 절연막(14)이 형성되어 있다. 절연막(12 및 14)의 재료는 특별히 한정되지 않지만, 예를 들면 Si 질화막이 이용된다.
이와 같이 구성된 GaN계 HEMT에서는, 기판(1)과 버퍼층(3) 사이에 비정질성 절연막(2)이 개재되어 있기 때문에, 기판(1)에 포함되는 원자(예를 들면 Si)와 버퍼층(3)에 포함되는 원자(예를 들면 Al)의 상호 확산이 억제된다. 이 때문에, 기판(1) 및 버퍼층(3)에 있어서의 외인성인 전하담체의 발생을 억제하여 절연성 저하를 억제할 수 있다. 그리고, 절연성 저하의 억제에 수반하여, 내압의 향상 및 누설 전류의 저감이 가능해진다. 또한, 비정질성 절연막(2)에는 내압 열화의 요인 중 하나로 생각되는 결정 입계가 거의 존재하지 않는다. 이 관점에서도, 내압이 향상된다고 할 수 있다.
또한, 비정질성 절연막(2)의 두께는 특별히 한정되지 않는다. 단, 비정질성 절연막(2)의 두께가 1㎚ 미만이면, 충분한 효과를 얻지 못하는 경우도 있을 수 있다. 따라서, 비정질성 절연막(2)의 두께는 1㎚ 이상인 것이 바람직하다. 또한, 비정질성 절연막(2)이 두꺼울수록, 우수한 절연성을 얻는 것이 가능해지지만, 비정질성 절연막(2)의 두께가 2㎚를 초과하면, 화합물 반도체 적층 구조(8)에 포함되는 화합물 반도체층의 결정성이 저하하는 경우가 있다. 따라서, 비정질성 절연막(2)의 두께는 2㎚ 이하인 것이 바람직하다.
또한, 비정질성 절연막(2)의 전체가 비정질일 필요는 없고, 비정질성 절연막(2)에 미결정 등이 포함되어 있어도 된다. 단, 결정의 비율이 높아질수록, 누설 패스가 되는 결정 입계가 많아지기 때문에, 비정질 부분의 비율은 80체적% 이상인 것이 바람직하다.
다음으로, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대해서 설명한다. 도 3a∼도 3c는 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 3a의 (a)에 도시한 바와 같이, 기판(1) 위에 비정질성 절연막(2)을 형성한다. 비정질성 절연막(2)의 형성 방법은 특별히 한정되지 않지만, FCA(filtered cathodic arc)법이 바람직하다. 이는 FCA법에 따르면, 밀도가 2.5g/㎤ 이상으로 높은 비정질성 탄소막을 용이하게 형성할 수 있기 때문이다. 예를 들면, 밀도에 영향을 미치는 탄소 간 결합비(sp3/sp2비)가 65% 이상으로 높은 비정질성 탄소막을 용이하게 형성할 수 있다. 이와 같이, FCA법에 따르면, 스퍼터법 및 화학 기상 성장(CVD: chemical vapor deposition)법과 비교하여, 다이아몬드에 준하는 고밀도화가 가능하다. 또한, 성막 중에 가열을 행할 필요가 없기 때문에, 성막 중의 가열에 수반하는 기판(1)으로의 데미지를 회피할 수 있다.
다음으로, 도 3a의 (b)에 도시한 바와 같이, 비정질성 절연막(2) 위에 화합물 반도체 적층 구조(8)를 형성한다. 화합물 반도체 적층 구조(8)의 형성에서는, 버퍼층(3), 전자 주행층(4), 스페이서층(5), 전자 공급층(6) 및 캡층(7)을, 예를 들면 유기 금속 기상 성장(MOVPE : metal organic vapor phase epitaxy)에 의해 형성한다. 이들 화합물 반도체층의 형성 시에 있어서, 예를 들면 Al원인 트리메틸 알루미늄(TMA) 가스, Ga원인 트리메틸 갈륨(TMG) 가스, 및 N원인 암모니아(NH3) 가스의 혼합 가스를 이용한다. 이때, 성장시키는 화합물 반도체층의 조성에 따라서, 트리메틸 알루미늄 가스 및 트리메틸 갈륨 가스의 공급의 유무 및 유량을 적절히 설정한다. 각 화합물 반도체층에 공통의 원료인 암모니아 가스의 유량은, 100c㎝∼10LM 정도로 한다. 또한, 예를 들면 성장 압력은 50Torr∼300Torr 정도, 성장 온도는 1000℃∼1200℃ 정도로 한다. 또한, n형의 화합물 반도체층을 성장시킬 때는, 예를 들면 Si를 포함하는 SiH4 가스를 소정의 유량으로 혼합 가스에 첨가하여, 화합물 반도체층에 Si를 도핑한다. Si의 도핑 농도는, 1×1018/㎤ 정도∼1×1020/㎤ 정도, 예를 들면 5×1018/㎤ 정도로 한다.
다음으로, 도 3a의 (c)에 도시한 바와 같이, 화합물 반도체 적층 구조(8)에, 소자 영역을 획정하는 소자 분리 영역(20)을 형성한다. 소자 분리 영역(20)의 형성에서는, 예를 들면 소자 분리 영역(20)을 형성하는 예정된 영역을 노출하는 포토레지스트의 패턴을 화합물 반도체 적층 구조(8) 위에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다.
그 후, 도 3b의 (d)에 도시한 바와 같이, 소자 영역 내에 있어서, 캡층(7)에 개구부(10s 및 10d)를 형성한다. 개구부(10s 및 10d)의 형성에서는, 예를 들면 개구부(10s 및 10d)를 형성하는 예정된 영역을 노출하는 포토레지스트의 패턴을 화합물 반도체 적층 구조(8) 위에 형성하고, 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행한다.
계속해서, 도 3b의 (e)에 도시한 바와 같이, 개구부(10s) 내에 소스 전극(11s)을 형성하고, 개구부(10d) 내에 드레인 전극(11d)을 형성한다. 소스 전극(11s) 및 드레인 전극(11d)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 소스 전극(11s) 및 드레인 전극(11d)을 형성하는 예정된 영역을 노출하는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 20㎚ 정도인 Ta막을 형성한 후에, 두께가 200㎚ 정도인 Al막을 형성한다. 다음으로, 예를 들면 질소 분위기 속에서 400℃∼1000℃(예를 들면 550℃)로 열처리를 행하고, 오믹 특성을 확립한다.
그 후, 도 3b의 (f)에 도시한 바와 같이, 전체면에 절연막(12)을 형성한다. 절연막(12)은, 예를 들면 원자층 퇴적(ALD:atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD: chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
계속해서, 도 3c의 (g)에 도시한 바와 같이, 절연막(12)의 평면에서 보아 소스 전극(11s) 및 드레인 전극(11d) 사이에 위치하는 부분에 개구부(13g)를 형성한다.
다음으로, 도 3c의 (h)에 도시한 바와 같이, 개구부(13g) 내에 게이트 전극(11g)을 형성한다. 게이트 전극(11g)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 게이트 전극(11g)을 형성하는 예정된 영역을 노출하는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 30㎚ 정도인 Ni막을 형성한 후에, 두께가 400㎚ 정도인 Au막을 형성한다.
그 후, 도 3c의 (i)에 도시한 바와 같이, 절연막(12) 위에, 게이트 전극(11g)을 덮는 절연막(14)을 형성한다.
이와 같이 하여, 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대해서 설명한다. 도 4는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 게이트 전극(11g)이 화합물 반도체 적층 구조(8)에 쇼트키 접합하고 있는 데 반해, 제2 실시 형태에서는, 게이트 전극(11g)과 화합물 반도체 적층 구조(8) 사이에 절연막(12)이 개재되어 있고, 절연막(12)이 게이트 절연막으로서 기능한다. 즉, 절연막(12)에 개구부(13g)가 형성되어 있지 않고, MIS형 구조가 채용되고 있다.
이러한 제2 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, 비정질성 절연막(2)의 존재에 수반하는, 내압의 향상 및 누설 전류의 저감과 같은 효과를 얻을 수 있다.
또한, 절연막(12)의 재료는 특별히 한정되지 않지만, 예를 들면 Si, Al, Hf, Zr, Ti, Ta 또는 W의 산화물, 질화물 또는 산질화물이 바람직하고, 특히 Al 산화물이 바람직하다. 또한, 절연막(12)의 두께는, 2㎚∼200㎚, 예를 들면 10㎚ 정도이다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대해서 설명한다. 도 5는 제3 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 소스 전극(11s) 및 드레인 전극(11d)이 개구부(10s 및 10d) 내에 형성되어 있는 데 반해, 제3 실시 형태에서는, 개구부(10s 및 10d)가 형성되지 않고 소스 전극(11s) 및 드레인 전극(11d)이 캡층(7) 위에 형성되어 있다.
이러한 제3 실시 형태에 의해서도, 제1 실시 형태와 마찬가지로, 비정질성 절연막(2)의 존재에 수반하는, 내압의 향상 및 누설 전류의 저감과 같은 효과를 얻을 수 있다.
(제4 실시 형태)
제4 실시 형태는 GaN계 HEMT를 포함하는 화합물 반도체 장치의 디스크리트 패키지에 관한 것이다. 도 6은 제4 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제4 실시 형태에서는, 도 6에 도시한 바와 같이, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(die attaching agent)(234)를 이용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(11d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단이, 랜드(233)와 일체화하고 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(11s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립한 소스 리드(232s)에 접속되어 있다. 게이트 전극(11g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립한 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출하도록 하고, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이러한 디스크리트 패키지는, 예를 들면 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 이용해서 리드 프레임의 랜드(233)에 고정한다. 다음으로, 와이어(235g, 235d 및 235s)를 이용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법으로 몰드 수지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대해서 설명한다. 제5 실시 형태는 GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 7은 제5 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 컨덴서(254 및 255), 다이오드 브릿지(256), 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 1 단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 컨덴서(254)의 1 단자 및 컨덴서(255)의 1 단자가 접속되어 있다. 컨덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 컨덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 컨덴서(254)의 양 단자 사이에는, 다이오드 브릿지(256)를 개재해서 AC(257)가 접속된다. 컨덴서(255)의 양 단자 사이에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다.
PFC 회로(250)의 제조 시에 있어서는, 예를 들면 땜납 등을 이용하여, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대해서 설명한다. 제6 실시 형태는 GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 전원 장치에 관한 것이다. 도 8은 제6 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262) 사이에 배설되는 트랜스(263)가 설치되어 있다.
1차측 회로(261)에는, 제5 실시 형태에 따른 PFC 회로(250), 및 PFC 회로(250)의 컨덴서(255)의 양 단자 사이에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251) 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는 실리콘을 이용한 통상적인 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
(제7 실시 형태)
다음으로, 제7 실시 형태에 대해서 설명한다. 제7 실시 형태는 GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 고주파 증폭기에 관한 것이다. 도 9는 제7 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털·프리디스토션 회로(271), 믹서(272a 및 272b), 및 파워 증폭기(273)가 설치되어 있다.
디지털·프리디스토션 회로(271)는 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 증폭기(273)는, 제1∼제3 실시 형태 중 어느 하나의 화합물 반도체 장치를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면 스위치의 변환에 의해, 출력측의 신호를 믹서(272b)로 교류 신호와 믹싱해서 디지털·프리디스토션 회로(271)로 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면 GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들의 혼정을 이용할 수도 있다. 예를 들면, 버퍼층으로서, AlGaN층을 이용해도 되고, AlN층 및 AlGaN층의 적층체를 이용해도 된다.
또한, 어느 실시 형태에 있어서도, 기판으로서, 탄화 실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반절연성 또는 절연성 중 어느 하나여도 된다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 전술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들의 형성 방법은 리프트오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이라면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 각층의 두께 및 재료 등도 전술한 실시 형태의 것에 한정되지 않는다.
다음으로, 본원 발명자가 행한 비정질성 절연막이 가져오는 효과에 대한 실험의 결과에 대해서 설명한다.
이 실험에서는, 도 10에 도시하는 2종류의 시료 31 및 32를 제작하였다. 시료 31에서는, 도 10의 (a)에 도시한 바와 같이, Si 기판(21) 위에 두께가 200㎚인 AlN층(23)을 형성하였다. 시료 32에서는, Si 기판(21) 위에 비정질성 절연막(22)으로서 두께가 2㎚인 비정질 탄소막을 형성하고, 그 후에, 비정질성 절연막(22) 위에 두께가 200㎚인 AlN층(23)을 형성하였다. 또한, AlN층(23)은 TMA 및 NH3을 원료 가스로 하여 MOVPE법에 의해 형성하였다. 이때, 성장 온도를 1000℃, 성장 압력을 20㎪로 하였다. 비정질성 절연막(22)(비정질 탄소막)은 그래파이트 타깃을 원료로 하여 FCA법에 의해 형성하였다. 이때, 아크 전류를 70A, 아크 전압을 26V로 하였다. 또한, 비정질성 절연막(22)(비정질 탄소막)의 형성에는, 필터의 일부에 절연성이 높은 불소계 수지를 배치하여 전기적으로 차단된 2개의 필터 부위를 갖고, 그 필터로 가변형의 직류 전압원을 접속한 구성의 성막 장치를 이용하였다.
이와 같이 하여 시료 31 및 32를 제작한 후, 시료 31 및 32의 각 AlN층(23)의 표면에 증착법에 의해 두께가 200㎚인 금 전극을 형성하였다. 다음으로, Si 기판(21)의 이면과 금 전극 사이에 IV미터를 접속하고, 전압을 연속적으로 소인하여 시료 31 및 32의 누설 전류를 측정하였다. 이 결과를 도 11에 도시한다. 종래예에 상당하는 시료 31에서는, 전압 인가 직후부터 누설 전류가 급격하게 증가하고, 약 20V에서 절연 파괴에 이르었다. 한편, 실시예에 상당하는 시료 32에서는, 누설 전류의 증가는 매우 완만하여, 전압을 40V까지 인가해도 누설 전류는 적어 절연 파괴도 발생하지 않았다.
이하, 본 발명의 여러가지 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판의 상방에 형성된 화합물 반도체 적층 구조와,
상기 기판과 상기 화합물 반도체 적층 구조 사이에 형성된 비정질성 절연막
을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 비정질성 절연막은 비정질 탄소막인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 비정질성 절연막에 있어서의 탄소간 결합의 비율이 sp3/sp2비로 65% 이상인 것을 특징으로 하는 부기 2에 기재된 화합물 반도체 장치.
(부기 4)
상기 비정질성 절연막의 두께가 1㎚ 이상인 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5)
상기 비정질성 절연막의 두께가 2㎚ 이하인 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 화합물 반도체 적층 구조는, 상기 비정질성 절연막 위에 형성된 버퍼층을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 7)
상기 기판이 Si를 함유하고,
상기 버퍼층이 Al을 함유하는 것을 특징으로 하는 부기 6에 기재된 화합물 반도체 장치.
(부기 8)
상기 버퍼층이 AlN층인 것을 특징으로 하는 부기 7에 기재된 화합물 반도체 장치.
(부기 9)
상기 화합물 반도체 적층 구조는,
상기 버퍼층의 상방에 형성된 전자 주행층과,
상기 전자 주행층의 상방에 형성된 전자 공급층
을 갖는 것을 특징으로 하는 부기 6 내지 8 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 10)
상기 전자 공급층의 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖는 것을 특징으로 하는 부기 9에 기재된 화합물 반도체 장치.
(부기 11)
부기 1 내지 10 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 12)
부기 1 내지 10 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 13)
기판의 상방에 비정질성 절연막을 형성하는 공정과,
상기 비정질성 절연막의 상방에 화합물 반도체 적층 구조를 형성하는 공정
을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 비정질성 절연막으로서 비정질 탄소막을 형성하는 것을 특징으로 하는 부기 13에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 비정질성 절연막을 FCA법에 의해 형성하는 것을 특징으로 하는 부기 13 또는 14에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 화합물 반도체 적층 구조를 형성하는 공정은, 상기 비정질성 절연막 위에 버퍼층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 기판이 Si를 함유하고,
상기 버퍼층이 Al을 함유하는 것을 특징으로 하는 부기 16에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
상기 버퍼층이 AlN층인 것을 특징으로 하는 부기 17에 기재된 화합물 반도체 장치의 제조 방법.
(부기 19)
상기 화합물 반도체 적층 구조를 형성하는 공정은,
상기 버퍼층의 상방에 전자 주행층을 형성하는 공정과,
상기 전자 주행층의 상방에 전자 공급층을 형성하는 공정
을 갖는 것을 특징으로 하는 부기 16 내지 18 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 20)
상기 전자 공급층의 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 19에 기재된 화합물 반도체 장치의 제조 방법.
1 : 기판
2 : 비정질성 절연막
3 : 버퍼층
4 : 전자 주행층
5 : 스페이서층
6 : 전자 공급층
7 : 캡층
8 : 화합물 반도체 적층 구조
11g : 게이트 전극
11s : 소스 전극
11d : 드레인 전극

Claims (10)

  1. 기판과,
    상기 기판의 상방에 형성된 화합물 반도체 적층 구조와,
    상기 기판과 상기 화합물 반도체 적층 구조 사이에 형성된 비정질성 절연막
    을 갖고,
    상기 비정질성 절연막은 비정질 탄소막인 것을 특징으로 하는 화합물 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 비정질성 절연막에 있어서의 탄소간 결합의 비율이 sp3/sp2비로 65% 이상인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 화합물 반도체 적층 구조는 상기 비정질성 절연막 위에 형성된 버퍼층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제4항에 있어서,
    상기 기판이 Si를 함유하고,
    상기 버퍼층이 Al을 함유하는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제4항에 있어서,
    상기 화합물 반도체 적층 구조는,
    상기 버퍼층의 상방에 형성된 전자 주행층과,
    상기 전자 주행층의 상방에 형성된 전자 공급층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제6항에 있어서,
    상기 전자 공급층의 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  8. 제1항 또는 제3항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  9. 제1항 또는 제3항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
  10. 기판의 상방에 비정질성 절연막을 형성하는 공정과,
    상기 비정질성 절연막의 상방에 화합물 반도체 적층 구조를 형성하는 공정
    을 갖고,
    상기 비정질성 절연막은 비정질 탄소막인 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
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