TWI474483B - 化合物半導體裝置及其製造方法（二） - Google Patents

化合物半導體裝置及其製造方法（二） Download PDF

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Description

化合物半導體裝置及其製造方法(二) 發明領域
此處討論之實施例係有關於化合物半導體裝置及其製造方法。
 發明背景
近年來，利用以氮化物為主的化合物半導體之優點包括高飽和電子遷移率及寬帶隙，已有高崩潰電壓、高輸出化合物半導體裝置的重大進展。發展例如係針對場效電晶體，諸如高電子遷移率電晶體(HEMT)。其中以具有AlGaN層作為電子供應層的以GaN為主的HEMT吸引大量關注目光。於以GaN為主的HEMT中，由於AlGaN與GaN間之晶格常數差異而在AlGaN層出現晶格畸變，畸變感應壓電偏振，因而在位在該AlGaN層下方的GaN層上部產生高密度二維電子氣體。此種組態確保高輸出。
但因二維電子氣體的密度高之故，難以獲得通常為關斷的電晶體。因此各項技術的調查研究係針對解決該項問題。習知提示包括藉蝕刻恰在閘極電極下方的電子供應層部分而中斷二維電子氣體之連結之技術，及藉形成含有鎂作為閘極電極與電子供應層間之受體雜質的一p型氮化鎵層而該消失二維電子氣體之技術。
但蝕刻恰在閘極電極下方的電子供應層部分將損壞電子通道層，因而誘導片電阻增加及漏電流增加等問題。另 一方面，形成含有鎂的一p型氮化鎵層將提高電阻係數。藉此方式，習知獲得通常為關斷的電晶體之努力已經降級了電晶體之其它特性。
[專利文件1]日本特許專利公開案第2009-076845號
[專利文件2]日本特許專利公開案第2007-019309號
 發明概要
本發明之一目的係提出一種能夠達成通常為關斷操作同時遏止特性的降級的化合物半導體裝置及其製造方法。
依據該等實施例之一個面向，一種化合物半導體裝置包括：一基體；形成於該基體上方之一電子通道層及一電子供應層；形成於該電子供應層上或上方的一閘極電極、一源極電極、及一汲極電極；及形成於該電子供應層與該閘極電極間之一p型半導體層。該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為p型雜質。
依據該等實施例之另一個面向，一種製造一化合物半導體裝置之方法包括：於一基體上方形成一電子通道層及一電子供應層；於該電子供應層上方形成一p型半導體層；在該電子供應層上或上方形成一源極電極及一汲極電極，於平面視圖中位在置放該p型半導體層介於其間的位置；及於該p型半導體層上形成一閘極電極。該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質。
圖式簡單說明
第1圖為剖面圖例示說明依據第一實施例一種化合物半導體裝置之結構；第2A至2I圖為剖面圖循序地例示說明依據第一實施例一種製造該化合物半導體裝置之方法；第3圖為剖面圖例示說明依據第二實施例一種化合物半導體裝置之結構；第4圖為剖面圖例示說明依據第三實施例一種化合物半導體裝置之結構；第5圖為剖面圖例示說明依據第四實施例一種化合物半導體裝置之結構；第6A至6H圖為剖面圖循序地例示說明依據第四實施例一種製造該化合物半導體裝置之方法；第7圖為略圖例示說明依據第五實施例之一分開的封裝體；第8圖為線路圖例示說明依據第六實施例的功率因數校正(PFC)電路；第9圖為線路圖例示說明依據第七實施例的電源供應裝置；及第10圖為線路圖例示說明依據第八實施例的高頻放大器。
 較佳實施例之詳細說明
本發明人針對於先前技術中，當含鎂作為受體雜質的p型氮化鎵層形成時，為何電阻係數提升的理由全面性地進 行研究。然後，發現於p型氮化鎵層成長過程中，添加作為受體雜質的鎂過度地擴散入超越電子供應層的該電子通道層，藉此消失該二維電子氣體(2DEG)不僅於閘極電極的正下方部分，同時也於要求維持二維電子氣體(2DEG)的部分。簡言之，先前技術的缺點在於相聯結含在該p型氮化鎵層的鎂的擴散而降低二維電子氣體(2DEG)濃度。
參考附圖將詳細說明實施例如下。
(第一實施例)
將描述第一實施例。第1圖為剖面圖例示說明依據第一實施例以氮化鎵為主的HEMT(化合物半導體裝置)。
於第一實施例中，如第1圖之例示說明，化合物半導體堆疊結構7係形成於基體1諸如矽基體上方。化合物半導體堆疊結構7包括一孕核層2、一電子通道層3、一間隔體層4、一電子供應層5、及一帽層6。孕核層2例如可為厚約100奈米的AlN層。電子通道層3例如可為非蓄意地摻雜雜質的厚約3微米之i-GaN層。間隔體層4例如可為非蓄意地摻雜雜質的厚約5奈米之i-AlGaN層。電子供應層5例如可為厚約30奈米的n型AlGaN(n-AlGaN)層。帽層6例如可為厚約10奈米的n型GaN(n-GaN)層。電子供應層5及帽層6例如可摻雜約5×1018 /立方厘米的矽作為n型雜質。
界定一元件區域的元件隔離區域20係形成於化合物半導體堆疊結構7。於該元件區域內，開口10s及10d係形成於帽層6。源極電極11s係形成於開口10s，汲極電極11d係形成於開口10d。p型半導體層8係形成於帽層6上且係在平面視 圖中介於源極電極11s與汲極電極11d間之區域內。p型半導體層8可為例如摻雜約5×1018 /立方厘米鋁或鎵作為p型雜質的厚約100奈米之非晶形碳化矽層。形成一絕緣膜12來覆蓋在帽層6上方的源極電極11s及汲極電極11d。一開口13g係形成於絕緣膜12內而暴露出p型半導體層8，及一閘極電極11g係形成於開口13g內。形成絕緣膜14來覆蓋在絕緣膜12上方的閘極電極11g。雖然絕緣膜12及14的材質並無特殊限制，但例如可使用矽氮化物膜。
於如此組配的該以氮化鎵為主的HEMT中，二維電子氣體消失在閘極電極下下方部分，原因在於含有約5×1018 /立方厘米鋁或鎵的非晶形碳化矽層係用作為在閘極電極11g與電子供應層5間之p型半導體層8。因而達成通常為關斷操作。此外，於非晶形碳化矽層的形成過程中，摻雜劑鋁或鎵係較不可能擴散入電子供應層5及電子通道層3內，將不會消失所需二維電子氣體，即便可能以其它方式擴散入其中亦復如此。此點原因在於鋁及鎵為含在電子供應層5及電子通道層3的元素。因此，可維持足夠的二維電子氣體濃度，及藉此電阻係數可被遏止至低位準。
因非晶形碳化矽層可在比較含鎂的氮化鎵層之溫度更低的溫度形成，因此在p型半導體層8之先已經形成的化合物半導體堆疊結構7之晶體結構較不可能劣化。
其次，將解說依據第一實施例以氮化鎵為主的HEMT(化合物半導體裝置)的製造方法。第2A至2I圖為剖面圖循序地例示說明依據第一實施例一種製造以氮化鎵為主 的HEMT(化合物半導體裝置)之方法。
首先如第2A圖之例示說明，化合物半導體堆疊結構7係形成於基體1上方。於化合物半導體堆疊結構7之形成過程中，例如藉金屬有機氣相磊晶(MOVPE)可形成孕核層2、電子通道層3、間隔體層4、電子供應層5、及帽層6。於化合物半導體層之形成過程中，可使用三甲基鋁(TMA)作為鋁源、三甲基鎵(TMG)作為鎵源、及氨(NH3 )氣作為氮源的混合氣體。於該處理程序中，取決於欲成長的化合物半導體層之組成，三甲基鋁氣體及三甲鎵氣體的供應開/關及流速係經適當設定。針對全部化合物半導體層為共用的氨氣流速係設定為100 ccm至10 LM。成長壓力例如可調整至約50托耳至300托耳，成長溫度可調整至約1000℃至1200℃。於n型化合物半導體層之成長過程中，例如藉由以預定流速添加含矽的甲矽烷(SiH4 )氣體至混合氣體，矽可摻雜入化合物半導體層。矽劑量例如係調整至約1×1018 /立方厘米至1×1020 /立方厘米及調整至5×1018 /立方厘米左右。
其次如第2B圖之例示說明，界定元件區域的元件隔離區域20係形成於化合物半導體堆疊結構7。例如於元件隔離區域20之形成過程中，光阻圖案係形成於化合物半導體堆疊結構7上方，因而選擇性地暴露出欲形成元件隔離區域20的區域，及離子諸如氬離子係經由用作為遮罩的光阻圖案植入。另外，透過用作為蝕刻罩的光阻圖案，化合物半導體堆疊結構7可使用含氯氣體藉乾蝕刻而蝕刻。
其後如第2C圖之例示說明，p型半導體層8係形成於全 體表面上方。p型半導體層8例如可為摻雜約1×1018 /立方厘米至1×1020 /立方厘米鋁，例如5×1018 /立方厘米鋁的非晶形碳化矽層。p型半導體層8例如可使用甲矽烷與甲烷之混合氣體作為來源材料，藉催化化學氣相沈積法(熱線CVD)形成。一旦形成p型半導體層8，則存在於電子通道層3表面部分的二維電子氣體濃度大減。
其次如第2D圖之例示說明，p型半導體層8係經去除，但其上欲形成閘極電極部分除外。換言之，p型半導體層8係經圖案化。於該圖案化中，例如係形成光阻圖案因而將覆蓋p型半導體層8將保留不被去除部分，然後使用該光阻圖案作為蝕刻遮罩，藉乾蝕刻去除p型半導體層8之殘餘部分。結果例如於p型半導體層8之殘餘部分下方，二維電子氣體的濃度保持顯著減低或消失，而在電子通道層3的表面部分二維電子氣體再度以高濃度出現在p型半導體層8被去除的區域，該濃度係與p型半導體層8形成前已經達成的濃度可相媲美。
其後如第2E圖之例示說明，開口10s及10d係形成於帽層6於元件區域。於開口10s及10d之形成過程中，例如光阻圖案係形成於化合物半導體堆疊結構7上方，因而暴露出欲形成開口10s及10d之區域；及透過用作為蝕刻罩的光阻圖案，帽層6可使用含氯氣體藉乾蝕刻而蝕刻。
其次如第2F圖之例示說明，源極電極11s係形成於開口10s內，及汲極電極11d係形成於開口10d內。源極電極11s及汲極電極11d例如可藉剝離法形成。更明確言之，形成光 阻圖案因而暴露出欲形成源極電極11s及汲極電極11d的區域；例如使用該光阻圖案作為成長遮罩，金屬膜係藉蒸鍍法而形成於全體表面上；然後光阻圖案係與沈積其上的金屬膜該部分一起去除。於金屬膜之形成過程中，可形成厚約20奈米的鉭膜，及然後形成厚約200奈米的鋁膜。然後例如金屬膜係於氮氣氣氛下，於400℃至1000℃(例如於550℃)退火來確保歐姆特性。
然後如第2G圖之例示說明，絕緣膜12係形成於全體表面上。絕緣膜12較佳地係藉原子層沈積(ALD)、電漿輔助化學氣相沈積(CVD)、或濺鍍製成。
其次如第2H圖之例示說明，開口13g係形成於絕緣膜12，因而暴露出p型半導體層8。
其次如第2I圖之例示說明，閘極電極11g係形成於開口13g內。閘極電極11g例如可藉剝離法形成。更明確言之，形成光阻圖案因而暴露出欲形成閘極電極11g的區域；例如使用該光阻圖案作為成長遮罩，金屬膜係藉蒸鍍法而形成於全體表面上；然後光阻圖案係與沈積其上的金屬膜該部分一起去除。於金屬膜之形成過程中，可形成厚約30奈米的鎳膜，及然後形成厚約400奈米的金膜。隨後絕緣膜14係形成於絕緣膜12上方來覆蓋閘極電極11g。
如此製造依據第一實施例的以氮化鎵為主的HEMT。
(第二實施例)
其次將說明第二實施例。第3圖為剖面圖例示說明依據第二實施例以氮化鎵為主的HEMT(化合物半導體裝置)之 結構。
與第一實施例具有閘極電極11g調整至與化合物半導體堆疊結構7蕭特基接觸相反，第二實施例調整適應閘極電極11g與化合物半導體堆疊結構7間的絕緣膜12，因而許可絕緣膜12作為閘極絕緣膜。簡言之，開口13g不形成於絕緣膜12，而採用MIS型結構。
又，類似第一實施例，如此組配的第二實施例利用p型半導體層8的存在，達成通常為關斷操作同時遏止電阻係數降至低位準。
絕緣膜12的材料並無特殊限制，其中較佳實例包括Si、Al、Hf、Zr、Ti、Ta及W的氧化物、氮化物或氧氮化物。以鋁氧化物為特佳。絕緣膜12之厚度例如可為2奈米至200奈米，及10奈米左右。
(第三實施例)
其次將解說第三實施例。第4圖為剖面圖例示說明依據第三實施例以氮化鎵為主的HEMT(化合物半導體裝置)之結構。
與第一實施例具有源極電極11s及汲極電極11d係分別地形成於開口10s及10d相反，於第三實施例係不形成開口10s及10d。源極電極11s及汲極電極11d係形成於帽層6上。
又類似第一實施例，如此所組配的第三實施例利用p型半導體層8的存在而達成通常為關斷操作同時遏止電阻係數至低位準。
(第四實施例)
其次將說明第四實施例。第5圖為剖面圖例示說明依據第四實施例之化合物半導體裝置。
於該第四實施例中，類似第三實施例，源極電極11s及汲極電極11d係形成於帽層6上。n型半導體層31係形成於帽層6上位在p型半導體層8與源極電極11s間之一區域內，且係位在元件區域的p型半導體層8與汲極電極11d間之一區域內。n型半導體層31可為例如摻雜約5×1018 /立方厘米N(氮)作為n型雜質的厚約100奈米之非晶形碳化矽層。藉此方式，提供具有n型半導體層31形成於元件區域的電晶體區域41。
此外，於元素隔離區域上形成與源極電極11s接觸的p型半導體層38，及與汲極電極11d接觸的n型半導體層39，且將p型半導體層38與n型半導體層39調整至彼此接觸。p型半導體層38例如可類似p型半導體層8，而n型半導體層39例如可類似n型半導體層31。藉此方式，提供本體二極體區域42，其中p型半導體層38係用作為陽極而n型半導體層39係用作為陰極。該結構的其它面向係與第一實施例相同。
注意有多個電晶體區域41及本體二極體區域42，含在個別電晶體區域41的閘極電極11g、源極電極11s及汲極電極11d在多個電晶體區域41間係共通連結。據此，須瞭解於各個電晶體區域41的p型半導體層38及n型半導體層39係個別連結至在各個電晶體區域41內的源極電極11s及汲極電極11d。
於該第四實施例中，因於平面視圖中n型半導體層31係 駐在p型半導體層8與源極電極11s間之區域，及駐在p型半導體層8與汲極電極11d間之區域，故於電子通道層3表面部分的能帶係從第一實施例中達成的位準降低。結果，於此等區域的二維電子氣體之濃度升高因而更進一步減低電阻係數。因本體二極體區域42包括pn二極體，故可確保高位準崩潰電壓。雖然含於n型半導體層31的n型雜質可與含在電子通道層3及電子供應層5中之任一者的雜質相同，但也可採用其它元素。
其次將說明依據第四實施例之化合物半導體裝置之製造方法。第6A至6H圖為剖面圖循序地例示說明依據第四實施例一種製造該化合物半導體裝置之方法。
首先如第6A圖之例示說明，直至元件隔離區域20之形成的處理程序係以類似第一實施例之方式進行。其次如第6B圖之例示說明，n型半導體層31係形成於全體表面上。n型半導體層31可為以約1×1017 /立方厘米至1×1019 /立方厘米氮(N)，例如5×1017 /立方厘米氮(N)摻雜的非晶形碳化矽層。n型半導體層31例如可使用甲矽烷與甲烷之混合氣體作為來源材料，藉催化化學氣相沈積法(熱線CVD)形成。一旦形成n型半導體層31，則存在於電子通道層3表面部分的二維電子氣體濃度增加。
其後如第6C圖之例示說明，針對源極電極及陽極的開口32s、針對汲極電極32d的開口32d、及針對閘極電極的開口32g係形成於n型半導體層31。於開口32s、32d及32g之形成過程中，光阻圖案係形成於n型半導體層31上，因而暴露 出欲形成開口32s、32d及32g的區域，及然後例如使用光阻圖案作為蝕刻遮罩而蝕刻n型半導體層31。結果，於元件區域中，在開口32s、32d及32g下方區域的二維電子氣體濃度降至在n型半導體層31形成前所已經達成的濃度之程度。留在元件隔離區域20上及留在欲形成陰極的區域內的n型半導體層31部分係相對應於第5圖中之n型半導體層39。
其次如第6D圖之例示說明，類似第一實施例所述，p型半導體層8係形成於全體表面上。一旦p型半導體層8成長，則存在於電子通道層3表面部分的二維電子氣體濃度大減。
其次如第6E圖之例示說明，p型半導體層8係被去除，但其上欲形成閘極電極的部分及預期後來用作為陽極的部分除外。結果，二維電子氣體的濃度維持顯著減低，或消失至例如低於p型半導體層8的其餘部分，而二維電子氣體再度以高濃度出現在電子通道層3的表面部分在p型半導體層8被去除區域，該濃度係可媲美在p型半導體層8形成前已經達成的程度。在欲形成陽極區域中剩餘的p型半導體層8部分係相對應於第5圖中之p型半導體層38。
其後如第6F圖之例示說明，源極電極11s係形成於開口32s，及汲極電極11d係形成於開口32d。其次，進行退火例如於氮氣氣氛下，於400℃至1000℃(例如於550℃)退火來確保歐姆特性。然後絕緣膜12係形成於全體表面上。
其次如第6G圖之例示說明，開口13g係形成於絕緣膜12，因而暴露其中的p型半導體層8。
其次如第6H圖之例示說明，閘極電極11g係形成於開口 13g。然後絕緣膜14形成於絕緣膜12上方來覆蓋閘極電極11g。
如此製造依據第四實施例之以氮化鎵為主的HEMT。
(第五實施例)
第五實施例係有關於包括以氮化鎵為主的HEMT之化合物半導體裝置之一分開封裝體。第7圖為略圖例示說明依據第四實施例之一分開的封裝體。
於第五實施例中，如第7圖之例示說明，依據第一至第四實施例中之任一者的化合物半導體裝置之HEMT晶片210之一背面係使用晶粒附著劑234，諸如焊料固定在一陸塊(晶粒襯墊)233上。導線235d諸如鋁導線的一端係連結至一汲極襯墊226d，汲極電極11d係連結至該汲極襯墊226d；導線235d的另一端係連結至與陸塊233一體成形的汲極引線232d。導線235s諸如鋁導線的一端係連結至一源極襯墊226s，源極電極11s係連結至該源極襯墊226s；導線235s的另一端係連結至與陸塊233一體成形的源極引線232s。導線235g諸如鋁導線的一端係連結至一閘極襯墊226g，閘極電極11g係連結至該閘極襯墊226g；導線235g的另一端係連結至與陸塊233一體成形的閘極引線232g。陸塊233、HEMT晶片210等係使用模製樹脂231封裝，因而部分閘極引線232g、部分汲極引線232d、及部分源極引線232s係向外突起。
分開封裝體例如可藉下述程序製造。首先，HEMT晶片210係使用晶粒附著劑234諸如焊料而連結至引線框的陸塊233。其次，使用導線235g、235d及235s，分別地藉打線接 合而閘極襯墊226g係連結至引線框的閘極引線232g，汲極襯墊226d係連結至引線框的汲極引線232d，及源極襯墊226s係連結至引線框的源極引線232s。然後藉轉移模製法進行使用模製樹脂231模製。然後切斷引線框。
(第六實施例)
其中將說明第六實施例。第六實施例係有關於裝配有包括以氮化鎵為主的HEMT的化合物半導體裝置之功率因數校正(PFC)電路。第8圖為線路圖例示說明依據第六實施例的PFC電路。
PFC電路250包括一切換元件(電晶體)251、一二極體252、一扼流線圈253、電容器254及255、一二極體橋接器256、及一AC電源(AC)257。切換元件251之汲極電極、二極體252之陽極端子、及扼流線圈253之一個端子係彼此連結。切換元件251之源極電極、電容器254之一個端子、及電容器255之一個端子係彼此連結。電容器254之另一個端子與扼流線圈253之另一個端子係彼此連結。電容器255之另一個端子與二極體252之陰極端子係彼此連結。一閘極驅動程式係連結至該切換元件251之閘極電極。AC 257係透過二極體橋接器256而連結於電容器254的兩個端子間。DC電源(DC)係連結於電容器255的兩個端子間。於該實施例中，依據第一至第四實施例中之任一者的化合物半導體裝置係用作為切換元件251。
於該PFC電路250之製造程序中，例如切換元件251係例如使用焊料而連結至二極體252、扼流線圈253等。
(第七實施例)
其次將說明第七實施例。第七實施例係有關於裝配有化合物半導體裝置包括以氮化鎵為主的HEMT之電源供應裝置。第9圖為線路圖例示說明依據第七實施例的電源供應裝置。
電源供應裝置包括一高電壓一次側電路261一低電壓二次側電路262、及配置於該一次側電路261與二次側電路262間之一變壓器263。
一次側電路261包括依據第五實施例的PFC電路250，及一反相器電路，例如可為連結於PFC電路250中之電容器255的兩個端子間之全橋反相器電路260。全橋反相器電路260包括多個(於該實施例中四個)切換元件264a、264b、264c及264d。
二次側電路262包括多個(於該實施例中三個)切換元件265a、265b及265c。
於該實施例中，依據第一至第四實施例中之任一者的化合物半導體裝置係用於PFC電路250的切換元件251，且用於全橋反相器電路260的切換元件264a、264b、264c及264d。PFC電路250及全橋反相器電路260為一次側電路261的組件。另一方面，以矽為主的通用MIS-FET(場效電晶體)係用於二次側電路262的切換元件265a、265b及265c。
(第八實施例)
其次將說明第八實施例。第八實施例係有關於裝配有化合物半導體裝置包括以氮化鎵為主的HEMT之高頻放大器。 第10圖為線路圖例示說明依據第八實施例的高頻放大器。
高頻放大器包括一數位預失真電路271、混合器272a及272b、及一功率放大器273。
數位預失真電路271補償輸入信號的非線性失真。混合器272a混合具有非線性失真已經經過補償的該輸入信號與AC信號。功率放大器273包括依據第一至第四實施例中之任一者的化合物半導體裝置，及放大與該AC信號混合的該輸入信號。於該實施例的例示說明例中，當切換時，輸出側的信號可藉混合器272b而與AC信號混合，且可回送至數位預失真電路271。
用於化合物半導體堆疊結構的化合物半導體層之組成並無特殊限制，可使用GaN、AlN、InN等。也可使用其混合晶體。
於該等實施例中，基體可為碳化矽(SiC)基體、藍寶石，基體、矽基體、氮化鎵基體、砷化鎵基體等。基體可為導電、半絕緣、及絕緣中之任一者。
閘極電極、源極電極、及汲極電極的組態並非限於前述實施例中的組態。例如可藉單層組配。此等電極之形成方法並非限於剝離法。源極電極及汲極電極形成後的退火可經刪除，只要可獲得歐姆特性即可。閘極電極可經退火。
組成個別層的厚度及材料並不限於實施例中所述者。
依據化合物半導體裝置等前述裝置，伴以適當p型半導體層之存在於閘極電極與電子供應層間，可達成通常為關斷操作同時遏止該等特性的降級。
1‧‧‧基體
2‧‧‧孕核層
3‧‧‧電子通道層
4‧‧‧間隔體層
5‧‧‧電子供應層
6‧‧‧帽層
7‧‧‧化合物半導體堆疊結構
8、38‧‧‧p型半導體層
10d、10s、13g、32s、32d、32g‧‧‧開口
11d‧‧‧汲極電極
11g‧‧‧閘極電極
11s‧‧‧源極電極
12、14‧‧‧絕緣膜
20‧‧‧元件隔離區域
31、39‧‧‧n型半導體層
41‧‧‧電晶體區域
42‧‧‧本體二極體區域
210‧‧‧HEMT晶片
226d‧‧‧汲極襯墊
226s‧‧‧源極襯墊
226g‧‧‧閘極襯墊
232d‧‧‧汲極引線
232g‧‧‧閘極引線
232s‧‧‧源極引線
233‧‧‧陸塊
234‧‧‧晶粒附著劑
235d、235g、235s‧‧‧導線
250‧‧‧PFC電路
251、264a-d、265a-c‧‧‧切換元件
252‧‧‧二極體
253‧‧‧扼流線圈
254、255‧‧‧電容器
256‧‧‧二極體橋接器
257‧‧‧AC電源
260‧‧‧全橋反相器電路
261‧‧‧一次側電路
262‧‧‧二次側電路
263‧‧‧變壓器
271‧‧‧數位預失真電路
272a-b‧‧‧混合器
273‧‧‧功率放大器
第1圖為剖面圖例示說明依據第一實施例一種化合物半導體裝置之結構；第2A至2I圖為剖面圖循序地例示說明依據第一實施例一種製造該化合物半導體裝置之方法；第3圖為剖面圖例示說明依據第二實施例一種化合物半導體裝置之結構；第4圖為剖面圖例示說明依據第三實施例一種化合物半導體裝置之結構；第5圖為剖面圖例示說明依據第四實施例一種化合物半導體裝置之結構；第6A至6H圖為剖面圖循序地例示說明依據第四實施例一種製造該化合物半導體裝置之方法；第7圖為略圖例示說明依據第五實施例之一分開的封裝體；第8圖為線路圖例示說明依據第六實施例的功率因數校正(PFC)電路；第9圖為線路圖例示說明依據第七實施例的電源供應裝置；及第10圖為線路圖例示說明依據第八實施例的高頻放大器。
1‧‧‧基體
2‧‧‧孕核層
3‧‧‧電子通道層
4‧‧‧間隔體層
5‧‧‧電子供應層
6‧‧‧帽層
7‧‧‧化合物半導體堆疊結構
8‧‧‧p型半導體層
10d、10s、13g‧‧‧開口
11d‧‧‧汲極電極
11g‧‧‧閘極電極
11s‧‧‧源極電極
12、14‧‧‧絕緣膜
20‧‧‧元件隔離區域

Claims (14)

  1. 一種化合物半導體裝置，其係包含：一基體；形成於該基體上方之一電子通道層及一電子供應層；形成於該電子供應層上或上方的一閘極電極、一源極電極、及一汲極電極；形成於該電子供應層與該閘極電極間之一p型半導體層；及形成於該電子供應層上方，且至少形成於該閘極電極與該源極電極間、及於該閘極電極與該汲極電極間之一n型半導體層，其中該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質，且其中該n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
  2. 如申請專利範圍第1項之化合物半導體裝置，其中該p型半導體層為含有一p型雜質之一碳化矽層。
  3. 如申請專利範圍第2項之化合物半導體裝置，其中該碳化矽層係於一非晶形態。
  4. 如申請專利範圍第1至3項中任一項之化合物半導體裝置，其中該p型雜質係為鋁或鎵。
  5. 如申請專利範圍第1項之化合物半導體裝置，其中含於 該n型半導體層內的該n型雜質係為氮(N)。
  6. 如申請專利範圍第1至3項中任一項之化合物半導體裝置，其係進一步包含一pn接面二極體，其係包含連結至該源極電極之一第二p型半導體層及連結至該汲極電極之一第二n型半導體層，其中該第二p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質，及該第二n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
  7. 一種電源供應裝置，其係包含：一化合物半導體裝置，其係包含：一基體；形成於該基體上方之一電子通道層及一電子供應層；形成於該電子供應層上或上方的一閘極電極、一源極電極、及一汲極電極；形成於該電子供應層與該閘極電極間之一p型半導體層；及形成於該電子供應層上方，且至少形成於該閘極電極與該源極電極間、及於該閘極電極與該汲極電極間之一n型半導體層，其中該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p 型雜質，且其中該n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
  8. 一種放大器，其係包含一化合物半導體裝置，其係包含：一基體；形成於該基體上方之一電子通道層及一電子供應層；形成於該電子供應層上或上方的一閘極電極、一源極電極、及一汲極電極；形成於該電子供應層與該閘極電極間之一p型半導體層；及形成於該電子供應層上方，且至少形成於該閘極電極與該源極電極間、及於該閘極電極與該汲極電極間之一n型半導體層，其中該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質，且其中該n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
  9. 一種製造化合物半導體裝置之方法，該方法係包含：於一基體上方形成一電子通道層及一電子供應層；於該電子供應層上方形成一p型半導體層； 在該電子供應層上或上方、且於平面視圖中使該p型半導體層介於其間的位置，形成一源極電極及一汲極電極；於該p型半導體層上形成一閘極電極；及於該電子供應層上方，且至少於該閘極電極與該源極電極間、及於該閘極電極與該汲極電極間，形成一n型半導體層，其中該p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質，且其中該n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
  10. 如申請專利範圍第9項之製造化合物半導體裝置之方法，其中該p型半導體層為含有一p型雜質之一碳化矽層。
  11. 如申請專利範圍第10項之製造化合物半導體裝置之方法，其中該碳化矽層係於一非晶形態。
  12. 如申請專利範圍第9至11項中任一項之製造化合物半導體裝置之方法，其中該p型雜質係為鋁或鎵。
  13. 如申請專利範圍第9項之製造化合物半導體裝置之方法，其中含於該n型半導體層內的該n型雜質係為氮(N)。
  14. 如申請專利範圍第9至11項中任一項之製造化合物半導體裝置之方法，其係進一步包含形成一pn接面二極體，其係包含連結至該源極電極之一第二p型半導體層及連 結至該汲極電極之一第二n型半導體層，其中該第二p型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一p型雜質，及該第二n型半導體層含有與含在該電子通道層及該電子供應層中之至少任一者內之相同的一元素作為一n型雜質。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080744B1 (ko) * 2013-04-03 2020-02-24 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR102067597B1 (ko) * 2013-05-27 2020-01-17 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
US9590494B1 (en) 2014-07-17 2017-03-07 Transphorm Inc. Bridgeless power factor correction circuits
CN110574147B (zh) * 2017-04-28 2023-01-10 三菱电机株式会社 半导体装置
US10630285B1 (en) 2017-11-21 2020-04-21 Transphorm Technology, Inc. Switching circuits having drain connected ferrite beads
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US11810971B2 (en) 2019-03-21 2023-11-07 Transphorm Technology, Inc. Integrated design for III-Nitride devices
CN112928161B (zh) * 2019-12-06 2024-01-02 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
US11749656B2 (en) 2020-06-16 2023-09-05 Transphorm Technology, Inc. Module configurations for integrated III-Nitride devices
US20230299190A1 (en) 2020-08-05 2023-09-21 Transphorm Technology, Inc. Iii-nitride devices including a depleting layer
WO2024040465A1 (en) * 2022-08-24 2024-02-29 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1478302A (zh) * 2000-10-03 2004-02-25 ���﹫˾ 短沟道碳化硅功率mosfets及其制造方法
CN1808707A (zh) * 2005-01-18 2006-07-26 中国科学院半导体研究所 共振遂穿二极管与高电子迁移率晶体管器件制作方法
US20070164315A1 (en) * 2004-11-23 2007-07-19 Cree, Inc. Cap Layers Including Aluminum Nitride for Nitride-Based Transistors and Methods of Fabricating Same
US20100320505A1 (en) * 2009-06-17 2010-12-23 Fujitsu Limited Semiconductor device and method for manufacturing the same, and amplifier

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4832723B2 (ja) * 2004-03-29 2011-12-07 日本碍子株式会社 能動的高抵抗半導体層を有する半導体装置
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
JP4712459B2 (ja) 2005-07-08 2011-06-29 パナソニック株式会社 トランジスタ及びその動作方法
JP2008124374A (ja) 2006-11-15 2008-05-29 Sharp Corp 絶縁ゲート電界効果トランジスタ
JP5319084B2 (ja) * 2007-06-19 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US7859021B2 (en) 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
JP5487550B2 (ja) 2007-08-29 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5581601B2 (ja) * 2009-03-16 2014-09-03 富士通株式会社 化合物半導体装置及びその製造方法
JP2011171595A (ja) 2010-02-19 2011-09-01 Fujitsu Ltd 化合物半導体装置の製造方法及び化合物半導体装置
KR20120124101A (ko) * 2011-05-03 2012-11-13 삼성전자주식회사 고효율 질화계 이종접합 전계효과 트랜지스터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1478302A (zh) * 2000-10-03 2004-02-25 ���﹫˾ 短沟道碳化硅功率mosfets及其制造方法
US20070164315A1 (en) * 2004-11-23 2007-07-19 Cree, Inc. Cap Layers Including Aluminum Nitride for Nitride-Based Transistors and Methods of Fabricating Same
CN1808707A (zh) * 2005-01-18 2006-07-26 中国科学院半导体研究所 共振遂穿二极管与高电子迁移率晶体管器件制作方法
US20100320505A1 (en) * 2009-06-17 2010-12-23 Fujitsu Limited Semiconductor device and method for manufacturing the same, and amplifier

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