JP5581601B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

近年、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。

このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。

また、ゲートに電圧を印加しない場合には、チャネルに電流が流れないノーマリオフ動作が可能なＧａＮ系ＨＥＭＴもある。

図１は、従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。ＳｉＣ基板１０１上にＡｌＮ層１０２、ノンドープのｉ−ＧａＮ層１０３、ノンドープのｉ−ＡｌＧａＮ層１０４、ｎ型のｎ−ＡｌＧａＮ層１０５、ｎ型のｎ−ＧａＮ層１０６、ＡｌＮ層１０７、及びｎ型のｎ−ＧａＮ層１０８が順次形成されている。更に、ｎ−ＧａＮ層１０８上にＳｉＮ層１０９が形成されている。ＳｉＮ層１０９、ｎ−ＧａＮ層１０８、及びＡｌＮ層１０７に開口部が形成されており、この中にゲート電極１１１ｇが形成されている。また、ＳｉＮ層１０９、ｎ−ＧａＮ層１０８、ＡｌＮ層１０７、及びｎ−ＧａＮ層１０６に、ゲート電極１１１ｇを挟むようにして２個の開口部が形成されており、一方の中にソース電極１１１ｓが形成され、他方の中にドレイン電極１１１ｄが形成されている。なお、ＡｌＮ層１０２はバッファ層として機能する。ゲート電極１１１ｇはｎ−ＧａＮ層１０６にショットキー接触しており、ソース電極１１１ｓ及びドレイン電極１１１ｄはｎ−ＡｌＧａＮ層１０５にオーミック接触している。

このように構成された従来のＧａＮ系ＨＥＭＴでは、図２に示すように、閾値電圧Ｖｔｈが０Ｖを超える。つまり、ノーマリオフ動作が可能である。

しかしながら、このような従来のＧａＮ系ＨＥＭＴにおいても、閾値電圧Ｖｔｈは０Ｖに近い。ＧａＮ系ＨＥＭＴでは、大きなドレイン電圧が印加されると、閾値電圧Ｖｔｈが負の方向に変化することがある。このため、従来、ノーマリオフ動作が可能なＧａＮ系ＨＥＭＴにおいても、大きなドレイン電圧が印加された場合に、ドレインリーク電流がドレイン電極からソース電極へと流れることがある。このことは、図２において、ゲート電圧が０Ｖのときでもドレイン電流が正になっていることから明らかである。

特開２００６−１１４６５３号公報

本発明の目的は、大きなドレイン電圧が印加された場合のドレインリーク電流を抑制することができる化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成され、ＡｌＧａＮを含む電子供給層と、前記電子供給層上に形成され、ＩｎＡｌＮを含むショットキーバリア層と、前記電子供給層にオーミック接触するソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間で前記ショットキーバリア層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、が設けられている。前記ショットキーバリア層を構成する結晶の格子定数は、前記電子供給層を構成する結晶の格子定数よりも大きく、前記ショットキーバリア層を構成する材料のバンドギャップは、前記電子供給層を構成する材料のバンドギャップよりも大きい。

化合物半導体装置の製造方法では、基板上方に電子走行層を形成し、前記電子走行層上方に、ＡｌＧａＮを含む電子供給層を形成する。更に、前記電子供給層上に、ＩｎＡｌＮを含むショットキーバリア層を形成し、前記電子供給層にオーミック接触するソース電極及びドレイン電極を形成し、前記ソース電極と前記ドレイン電極との間で前記ショットキーバリア層上に絶縁膜を形成し、前記絶縁膜上にゲート電極を形成する。前記ショットキーバリア層を構成する結晶の格子定数は、前記電子供給層を構成する結晶の格子定数よりも大きく、前記ショットキーバリア層を構成する材料のバンドギャップは、前記電子供給層を構成する材料のバンドギャップよりも大きい。

上記の化合物半導体装置等によれば、適切なショットキーバリア層が電子供給層上に設けられるので、ドレインリーク電流に寄与する２次元電子ガスを消失させることができる。従って、大きなドレイン電圧が印加された場合のドレインリーク電流を抑制することができる。

従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。 従来のＧａＮ系ＨＥＭＴの特性を示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 第１の実施形態における伝導帯のバンド構造を示す図である。 第１の実施形態における格子定数とエネルギバンドギャップとの関係を示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの特性を示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図８Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図８Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図８Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図８Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第２の実施形態における格子定数とエネルギバンドギャップとの関係を示す図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの特性を示す図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第３の実施形態に係るＧａＮ系ＨＥＭＴの特性を示す図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図３は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第１の実施形態では、ＳｉＣ基板等の基板１上に、厚さが０．００１μｍ〜１μｍ程度（例えば０．３μｍ）のＡｌＮ層２が形成されている。ＡｌＮ層２上に、厚さが１μｍ〜１０μｍ程度（例えば２．５μｍ）のノンドープのｉ−ＧａＮ層３が形成され、その上に、厚さが１ｎｍ〜３０ｎｍ程度（例えば２ｎｍ）のノンドープのｉ−ＡｌＧａＮ層４が形成され、その上に、厚さが３ｎｍ〜３０ｎｍ程度（例えば８ｎｍ）のｎ型のｎ−ＡｌＧａＮ層５が形成されている。ｉ−ＡｌＧａＮ層４及びｎ−ＡｌＧａＮ層５の組成はＡｌ_x1Ｇａ_1-x1Ｎで表わされ、ｘ１の値は０．１〜０．５程度（例えば０．２）である。ｎ−ＡｌＧａＮ層５には、Ｓｉが１×１０¹⁷ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁸ｃｍ^-3）ドーピングされている。

ｎ−ＡｌＧａＮ層５上に、厚さが２ｎｍ〜１０ｎｍ程度（例えば５ｎｍ）のｐ型のｐ−ＩｎＡｌＮ層６が形成されている。ｐ−ＩｎＡｌＮ層６の組成はＩｎ_y1Ａｌ_1-y1Ｎで表わされ、ｙ１の値は０．１０〜０．２０程度（例えば０．１８）である。ｐ−ＩｎＡｌＮ層６には、Ｍｇが１×１０¹⁷ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば１×１０¹⁸ｃｍ^-3）ドーピングされている。

ｐ−ＩｎＡｌＮ層６上に、厚さが０．５ｎｍ〜５ｎｍ程度（例えば２ｎｍ）のノンドープのｉ−ＡｌＮ層７が形成され、その上に、厚さが２ｎｍ〜２０ｎｍ程度（例えば６ｎｍ）のｎ型のｎ−ＧａＮ層８が形成され、その上に、厚さが１０ｎｍ〜１００ｎｍ程度（例えば４０ｎｍ）のＳｉＮ層９が形成されている。ｎ−ＧａＮ層８には、Ｓｉが１×１０¹⁸ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。

ＳｉＮ層９、ｎ−ＧａＮ層８、及びｉ−ＡｌＮ層７には、ゲート電極用の開口部１０ｇが形成されている。また、ＳｉＮ層９、ｎ−ＧａＮ層８、ｉ−ＡｌＮ層７、及びｐ−ＩｎＡｌＮ層６には、開口部１０ｇを間に挟むようにしてソース電極用の開口部１０ｓ、及びドレイン電極用の開口部１０ｄが形成されている。そして、開口部１０ｇ内にゲート電極１１ｇが形成され、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。ゲート電極１１ｇは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されている。また、ソース電極１１ｓ及びドレイン電極１１ｄは、例えば、Ｔａ膜とその上に形成されたＡｌ膜とから構成されている。ゲート電極１１ｇはｐ−ＩｎＡｌＮ層６にショットキー接触しており、ソース電極１１ｓ及びドレイン電極１１ｄはｎ−ＡｌＧａＮ層５にオーミック接触している。

なお、基板１の表面側から見たレイアウトは、例えば図４のようになる。つまり、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの平面形状が櫛歯状となっており、ソース電極１１ｓ及びドレイン電極１１ｄが交互に配置されている。そして、これらの間にゲート電極１１ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図３に示す断面図は、図４中のＩ−Ｉ線に沿った断面図である。また、活性領域１０には、ＡｌＮ層２及びｉ−ＧａＮ層３等が含まれており、活性領域１０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。

このような第１の実施形態における伝導帯のバンド構造は、図５のようになる。図５（ａ）は、ゲート電極１１ｇとソース電極１１ｓ又はドレイン電極１１ｄとの間の領域における深さ方向のバンド構造を示し、図５（ｂ）は、ゲート電極１１ｇを含む領域における深さ方向のバンド構造を示す。

図６に示すように、ｐ−ＩｎＡｌＮ層６のエネルギバンドギャップは、その下に位置するｎ−ＡｌＧａＮ層５及びｉ−ＡｌＧａＮ層４のエネルギバンドギャップよりも大きい。また、ｉ−ＧａＮ層３のエネルギバンドギャップは、その上に位置するｎ−ＡｌＧａＮ層５及びｉ−ＡｌＧａＮ層４のエネルギバンドギャップよりも小さい。

また、ｉ−ＧａＮ層３とｉ−ＡｌＧａＮ層４との間のヘテロ接合界面には、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層３のｉ−ＡｌＧａＮ層４との界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れ、この部分が電子走行層（チャネル）として機能する。また、ｉ−ＡｌＧａＮ層４及びｎ−ＡｌＧａＮ層５が電子供給層として機能する。

ところが、本実施形態では、ｐ−ＩｎＡｌＮ層６がｎ−ＡｌＧａＮ層５とヘテロ接合し、ｐ−ＩｎＡｌＮ層６の格子定数は、図６に示すように、ｎ−ＡｌＧａＮ層５の格子定数よりも大きい。このため、これらの間のヘテロ接合界面にアクセプタとして作用する負のピエゾ電荷が発生して、図５（ｂ）に示すように、このヘテロ接合界面のエネルギバンドが持ち上がる。この結果、ゲート電極１１ｇの下方では、ｉ−ＧａＮ層３から２ＤＥＧが消失する。従って、ゲート電極１１ｇに電圧が印加されない状態では、リーク電流は流れない。

一方、ゲート電極１１ｇとソース電極１１ｓ又はドレイン電極１１ｄとの間の領域では、ｉ−ＡｌＮ層７とｐ−ＩｎＡｌＮ層６との間に格子不整合があり、ｉ−ＡｌＮ層７の格子定数は、図６に示すように、ｐ−ＩｎＡｌＮ層６の格子定数よりも小さい。従って、ｉ−ＡｌＮ層７とｐ−ＩｎＡｌＮ層６のヘテロ接合界面にドナーとして作用する正のピエゾ電荷が発生して、図５（ａ）に示すように、このヘテロ接合界面のエネルギバンドが下がる。この結果、ｉ−ＧａＮ層３に十分な２ＤＥＧが存在する。

従って、本実施形態に係るＧａＮ系ＨＥＭＴによれば、ノーマリオフ動作が可能であるだけでなく、ゲート電極１１ｇに電圧が印加されない状態（オフ状態）では、大きなドレイン電圧が印加されてもリーク電流は流れず、オン時には、大きな電流を得ることができる。

つまり、図７に示すように、閾値電圧Ｖｔｈが従来のものより高くなると共に、ゲート電圧が０Ｖのときにドレイン電流が０になる。また、ドレイン電流が大きくなると共に、ドレイン電流がゲート電圧に対して大きく上昇するゲート電圧の範囲が広くなる。

なお、ショットキーバリア層として機能するｐ型のｐ−ＩｎＡｌＮ層６に代えてノンドープのＩｎＡｌＮ層を用いてもよい。また、ショットキーバリア層に更にＧａ等が含まれていてもよい。この場合、ショットキーバリア層の組成は、例えば（Ｉｎ_xＡｌ_1-x）_yＧａ_1-yＮ層（０＜ｘ≦１、０＜ｙ＜１）で表わされる。また、ｉ−ＡｌＮ層７にＧａ等が含まれていてもよい。また、電子供給層として機能するｉ−ＡｌＧａＮ層４及びｎ−ＡｌＧａＮ層５に他の元素が含まれていてもよい。

また、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図８Ａ乃至図８Ｅは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図８Ａに示すように、基板１上に、ＡｌＮ層２及びｉ−ＧａＮ層３をこの順で形成する。次いで、ｉ−ＧａＮ層３上に、ｉ−ＡｌＧａＮ層４、ｎ−ＡｌＧａＮ層５、ｐ−ＩｎＡｌＮ層６、ｉ−ＡｌＮ層７、及びｎ−ＧａＮ層８をこの順で形成する。ｉ−ＡｌＧａＮ層４、ｎ−ＡｌＧａＮ層５、ｐ−ＩｎＡｌＮ層６、ｉ−ＡｌＮ層７、及びｎ−ＧａＮ層８の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料、インジウム（Ｉｎ）の原料としては、例えば、夫々トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウムを使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ₃）を使用することができる。また、ｎ−ＡｌＧａＮ層５及びｎ−ＧａＮ層８に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ₄）を使用することができる。ｐ−ＩｎＡｌＮ層６に不純物として含まれるマグネシウム（Ｍｇの原料としては、例えばシクロペンタマグネシウム（Ｃｐ２Ｍｇ）を使用することができる。

ｎ−ＧａＮ層８の形成後には、その上にＳｉＮ層９を、例えばプラズマＣＶＤ（chemical vapor deposition）法により形成する。

次いで、ＳｉＮ層９上に、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ＳｉＮ層９、ｎ−ＧａＮ層８、ｉ−ＡｌＮ層７、及びｐ−ＩｎＡｌＮ層６のエッチングを行うことにより、図８Ｂに示すように、ＳｉＮ層９、ｎ−ＧａＮ層８、ｉ−ＡｌＮ層７、及びｐ−ＩｎＡｌＮ層６に、ソース電極用の開口部１０ｓ及びドレイン電極用の開口部１０ｄを形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部１０ｓ及び１０ｄの深さに関し、ｐ−ＩｎＡｌＮ層６の一部を残してもよく、また、ｎ−ＡｌＧａＮ層５の一部を除去してもよい。つまり、開口部１０ｓ及び１０ｄの深さがＳｉＮ層９、ｎ−ＧａＮ層８、ｉ−ＡｌＮ層７、及びｐ−ＩｎＡｌＮ層６の総厚と一致している必要はない。

続いて、図８Ｃに示すように、開口部１０ｓ及び１０ｄ内に、夫々ソース電極１１ｓ及びドレイン電極１１ｄをリフトオフ法により形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成では、開口部１０ｓ及び１０ｄを形成する際に用いたレジストパターンを除去した後、ソース電極１１ｓ及びドレイン電極１１ｄを形成する領域を開口する新たなレジストパターンを形成し、Ｔａ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜の厚さは、例えば、夫々３０ｎｍ程度、２００ｎｍ程度とする。そして、窒素雰囲気中で４００℃〜１０００℃、例えば６００℃で熱処理を行い、オーミック特性を確立する。

ソース電極１１ｓ及びドレイン電極１１ｄの形成後、開口部１０ｇを形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンを用いたエッチングを行うことにより、図８Ｄに示すように、ＳｉＮ層９、ｎ−ＧａＮ層８、及びｉ−ＡｌＮ層７に開口部１０ｇを形成する。このエッチングとしては、例えば、塩素系ガスを用いたドライエッチング及び酸を用いたウェットエッチングを組み合わせて行う。これは、ｐ−ＩｎＡｌＮ層６のエッチングを回避しながら、ｉ−ＡｌＮ層７を確実に選択的に除去するためである。

その後、図８Ｅに示すように、開口部１０ｇ内に、ゲート電極１１ｇをリフトオフ法により形成する。ゲート電極１１ｇの形成では、開口部１０ｇを形成する際に用いたレジストパターンを除去した後、ゲート電極１１ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々３０ｎｍ程度、４００ｎｍ程度とする。

このような製造方法により、図７に示す構造のＧａＮ系ＨＥＭＴを得ることができる。

なお、ゲート電極１１ｇのゲート長、即ちソース電極１１ｓとドレイン電極１１ｄとを結ぶ方向の長さは、０．５μｍ〜５μｍ程度（例えば２μｍ）である。また、ユニットゲート幅、即ちゲート長の方向に直交する方向の長さは、２００μｍ〜１０００μｍ程度（例えば４００μｍ）である。

（第２の実施形態）
次に、第２の実施形態について説明する。図９は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第２の実施形態では、第１の実施形態におけるｐ−ＩｎＡｌＮ層６に代わって、厚さが２ｎｍ〜２０ｎｍ程度（例えば５ｎｍ）のノンドープのｉ−ＩｎＡｌＮ層１６が設けられている。ｉ−ＩｎＡｌＮ層１６の組成はＩｎ_y2Ａｌ_1-y2Ｎで表わされ、ｙ２の値は上面から下面に近づくほど小さくなっており、上面において０．２３であり、下面において０．１５である。つまり、ｉ−ＩｎＡｌＮ層１６では、ｉ−ＡｌＮ層７との界面においてＩｎが最も多く、ｎ−ＡｌＧａＮ層５との界面において最も少ない。また、ｉ−ＩｎＡｌＮ層１６の下面（ｙ２＝０．１５）における格子定数をｎ−ＡｌＧａＮ層５の格子定数よりも大きく保つため、ｘ１の値は例えば０．４である。つまり、ｎ−ＡｌＧａＮ層５の組成は、例えばＡｌ_0.4Ｇａ_0.6Ｎで表わされる。

他の構成は第１の実施形態と同様である。

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第１の実施形態におけるｐ−ＩｎＡｌＮ層６中のＩｎの割合が一定であるのに対し（例えばｙ１＝０．１８）、第２の実施形態では、ｉ−ＩｎＡｌＮ層１６中のＩｎの割合が変化し（例えばｙ２＝０．１５（ｎ−ＡｌＧａＮ層５との界面）〜０．２３（ｉ−ＡｌＮ層７との界面））、ｉ−ＡｌＮ層７との界面におけるＩｎの割合が高くなっている。このため、図１０に示すように、ｉ−ＡｌＮ層７との間の格子定数の差が大きく、第１の実施形態よりも２ＤＥＧを生じさせることができ、オン電流を増加させることができる。また、ｎ−ＡｌＧａＮ層５との界面における格子定数の差が小さいため、内部応力を抑制することもできる。

従って、図１１に示すように、閾値電圧Ｖｔｈが更に高くなる。また、ゲート電圧を正に振り込んだ時のドレイン電流が更に大きくなると共に、ゲート電圧に対してドレイン電流が増加する率（電流増幅率）も大きくなる。

なお、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第１の実施形態におけるｐ−ＩｎＡｌＮ層６の形成に代えて、Ｉｎ及びＡｌの原料の流量を徐々に変化させながらｉ−ＩｎＡｌＮ層１６を形成すればよい。

なお、ｐ−ＩｎＡｌＮ層６又はｉ−ＩｎＡｌＮ層１６中の上面側のＩｎの割合が大きいほど、２ＤＥＧの量は多くなるが、これらの層のエネルギバンドギャップがＧａＮのエネルギバンドギャップより低くなると、ゲート電極１１ｇの側面からの順方向リーク電流が増加する。このため、Ｉｎの割合は、ｐ−ＩｎＡｌＮ層６又はｉ−ＩｎＡｌＮ層１６のエネルギバンドギャップがＧａＮのエネルギバンドギャップ以上となる範囲内にあることが好ましい。また、ｉ−ＩｎＡｌＮ１層６の下面の格子定数はｎ−ＡｌＧａＮ層５のそれよりも大きく、ＧａＮのそれよりも小さいことが好ましい。ｉ−ＩｎＡｌＮ１層６の下面の格子定数がｎ−ＡｌＧａＮ層５の格子定数よりも大きくない場合には、アクセプタとして作用する負のピエゾ電荷が発生しないことがあるためである。更に、ｉ−ＡｌＧａＮ層４とｉ−ＧａＮ層３との界面のドナーのピエゾ電荷を減らさないために、ｉ−ＩｎＡｌＮ層１６の下面の格子定数はｉ−ＧａＮ層３のそれよりも小さいことが望ましい。ｉ−ＩｎＡｌＮ層１６の下面の格子定数がｉ−ＧａＮ層３の格子定数よりも小さくない場合には、逆方向の歪によりｉ−ＡｌＧａＮ層４とｉ−ＧａＮ層３との界面のドナーが減ることがあるからである。

また、ショットキーバリア層として機能するノンドープのｉ−ＩｎＡｌＮ層１６に代えてｐ型のＩｎＡｌＮ層を用いてもよい。また、Ｉｎ及びＡｌの割合の変化は、連続的である必要はなく、段階的に変化していてもよい。

（第３の実施形態）
次に、第３の実施形態について説明する。図１２は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第３の実施形態では、開口部１０ｇの内面に沿って、厚さが２ｎｍ〜４０ｎｍ程度（例えば１０ｎｍ）のタンタル酸化膜（Ｔａ₂Ｏ₅膜）１７が形成されている。そして、このタンタル酸化膜１７を介してゲート電極１１ｇが開口部１０ｇ内に設けられている。タンタル酸化膜１７は、ＳｉＮ層９、ソース電極１１ｓ及びドレイン電極１１ｄを覆っている。タンタル酸化膜１７は、例えば原子層デポジション（ＡＬＤ）により形成することができる。この場合、例えば、３５０℃でＴａ有機物及び酸素プラズマを反応炉に導入して膜を形成した後に、６００℃で１０分間のアニール処理を行って水素を脱離させればよい。なお、タンタル酸化膜１７に代えて、ハフニウム系酸化膜若しくはアルミニウム系酸化膜又はこれらの混合物の酸化膜を絶縁膜として形成してもよく、また、オキシナイトライド系（ＯＮ系）膜を絶縁膜として形成してもよい。

他の構成は第２の実施形態と同様である。

このような第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。また、第２の実施形態ではショットキーゲート構造が採用されているのに対し、第３の実施形態では絶縁ゲート構造が採用されている。このため、図１３に示すように、閾値電圧Ｖｔｈがより一層高くなる。また、ドレイン電流がより一層大きくなると共に、ドレイン電流がゲート電圧に対して大きく上昇するゲート電圧の範囲もより一層広くなる。

なお、第３の実施形態において、ｉ−ＩｎＡｌＮ層１６に代えてｐ−ＩｎＡｌＮ層６が設けられていてもよい。

また、いずれの実施形態においても、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

また、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極１１ｓ及びドレイン電極１１ｄの形成後の熱処理を省略してもよい。また、ゲート電極１１ｇに対して熱処理を行ってもよい。

また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。

１：基板
２：ＡｌＮ層
３：ｉ−ＧａＮ層
４：ｉ−ＡｌＧａＮ層
５：ｎ−ＡｌＧａＮ層
６：ｐ−ＩｎＡｌＮ層
７：ｉ−ＡｌＮ層
８：ｎ−ＧａＮ層
９：ＳｉＮ層
１０：活性領域
１０ｇ、１０ｓ、１０ｄ：開口部
１１ｄ：ドレイン電極
１１ｇ：ゲート電極
１１ｓ：ソース電極
１６：ｉ−ＩｎＡｌＮ層
１７：タンタル酸化膜

Claims (6)

1. 基板と、
   前記基板上方に形成された電子走行層と、
   前記電子走行層上方に形成され、ＡｌＧａＮを含む電子供給層と、
   前記電子供給層上に形成され、ＩｎＡｌＮを含むショットキーバリア層と、
   前記電子供給層にオーミック接触するソース電極及びドレイン電極と、
   前記ソース電極と前記ドレイン電極との間で前記ショットキーバリア層上に形成された絶縁膜と、
   前記絶縁膜上に形成されたゲート電極と、
   を有し、
   前記ショットキーバリア層を構成する結晶の格子定数は、前記電子供給層を構成する結晶の格子定数よりも大きく、
   前記ショットキーバリア層を構成する材料のバンドギャップは、前記電子供給層を構成する材料のバンドギャップよりも大きいことを特徴とする化合物半導体装置。
2. 前記ショットキーバリア層中のＩｎの割合が前記電子供給層から離間するほど高くなっていることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記ショットキーバリア層の組成は、（Ｉｎ_xＡｌ_1-x）_yＧａ_1-yＮ層（０＜ｘ≦１、０＜ｙ＜１）で表わされることを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記ショットキーバリア層上に形成されたＡｌＮ層を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記ショットキーバリア層中のＩｎの割合が前記電子供給層側から前記ＡｌＮ層側にかけて高くなっていることを特徴とする請求項４に記載の化合物半導体装置。
6. 基板上方に電子走行層を形成する工程と、
   前記電子走行層上方に、ＡｌＧａＮを含む電子供給層を形成する工程と、
   前記電子供給層上に、ＩｎＡｌＮを含むショットキーバリア層を形成する工程と、
   前記電子供給層にオーミック接触するソース電極及びドレイン電極を形成する工程と、
   前記ソース電極と前記ドレイン電極との間で前記ショットキーバリア層上に絶縁膜を形成する工程と、
   前記絶縁膜上にゲート電極を形成する工程と、
   を有し、
   前記ショットキーバリア層を構成する結晶の格子定数は、前記電子供給層を構成する結晶の格子定数よりも大きく、
   前記ショットキーバリア層を構成する材料のバンドギャップは、前記電子供給層を構成する材料のバンドギャップよりも大きいことを特徴とする化合物半導体装置の製造方法。

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