JP5290682B2 - 窒化物半導体装置 - Google Patents

Description

本発明は窒化物半導体装置に関する。

窒化物半導体はワイドギャップ、高い絶縁破壊電界、高い飽和電子速度、熱的安定性を有し、耐高温・高出力・高周波トランジスタ等の電子デバイスへの応用が期待され、開発が進められている。

窒化物半導体電子デバイスにおいて、期待されている応用のひとつにスイッチング等の電力応用がある。電力応用においては、回路の信頼性向上のために、その電子デバイスがノーマリーオフ動作することが求められる。その場合の閾値は +1.5V から +3V 程度が望ましい。

窒化物半導体素子においては、横型のＡｌＧａＮ/ＧａＮ電界効果トランジスタ（ＦＥＴ）が主流である。しかし、この構造では、ＡｌＧａＮとＧａＮの分極効果により高濃度の２次元電子ガス（２ＤＥＧ）がヘテロ界面に誘起するため、その素子は、通常、ノーマリーオンで動作する。そこで、ノーマリーオフ動作のためには、素子構造を工夫することが必要である。

ノーマリーオフ動作のためのひとつの手法として、ＩｎＡｌＮもしくはＡｌＩｎＧａＮを障壁層として用いる手法も提案されている（下記非特許文献１参照）。Ｉｎ組成 0.3 程度の、ＧａＮ上のＩｎＡｌＮは、圧縮側にひずむため、ピエゾ分極と自発分極の総和が０に近くなる。そのため、２ＤＥＧが誘起されず、ノーマリーオフ動作素子への応用が可能である。また、この組成のＩｎＡｌＮは、ＧａＮとの伝導帯不連続量が 0.5eV 程度と高いことが予測され、耐圧も優れていると予測される。

しかし、ＩｎＡｌＮは、ＧａＮ上での結晶成長が困難であり、ヘテロ界面の急峻性もＡｌＧａＮと比較して劣っているため、電子移動度が極端に遅いことが懸念される。これに加えて、ＦＥＴのアクセス抵抗（ソース電極下からドレイン電極下までの電路の、ゲート電圧によって制御される２ＤＥＧ以外の部分に由来する抵抗）が高抵抗であることも、ＦＥＴの高性能化を阻む要因である。
O. Ambacher, R. Dimitrov, M. Stutzmann, B. E. Foutz, M. J. Murphy, J. A. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Chumbes, B. Green, A. J. Sierakowski, W. J. Schaff, and L. F. Eastman, Phys. Stat. Sol. (b) 216, 381-389 (1999). W. Walukiewicz, S. X. Li, J. Wu, K. M. Yu, J. W. Ager III, E. E. Haller, Hai Lu, William J. Schaff, J. Cryst. Growth 269, 119-127 (2004).

従来技術においては、結晶品質、ヘテロ界面の低い急峻性により、電子移動度が非常に低いという、解決すべき課題があり、また、アクセス抵抗が高く、ＦＥＴの高性能化が困難であるという課題もある。

本発明は上記課題に鑑みてなされたものであり、本発明が解決しようとする課題は、電子移動度が高く、アクセス抵抗が低いＦＥＴとして動作する窒化物半導体装置を提供することである。

上記課題を解決するために、本発明では以下の手段をとる。

すなわち、本発明に係る電界効果トランジスタとして動作する窒化物半導体装置においては、ＧａＮ上に第１の窒化物半導体層を有し、前記第１の窒化物半導体層上に第２の窒化物半導体層を有し、前記第１の窒化物半導体層の一部および前記第２の窒化物半導体層の少なくとも一部、もしくは前記第２の窒化物半導体層の少なくとも一部を前記第２の窒化物半導体層に平行な方向において挟む２つの第３の窒化物半導体層を有し、前記第２の窒化物半導体層上および２つの前記第３の窒化物半導体層それぞれの一部の上に一体化した１つのゲート電極を有し、一方の前記第３の窒化物半導体層上にソース電極を有し、他方の前記第３の窒化物半導体層上にドレイン電極を有し、前記第２の窒化物半導体層は、Ｉｎ _ｙ Ａ１ _１−ｙ Ｎ、Ａｌ _{１−ｗ−ｚ} Ｉｎ _ｗ Ｇａ _ｚ Ｎ、ＧａＮ/Ｉｎ _ｙ’ Ａｌ _１−ｙ’ ＮまたはＧａＮ/Ａｌ _{１−ｗ’−ｚ} Ｉｎ _ｗ’ Ｇａ _ｚ Ｎで構成され、前記ｙは不等式 0.27≦ｙ≦0.4 を満たし、前記ｗは不等式 0.27≦ｗ≦0.4 を満たし、前記ｙ'は不等式 0.26≦ｙ'≦0.4 を満たし、前記ｗ'は不等式 0.26≦ｗ'≦0.4 を満たし、前記ｚは不等式 0＜ｚ≦0.05 を満たし、前記第１の窒化物半導体層と前記ゲート電極との間の前記第２の窒化物半導体層の厚さｃは不等式 3nm≦ｃ≦20nm を満たし、前記第１の窒化物半導体層と前記第３の窒化物半導体層との間に前記第２の窒化物半導体層が存在する場合には、該第２の窒化物半導体層の厚さは 20nm を超えないことを特徴とする。

また、本発明に係る窒化物半導体装置においては、前記第２の窒化物半導体層の一部と一方の前記第３の窒化物半導体層の一部との間、および、前記第２の窒化物半導体層の一部と他方の前記第３の窒化物半導体層の一部との間に、それぞれまたがる２つの第１の絶縁体層を有し、前記ゲート電極は、前記第２の窒化物半導体層上および前記２つの第１の絶縁体層それぞれの少なくとも一部の上に一体化して形成されていることを特徴とする。
また、前記第２の窒化物半導体層と、一方の前記第３の窒化物半導体層の一部と、他方の前記第３の窒化物半導体層の一部との間にまたがって一体化した１つの第２の絶縁体層を有し、前記ゲート電極は前記第２の絶縁体層上に形成されていることを特徴とする。
また、前記第１の窒化物半導体層は、Ａ１ _ｘ Ｇａ _１−ｘ ＮまたはＡ１ _ｘ Ｇａ _１−ｘ Ｎ/ＡｌＮで構成され、前記ｘは不等式 0.1≦ｘ≦0.3 を満たし、前記ＡｌＮの厚さは 3nm を超えず、前記第１の窒化物半導体層において、前記ＧａＮと前記第２の窒化物半導体層との間における厚さａは不等式 1nm≦ａ≦40nm を満たし、前記ＧａＮと前記第３の窒化物半導体層との間における厚さｂは不等式 1nm≦ｂ≦ａ＋20nm を満たすことを特徴とする。
また、前記第３の窒化物半導体層は、ＡｌＧａＮまたはＧａＮ/ＡｌＧａＮ層で構成され、前記第３の窒化物半導体層において、前記ソース電極およびドレイン電極のいずれもが設けられていない部位における厚さｄは不等式 5nm≦d≦40nm を満たし、前記ソース電極またはドレイン電極が設けられている部位における厚さｅは不等式 1nm≦ｅ≦ｄを満たすことを特徴とする。
また、前記第１の絶縁体層および第２の絶縁体層は、ＳｉＯ _２ 、Ｓｉ _３ Ｎ _４ 、Ａｌ _２ Ｏ _３ 、ＨｆＯ、ＺｒＯのいずれか、またはそれらからなる多層構造で構成されることを特徽とする。

このような構造において、ＧａＮとの間に分極電荷を生じないＩｎＡｌＮ、ＡｌＧａＩｎＮからなる第２の窒化物半導体層がチャネルでの２ＤＥＧの誘起を防ぐことで、素子のノーマリーオフ動作が可能となる効果がある。

また、高品質な結晶成長が容易なＡｌＧａＮ、もしくはＡｌＧａＮ/ＡｌＮで構成される第１の窒化物半導体層と、ＧａＮチャネルが接合されているため、ヘテロ界面は急峻であり、高電子移動度が実現可能であるという効果がある。

また、高濃度のｎ型であるＡｌＧａＮもしくはＧａＮ/ＡｌＧａＮからなる第３の窒化物半導体層がソース、ドレイン電極とオーミック接合されていること、および第３の窒化物半導体層下のチャネルでは２ＤＥＧが誘起されることで、接触抵抗およびアクセス抵抗が低減されるという効果がある。

このように、本発明の実施によって、電子移動度が高く、アクセス抵抗が低いＦＥＴとして動作する窒化物半導体装置を提供することが可能となる。

以下に、本発明を、実施の形態例によって説明する。

なお、以下の説明においては、第１の窒化物半導体層をＡ層とし、第２の窒化物半導体層をＢ層とし、第３の窒化物半導体層をＣ層とし、第１の絶縁体層を絶縁層Ｄとし、第２の絶縁体層を絶縁層Ｅとし、さらに、図においては、Ａ層、Ｂ層、Ｃ層、絶縁層Ｄ、絶縁層Ｅを、それぞれ、単に、Ａ、Ｂ、Ｃ、Ｄ、Ｅで表す。

［参考例］
図１、５は、参考例であるＦＥＴの断面模式図である。図において、ＧａＮ１の上にＡｌＧａＮまたはＡｌＧａＮ/ＡｌＮからなるＡ層２が形成され、Ａ層２の上にＩｎＡｌＮ、ＡｌＧａＩｎＮ、ＧａＮ/ＩｎＡｌＮまたはＧａＮ/ＡｌＧａＩｎＮからなるＢ層３が形成され、Ａ層２の一部およびＢ層３の少なくとも一部（図１の場合、この図においてはＢ層３の全部）あるいはＢ層３の少なくとも一部（図５の場合）が、Ｂ層３に平行な方向において、ｎ型のＡｌＧａＮまたはＧａＮ/ｎ型ＡｌＧａＮからなる２つのＣ層４に挟まれており、Ｂ層３の上にゲート電極９が形成され、一方のＣ層４の上にソース電極７が形成され、他方のＣ層４の上にドレイン電極８が形成されている。

図９に、上記ＦＥＴの具体的な例を示す。ここでは、Ｂ層３は厚さ(ｃ)が 10nm のＩｎ_０．３２Ａｌ_０．６８Ｎから構成され、Ａ層２は厚さ(ａ＝ｂ)が 3nm のＡｌ_０．２２Ｇａ_０．７８Ｎから構成されている。Ｃ層４は厚さ(ｄ＝ｅ)が 12nm のＡｌ_０．３Ｇａ_０．７Ｎとした。また、この場合には、Ａ層２とＣ層４との間にＢ層３は存在しない。

図１０に、ゲート下構造（Ｂ層/Ａ層/ＧａＮ）のバンドダイアグラムを示す。チャネルはフェルミレベル（0.0eV）より高く、チャネルに２ＤＥＧは誘起されていないことがわかる。

−方、ソース電極７、ドレイン電極８下もしくはアクセス領域（該両電極下から、ゲート電圧によって誘起される２ＤＥＧにいたる領域）でのバンドは、従来のＡｌＧａＮとＧａＮの分極効果により 1×10^１３ｃｍ^−２ 程度の２ＤＥＧが誘起されている。また、ソース電極７、ドレイン電極８の接触抵抗は 0.3Ωmmと低い値であった。なお、このＣ層４をＳｉドープすることにより、さらなる低接触抵抗化も可能である。

以上に説明したように、本発明によれば、低アクセス抵抗かつノーマリーオフ動作するＦＥＴの作製が可能である。

図９の構造において、閾値Ｖ_Ｔは、近似的に下記の式で予測される。
Ｖ_Ｔ ＝ Φ_Ｂ−ΔＥ_{Ｃ，ＩｎＡｌＮ／ＡｌＧａＮ}−△Ｅ_{Ｃ，ＡｌＧａＮ／ＧａＮ}−ｅｄ_{ＩｎＡｌＮ}Ｐ_{ＩｎＡｌＮ}/ε_{ＩｎＡｌＮ}−ｅｄ_{ＡｌＧａＮ}Ｐ_{ＡｌＧａＮ}/ε_{ＡｌＧａＮ}，
ここで、Φ_Ｂはゲート電極とＢ層表面でのショットキー障壁高さである。ΔＥ_{Ｃ，ＩｎＡｌＮ／ＡｌＧａＮ}、△Ｅ_{Ｃ，ＡｌＧａＮ／ＧａＮ}は、それぞれ、ＩｎＡｌＮ（Ｂ層）とＡｌＧａＮ（Ａ層）、ＡｌＧａＮ（Ａ層）とＧａＮの伝導帯不連続量である。ｄ_{ＩｎＡｌＮ}とｄ_{ＡｌＧａＮ}は、それぞれ、ＩｎＡｌＮ（Ｂ層）とＡｌＧａＮ（Ａ層）の膜厚である。Ｐ_{ＩｎＡｌＮ}、Ｐ_{ＡｌＧａＮ}は、それぞれ、ＩｎＡｌＮ（Ｂ層）、ＡｌＧａＮ（Ａ層）のＧａＮ間とに生じる分極である。ε_{ＩｎＡｌＮ}とε_{ＡｌＧａＮ}はそれぞれＩｎＡｌＮ（Ｂ層）とＡｌＧａＮ（Ａ層）の誘電率である。ｅは素電荷量である。

Ｖ_Ｔ＞０の時に、ＦＥＴはノーマリーオフ動作することになる。

図１１に、Ｂ層のＩｎＡｌＮのＩｎ組成と閾値（Ｖ_Ｔ）との関係を、Ａ層のＡｌＧａＮのＡｌ組成別に示した。物性パラメータは非特許文献１、２を参考にして決めた。ショットキー障壁高さはゲート電極材料によるが、ここではゲート電極材料としてＮｉを想定した。Ｂ層のＩｎＡｌＮの膜厚(ｃ)は 10nm、Ａ層のＡｌＧａＮの膜厚(ａ)は 2nm とした。組成によりＶ_Ｔはシフトするが、概ねＩｎ組成 0.27 以上で本発明は有効である。この組成より、ＩｎＡｌＮが相分離を生じるＩｎ組成 0.4 までの範囲内で本発明は有効である。

Ｂ層がＧａＮ/ＩｎＡｌＮである時は、閾値はおよそ +0.5V シフトした（図１１の点線）。この構造では、Ｂ層のＩｎＡｌＮのＩｎ組成が概ね 0.26 以上、0.4 以下で有効である。

Ｂ層のＩｎＡｌＮの膜厚(ｃ)は、制御可能な
3nm から格子緩和の臨界膜厚 20nm の範囲で有効である。

Ａ層のＡｌＧａＮの膜厚(ａ)はＡｌ組成を 0.3 とした時、ＩｎＡｌＮの合金散乱を抑制するのに有効な膜厚 1nm 以上、臨界膜厚 40nm 以下で有効である。

Ｃ層のｎ型ＡｌＧａＮまたはＧａＮ/ｎ型ＡｌＧａＮの有効な膜厚(ｄ)は、２ＤＥＧが誘起する膜厚である 5nm 以上、臨界膜厚 40nm 以下で有効である。

なお、Ｃ層４が、図１のようにＡ層２に接触している場合と、図５のようにＢ層３に接触している場合のいずれの場合においても、本発明における、チャネルに２ＤＥＧが誘起される効果を有する。なお、図５のように、Ａ層２とＣ層４との間にＢ層３が存在している場合には、そのＢ層３の厚さは 20nm を超えないようにするとよい。

［実施の形態例］
図２、６は、本発明の実施の形態例であるＦＥＴの断面模式図である。このＦＥＴは、ＧａＮ
１の上にＡｌＧａＮまたはＡｌＧａＮ/ＡｌＮからなるＡ層２が形成され、Ａ層２の上にＩｎＡｌＮ、ＡｌＧａＩｎＮ、ＧａＮ/ＩｎＡｌＮまたはＧａＮ/ＡｌＧａＩｎＮからなるＢ層３が形成され、Ａ層２の一部およびＢ層３の少なくとも一部（図２の場合、この図においてはＢ層３の全部）あるいはＢ層３の少なくとも一部（図６の場合）が、Ｂ層３に平行な方向において、ｎ型のＡｌＧａＮまたはＧａＮ/ｎ型ＡｌＧａＮからなる２つのＣ層４に挟まれており、Ｂ層３および２つのＣ層４の一部の上に１つのゲート電極９が形成され、一方のＣ層４の上にソース電極７が形成され、他方のＣ層４の上にドレイン電極８が形成されている。

具体的な例を図１２に示す。この場合には、Ａ層２はＡｌＧａＮからなり、Ｂ層３はＩｎＡｌＮからなり、Ｃ層４はＧａＮ/ｎ型ＡｌＧａＮからなる。この構造では、実施の形態例１と同様に、ノーマリーオフ動作するという本発明の効果を有する。さらに、アクセス領域がないため、実施の形態例１よりリーク電流特性や耐圧が劣るものの、実施の形態例１よりも低いオン抵抗を得ることができる。
図３、７は、参考例、実施の形態例であるＦＥＴの断面模式図である。図において、ゲート電極９と２つのＣ層４それぞれとの間に１つずつ、合わせて２つの絶縁層Ｄ５が挿入された構造以外は、図２、６に示した構造が形成されている。すなわち、Ｂ層３の一部と一方のＣ層４の一部との間、および、Ｂ層３の一部と他方のＣ層４の一部との間に、それぞれまたがる２つの絶縁層Ｄ
５が形成され、Ｂ層３の上および２つの絶縁層Ｄ ５それぞれの少なくとも一部の上に１つのゲート電極９が形成されている。

図３、７に示したＦＥＴは、図２、６に示したＦＥＴに比べ、ゲートとアクセス領域間のゲートリークを抑制する効果を有する。

図４、８は、参考例、実施の形態例であるＦＥＴの断面模式図である。図において、ゲート電極９下に１つの絶縁層Ｅ ６が挿入された構造以外は、図２、６に示した構造が形成されている。すなわち、Ｂ層３と、一方のＣ層４の一部と、他方のＣ層４の一部との間にまたがって１つの絶縁層Ｅ
６が形成され、絶縁層Ｅ ６の上にゲート電極９が形成されている。

この構造においては、順方向のゲートリークを抑制する効果があり、より大電流での動作が可能である。

上記の実施の形態例において、Ａ層２、Ｂ層３、Ｃ層４、絶縁層Ｄ
５、絶縁層Ｅ ６の組成や厚さは、上記した場合を含めて、以下のように定めるとよい。

Ａ層２は、Ａ１_ｘＧａ_１‐ｘＮまたはＡ１_ｘＧａ_１‐ｘＮ/ＡｌＮで構成され、前記ｘは不等式 0.1≦ｘ≦0.3 を満たし、前記ＡｌＮの厚さは 3nm を超えず、Ａ層２において、ＧａＮ１とＢ層３間の厚さａは不等式
1nm≦ａ≦40nm を満たし、ＧａＮ１とＣ層４間の厚さｂ（図５の場合のように、その部位にＢ層３が存在する場合には、その厚さも含む）は、不等式 1nm≦ｂ≦ａ＋20nm を満たすようにする。

Ｂ層３は、Ｉｎ_ｙＡ１_１‐ｙＮ、Ａｌ_{１−ｗ−ｚ}Ｉｎ_ｗＧａ_ｚＮ、ＧａＮ/Ｉｎ_ｙ’Ａｌ_１‐ｙ’ＮまたはＧａＮ/Ａｌ_{１−ｗ’−ｚ}Ｉｎ_ｗ’Ｇａ_ｚＮで構成され、前記ｙは不等式 0.27≦ｙ≦0.4 を満たし、前記ｗは不等式 0.27≦ｗ≦0.4 を満たし、前記ｙ'は不等式 0.26≦ｙ'≦0.4 を満たし、前記ｗ'は不等式 0.26≦ｗ'≦0.4 を満たし、前記ｚは不等式 0＜ｚ≦0.05 を満たし、Ａ層２とゲート電極９との間のＢ層３の厚さｃは不等式 3nm≦ｃ≦20nm を満たし、Ａ層２とＣ層４との間にＢ層３が存在する場合には、そのＢ層３の厚さは 20nm を超えないようにする。

Ｃ層４は、ＡｌＧａＮまたはＧａＮ/ＡｌＧａＮで構成され、Ｃ層４において、ソース電極７およびドレイン電極８のいずれもが設けられていない部位における厚さｄは不等式 5nm≦ｄ≦40nm を満たし、ソース電極７またはドレイン電極８が設けられている部位における厚さｅは不等式 1nm≦ｅ≦ｄを満たすようにする。

絶縁層Ｄ ５および絶縁層Ｅ ６は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＨｆＯ、ＺｒＯのいずれか、またはそれらからなる多層構造で構成する。

上記の構成によって、電子移動度が高く、アクセス抵抗が低く、ノーマリーオフ動作するＦＥＴである窒化物半導体装置を提供することが可能となる。

参考例であるＦＥＴの断面模式図である。 実施の形態例であるＦＥＴの断面模式図である。 参考例であるＦＥＴの断面模式図である。 実施の形態例であるＦＥＴの断面模式図である。 参考例に係る窒化物半導体装置の他の例であるＦＥＴの断面模式図である。 実施の形態例に係る窒化物半導体装置の他の例であるＦＥＴの断面模式図である。 参考例に係る窒化物半導体装置の他の例であるＦＥＴの断面模式図である。 実施の形態例に係る窒化物半導体装置の他の例であるＦＥＴの断面模式図である。 参考例に係る窒化物半導体装置の一例であるＦＥＴの具体的断面模式図である。 実施の形態例に係るＦＥＴのゲート下構造（Ｂ層/Ａ層/ＧａＮ）のバンドダイアグラムを示す図である。 実施の形態例に係るＦＥＴにおけるＢ層のＩｎＡｌＮのＩｎ組成と閾値（Ｖ_Ｔ）との関係を、Ａ層のＡｌＧａＮのＡｌ組成別に示す図である。 実施の形態例に係る窒化物半導体装置の一例であるＦＥＴの具体的断面模式図である。

符号の説明

１：ＧａＮ、２：Ａ層、３：Ｂ層、４：Ｃ層、５：絶縁層Ｄ、６：絶縁層Ｅ、７：ソース電極、８：ドレイン電極、９：ゲート電極。

Claims (6)

1. ＧａＮ上に第１の窒化物半導体層を有し、前記第１の窒化物半導体層上に第２の窒化物半導体層を有し、前記第１の窒化物半導体層の一部および前記第２の窒化物半導体層の少なくとも一部、もしくは前記第２の窒化物半導体層の少なくとも一部を前記第２の窒化物半導体層に平行な方向において挟む２つの第３の窒化物半導体層を有し、
   前記第２の窒化物半導体層上および２つの前記第３の窒化物半導体層それぞれの一部の上に一体化した１つのゲート電極を有し、一方の前記第３の窒化物半導体層上にソース電極を有し、他方の前記第３の窒化物半導体層上にドレイン電極を有し、
   前記第２の窒化物半導体層は、Ｉｎ _ｙ Ａ１ _１−ｙ Ｎ、Ａｌ _{１−ｗ−ｚ} Ｉｎ _ｗ Ｇａ _ｚ Ｎ、ＧａＮ/Ｉｎ _ｙ’ Ａｌ _１−ｙ’ ＮまたはＧａＮ/Ａｌ _{１−ｗ’−ｚ} Ｉｎ _ｗ’ Ｇａ _ｚ Ｎで構成され、
   前記ｙは不等式 0.27≦ｙ≦0.4 を満たし、前記ｗは不等式 0.27≦ｗ≦0.4 を満たし、前記ｙ'は不等式 0.26≦ｙ'≦0.4 を満たし、前記ｗ'は不等式 0.26≦ｗ'≦0.4 を満たし、前記ｚは不等式 0＜ｚ≦0.05 を満たし、前記第１の窒化物半導体層と前記ゲート電極との間の前記第２の窒化物半導体層の厚さｃは不等式 3nm≦ｃ≦20nm を満たし、前記第１の窒化物半導体層と前記第３の窒化物半導体層との間に前記第２の窒化物半導体層が存在する場合には、該第２の窒化物半導体層の厚さは 20nm を超えないことを特徴とする電界効果トランジスタとして動作する窒化物半導体装置。
2. 請求項１に記載の窒化物半導体装置において、
   前記第２の窒化物半導体層の一部と一方の前記第３の窒化物半導体層の一部との間、および、前記第２の窒化物半導体層の一部と他方の前記第３の窒化物半導体層の一部との間に、それぞれまたがる２つの第１の絶縁体層を有し、
   前記ゲート電極は、前記第２の窒化物半導体層上および前記２つの第１の絶縁体層それぞれの少なくとも一部の上に一体化して形成されていることを特徴とする窒化物半導体装置。
3. 請求項１に記載の窒化物半導体装置において、
   前記第２の窒化物半導体層と、一方の前記第３の窒化物半導体層の一部と、他方の前記第３の窒化物半導体層の一部との間にまたがって一体化した１つの第２の絶縁体層を有し、
   前記ゲート電極は前記第２の絶縁体層上に形成されていることを特徴とする窒化物半導体装置。
4. 請求項１ないし３のいずれかに記載の窒化物半導体装置において、
   前記第１の窒化物半導体層は、Ａ１_ｘＧａ_１‐ｘＮまたはＡ１_ｘＧａ_１‐ｘＮ/ＡｌＮで構成され、
   前記ｘは不等式 0.1≦ｘ≦0.3 を満たし、前記ＡｌＮの厚さは 3nm を超えず、前記第１の窒化物半導体層において、前記ＧａＮと前記第２の窒化物半導体層との間における厚さａは不等式 1nm≦ａ≦40nm を満たし、前記ＧａＮと前記第３の窒化物半導体層との間における厚さｂは不等式 1nm≦ｂ≦ａ＋20nm を満たすことを特徴とする窒化物半導体装置。
5. 請求項１ないし３のいずれかに記載の窒化物半導体装置において、
   前記第３の窒化物半導体層は、ＡｌＧａＮまたはＧａＮ/ＡｌＧａＮ層で構成され、
   前記第３の窒化物半導体層において、前記ソース電極およびドレイン電極のいずれもが設けられていない部位における厚さｄは不等式 5nm≦d≦40nm
   を満たし、前記ソース電極またはドレイン電極が設けられている部位における厚さｅは不等式 1nm≦ｅ≦ｄを満たすことを特徴とする窒化物半導体装置。
6. 請求項２または３に記載の窒化物半導体装置において、
   前記第１の絶縁体層および第２の絶縁体層は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＨｆＯ、ＺｒＯのいずれか、またはそれらからなる多層構造で構成されることを特徽とする窒化物半導体装置。

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