JP5486166B2 - 半導体装置とその製造方法 - Google Patents

Description

本発明は、バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層された半導体積層部を有する半導体装置に関する。本発明はまた、その半導体装置の製造方法にも関する。

バンドギャップを異にする２種類の窒化物半導体層を積層し、そのヘテロ接合面に誘起される２次元電子ガス層を利用する半導体装置が開発されている。その半導体装置の一例が、非特許文献１に開示されている。半導体積層部の表面には、スイッチング素子の電極群（ソース電極、ドレイン電極及びゲート電極等）が形成されている。ソース電極から注入された電子は、ヘテロ接合面の２次元電子ガス層を通過して、ドレイン電極に至る。ソース電極とドレイン電極の間にゲート電極が形成されており、ゲート電極に印加する電圧によって、オン・オフを切換える。

"高出力ＡｌＧａＮ／ＧａＮへテロ接合ＦＥＴの現状と展望" 電気情報通信学会論文誌 Ｃ Ｖｏｌ．Ｊ８６−Ｃ Ｎｏ．４ ｐｐ．３９６−４０３ ２００３年４月

この種の半導体装置では、素子領域の周囲に素子分離領域を形成し、素子領域を周囲の領域から絶縁する必要がある。素子分離領域での絶縁性が確保されていなければ、ドレイン電極とソース電極の間を流れる電流が素子分離領域を超えて周囲の領域にリークしてしまう。半導体積層部が絶縁性の素子分離領域内に形成されている構造を実現するために、従来は絶縁性の素子分離領域の内側の領域のみに半導体積層部を形成している。この方法は工程数を要し、より簡単な製造方法が必要とされる。
素子領域と素子分離領域に亘って延びる半導体積層部を形成し、その後に素子分離領域内の半導体積層部を絶縁化できればよいが、絶縁化するための有効な手法が開発されていない。半導体積層部の一部に不純物をイオン注入すれば、イオン注入された範囲の半導体積層部の結晶構造が壊れて絶縁化される。しかしながら、熱処置等の工程で壊れた結晶構造が回復することがあり充分でない。素子分離領域内の半導体積層部を確実に絶縁化することができない。

本発明は、バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層された半導体積層部を有する半導体装置において、素子分離領域内の半導体積層部を絶縁化し、素子領域から電流がリークすることを抑制できる半導体装置の製造方法と、その製造方法で製造できる半導体装置を実現する。

本明細書で開示される技術は、スパッタ法を利用することを特徴としている。本明細書で開示される技術では、スパッタ法を利用して、素子分離領域の半導体積層部の表面にスパッタ層を形成する。バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層されている半導体積層部の表面にスパッタ法を用いてスパッタ層を形成すると、半導体積層部の結晶構造が壊れ、半導体積層部のヘテロ接合面の導電性を悪化させることができる。本明細書で開示される技術では。素子分離領域内の半導体積層部の表面にスパッタ層を選択的に形成することによって、素子領域から電流がリークすることを抑制する。

本明細書で開示される製造方法は、バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層された半導体積層部を有する半導体装置に用いられる。その半導体積層部は、素子領域と、その素子領域の周囲に形成されているとともにその素子領域を他の領域から絶縁する素子分離領域を備えている。本明細書で開示される製造方法は、電極群形成工程とスパッタ工程を備えている。電極群形成工程では、素子領域内の半導体積層部の表面に、スイッチング素子の電極群を形成する。スパッタ工程では、素子分離領域内の半導体積層部の表面に、スパッタ法を用いてスパッタ層を形成する。なお、「電極群形成工程」と「スパッタ工程」を実施する順序は任意である。すなわち、「電極群形成工程」に先立って「スパッタ工程」を実施してもよいし、「電極群形成工程」の後に「スパッタ工程」を実施してもよい。

「電極群形成工程」の後に「スパッタ工程」を実施する場合、スパッタ工程に先立って、電極群で覆われていない素子領域内の半導体積層部の表面に、スパッタ法による場合よりも半導体積層部を損傷させる度合いが低い方法で下地絶縁層を形成する工程が付加されており、スパッタ工程で、素子分離領域内の半導体積層部の表面と、電極群の表面と、下地絶縁層の表面に、絶縁物質をスパッタし、スパッタ工程で形成された絶縁層を貫通して電極群に達する配線群を形成する工程が付加されていることが好ましい。
「半導体積層部を損傷させる度合いがスパッタ法よりも低い方法」として、ＣＶＤ法、ＥＢ蒸着法等が挙げられる。

上記スパッタ工程で形成されるスパッタ層は、半導体積層部の表面において、スイッチング素子の電極群を電気的に絶縁するためにも用いられる。すなわち、上記製造方法によると、素子領域からのリーク電流の抑制と、スイッチング素子の電極群の絶縁分離を同時に実施することができる。なお、スパッタ層が素子領域内の半導体積層部の表面に接触しないので、素子領域内の半導体積層部の結晶構造が壊れることはない。

本明細書で開示される半導体装置は、バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層された半導体積層部を有し、その半導体積層部が素子領域とその素子領域の周囲に形成されているとともにその素子領域を他の領域から絶縁する素子分離領域を備えている。素子領域内の半導体積層部の表面には、スイッチング素子の電極群が形成されている。素子分離領域内の半導体積層部は、スパッタ法による損傷によって絶縁層に改質されている。

素子分離領域内の半導体積層部の表面にスパッタ法を用いてスパッタ層を形成することによって、素子領域から電流がリークすることを抑制することができる。また、絶縁性の素子分離領域内にのみ導電性の半導体積層部が形成されている構造を簡単に製造することができる。

（第１実施形態）
図１に、半導体装置１００の要部断面図を示す。図２に、半導体装置１００の平面図を示す。なお、図１の要部断面図は、図２のＩ−Ｉ線に対応した縦断面図である。図１に示すように、半導体装置１００は横型の半導体装置であり、半導体積層部１１の表面に、電極群１６、２０及び２４が設けられている。半導体積層部１１は、バンドギャップを異にする窒化物半導体層６及び１０を有する。電極１６、２０及び２４は、図１の奥行き方向にストライプ状に伸びている（図２も参照）。素子領域１００ａを、素子分離領域１００ｂが一巡して囲っている。素子分離領域１００ｂ内では、スパッタ層１２が半導体積層部１１の表面に接触している。素子領域１００ａ内では、スパッタ層１２が半導体積層部１１の表面に接触していない。素子領域１００ａ内では、スパッタ層１２と半導体積層部１１の間に、電極１６、２０、２４あるいは絶縁膜（下地絶縁層）１８が介在している。以下、半導体装置１００の形態を裏面側から詳細に説明する。

サファイアを材料とするサファイア基板２の表面に、窒化アルミニウム（ＡｌＮ）を材料とするバッファ層４が設けられている。後述するように、サファイア基板２は、半導体積層部１１を結晶成長する際の下地層である。したがって、サファイア基板２に用いられる材料は、サファイアに代えて、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）及びシリコン（Ｓｉ）等を利用することができる。バッファ層４の表面に、窒化ガリウムを材料とする第１窒化物半導体層６が設けられている。第１窒化物半導体層６には不純物が含まれていない。第１窒化物半導体層６の表面に、窒化ガリウム・アルミニウム（Ａｌ_０．２５Ｇａ_０．７５Ｎ）を材料とする第２窒化物半導体層１０が設けられている。第２窒化物半導体層１０にも不純物が含まれていない。第２窒化物半導体層１０の厚みは、１５ｎｍ以下である。第１窒化物半導体層６の表面に第２窒化物半導体層１０が積層されることによって、半導体積層部１１が形成されている。なお、半導体積層部１１の符号８の範囲は、半導体積層部１１の結晶性が他の範囲よりも低い範囲を示している。後述するように、半導体積層部１１の符号８の範囲は、スパッタ法による損傷によって、半導体積層部１１の一部が絶縁層に改質された範囲である。以下の説明では、符号８の範囲を絶縁領域８という。この絶縁領域８は、半導体積層部１１の表面からヘテロ接合面を超えて深部にまで形成されている。また絶縁領域８は、素子領域１００ａの周囲を一巡しており、素子分離領域１００ｂに対応している。

半導体積層部１１の表面に、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）及び金（Ａｕ）を材料とするソース電極２４及びドレイン電極１６が設けられている。ソース電極２４は、ソース配線２２を介して電源の低電位に接続されている。ドレイン電極１６は、ドレイン配線１４を介して電源の高電位に接続されている。ソース配線２２とドレイン配線１４の材料は、チタンとアルミニウムである。半導体装置１００は、主電源に接続する一対の電極２４、１６の双方が半導体積層部１１の表面に形成されているので、横型のスイッチング素子である。ソース電極２４とドレイン電極１６の間で半導体積層部１１の表面に、ニッケルと金を材料とするゲート電極２０が設けられている。ゲート電極２０は、第２窒化物半導体層１０に対してショットキー接触している。ゲート電極２０は、ゲート配線（図示省略）を介して制御電源に接続されている。なお、ゲート電極２０は、プラチナと金を材料としてもよい。
ソース電極２４、ドレイン電極１６及びゲート電極２０は離反しており、各々の電極２４、１６、２０はスパッタ層１２によって電気的に分離されている。上記したソース配線２２、ドレイン配線１４及びゲート配線は、スパッタ層１２を貫通して、各々ソース電極２４、ドレイン電極１６及びゲート電極２０に達している。スパッタ層１２は、スパッタ法で形成された酸化シリコン（ＳｉＯ）膜である。スパッタ層１２は、素子分離領域１００ｂ内では半導体積層部１１の表面に形成されているが、素子領域１００ａ内では電極２４、１６、２０あるいは絶縁膜（下地絶縁層）１８の表面に形成されている。なお、絶縁膜１８は、ＣＶＤ（Metal Organic Chemical Vapor Deposition）法で形成された窒化シリコン（ＳｉＮ）膜である。

上記したように、半導体積層部１１は、窒化ガリウムを材料とする第１窒化物半導体層６と、窒化ガリウム・アルミニウムを材料とする第２窒化物半導体層１０を備えている。窒化ガリウムと窒化ガリウム・アルミニウムはバンドギャップの幅が異なるので、両者のヘテロ接合面には、２次元電子ガス層が形成されている。但し、絶縁領域８では、第１窒化物半導体層６と第２窒化物半導体層１０の結晶構造が破壊されているので、両者の間に２次元電子ガス層が形成されにくい。

半導体装置１００では、ソース電極２４から半導体積層部１１に注入された電子が、２次元電子ガス層を通過してドレイン電極１６に至る。すなわち、素子領域１００ａ内では、半導体積層部１１を電子が移動可能である。しかしながら、素子領域１００ａ内の半導体積層部１１は絶縁領域８に囲まれているので、電子は素子領域１００ａ外に移動することができない。半導体装置１００では、素子領域１００ａから電流がリークしにくい。

図３〜７を参照し、半導体装置１００の製造方法について説明する。
まず、図３に示すように、サファイア基板２上にバッファ層４を結晶成長させる。その後、バッファ層４上に第１窒化物半導体層６を結晶成長させ、第１窒化物半導体層６上に第２窒化物半導体層１０を結晶成長させる。バッファ層４、第１窒化物半導体層６及び第２窒化物半導体層１０は、ＭＯＣＶＤ法を用いて結晶成長させる。なお、バッファ層４を結晶成長させるときは、第１窒化物半導体層６と第２窒化物半導体層１０を結晶成長させるときよりも低温で実施する。サファイア基板２と第１窒化物半導体層６の格子不整合を緩和し、第１窒化物半導体層６を良好に結晶成長させることができる。

次に、図４に示すように、第２窒化物半導体層１０の表面に、フォトリソ工程を用いて、開口２６ａを有するフォトレジストマスク２６と開口１８ａを有するマスク層（絶縁膜）１８を形成する。マスク層１８の材料は窒化シリコン（ＳｉＮ）であり、ＣＶＤ法を用いて形成する。なお、開口１８ａは、バッファードフッ酸（Ｂ−ＨＦ）でマスク層１８をエッチングして形成する。次に、図５に示すように、リフトオフ法を用いて、図４で露出した第２窒化物半導体層１０の表面に、ソース電極２４とドレイン電極１６を形成する（電極群形成工程）。
次に、図６に示すように、フォトリソ工程を用いて、開口２８ａを有するフォトレジストマスク２８を形成し、マスク層１８に開口１８ｂを形成する。開口１８ｂは、ソース電極２４とドレイン電極１６の間に形成する。次に、図７に示すように、リフトオフ法を用いて、図６で露出した第２窒化物半導体層１０の表面に、ゲート電極２０を形成する。ゲート電極２０は、ソース電極２４とドレイン電極１６の間に形成される。

次に、図８に示すように、第２窒化物半導体層１０の表面に、開口１８ｃを形成する。開口１８ｃは、フォトリソ工程を用いてレジストマスクを形成し、バッファードフッ酸で絶縁膜１８の一部を除去して形成する。絶縁膜１８が、電極群２４、１６及び２０で覆われていない素子領域１００ａ内の半導体積層部１１の表面に形成される。なお、開口１８ｃは、素子分離領域１００ｂに対応する位置に形成される。
次に、図９に示すように、半導体積層部１１の表面に、スパッタ法を用いてスパッタ層１２を形成する（スパッタ工程）。スパッタ工程では、素子分離領域１００ｂの半導体積層部１１の表面と、電極２４、１６及び２０の表面と、絶縁膜１８の表面に、スパッタ層１２を形成する。上記したように、スパッタ層１２の材料は酸化シリコンなので、スパッタ層１２によって、電極２４、１６及び２０の各々が電気的に絶縁される。
その後、ソース電極２４上のスパッタ層１２にコンタクトホールを形成し、ソース電極２４とソース配線２２を接続する。ドレイン電極１６上のスパッタ層１２にコンタクトホールを形成し、ドレイン電極１６とドレイン配線１４を接続する。ゲート電極２０上のスパッタ層１２にコンタクトホールを形成し、ゲート電極２０とゲート配線を接続する。以上の工程により、図１の半導体装置１００が得られる。

窒化物半導体層上にスパッタ法を用いてスパッタ層を形成すると、スパッタ法による損傷によって、窒化物半導体層の結晶構造が破壊される。そのため、素子分離領域１００ｂ内の半導体積層部１１の結晶構造が壊れ、絶縁領域８の導電性が悪化する。但し、素子領域１００ａ内の半導体積層部１１の結晶構造は壊れない。上記したように、本製造方法では、スパッタ層１２を形成するときにのみスパッタ法を用いる。スパッタ層１２を形成するときは、素子領域１００ａ内の半導体積層部１１の表面に、ソース電極２４、ドレイン電極１６、ゲート電極２０あるいは絶縁膜１８が形成されている。そのため、スパッタ層１２は、素子領域１００ａ内の半導体積層部１１の表面に直接接触しない。また、マスク層２６、２８及び絶縁膜１８は、ＣＶＤ法を用いて形成される。窒化物半導体層上にＣＶＤ法を用いてマスク層あるいは絶縁膜を形成しても、窒化物半導体層の結晶構造は破壊されない。そのため、素子領域１００ａ内の半導体積層部１１の導電性が悪化することはない。

（第２実施形態）
図１０に、半導体装置２００の要部断面図を示す。半導体装置２００では、ゲート電極２２０が、絶縁膜１８を介して第２窒化物半導体層１０に対向している。絶縁膜１８の厚みを調整することにより、半導体装置２００の閾値電圧を調整することができる。なお、ゲート電極２２０の材料は、アルミニウム、プラチナ（Ｐｔ）あるいは多結晶シリコンが好ましい。

（実施例１）
窒化ガリウム層６の表面に窒化ガリウム・アルミニウム（Ａｌ_０．２５Ｇａ_０．７５Ｎ）層１０を結晶成長させた半導体積層部１１を用意し、その半導体積層部１１上にスパッタ法で酸化シリコン（ＳｉＯ）膜を形成したサンプル（実施例１）を作成した。そのサンプルについて、カソードルミネセンス測定（以下ＣＬ測定）を行った。なお、窒化ガリウム・アルミニウム層１０の厚みは１５ｎｍである。また、比較例１として、半導体積層部１１のみのサンプルについてもＣＬ測定を行った。
図１１は窒化ガリウム・アルミニウム層１０のＣＬ強度の測定結果を示しており、曲線３４は実施例１の測定結果を示し、曲線３２は比較例１の測定結果を示している。図１２は窒化ガリウム層６のＣＬ強度の測定結果を示し、曲線３８は実施例１の測定結果を示し、曲線３６は比較例１の測定結果を示している。なお、グラフの横軸は測定波長（ｎｍ）を示しており、縦軸はＣＬ強度を示している。

図１１に示すように、比較例１のサンプルは、波長３２５ｎｍ付近にＣＬ強度のピークが見られる（曲線３２）。これは、窒化ガリウム・アルミニウム層１０の結晶性が高いことを示している。それに対して、実施例１のサンプルは、波長３２５ｎｍ付近にＣＬ強度のピークが見られない（曲線３４）。これは、窒化ガリウム・アルミニウム層１０の結晶性が低いことを示している。すなわち、窒化ガリウム・アンモニウム層１０の結晶構造が壊れていることを示している。

図１２に示すように、窒化ガリウム層６では、実施例１のサンプル（曲線３８）と比較例１のサンプル（曲線３６）の双方とも、波長３６０ｎｍ付近にＣＬ強度のピークが見られる。但し、曲線３８のＣＬ強度は、曲線３６のＣＬ強度よりも小さい。これは、実施例１のサンプルが、比較例１のサンプルよりも窒化ガリウムの結晶性が低いことを示している。
本実施例の結果より、半導体積層部１１上にスパッタ法を用いて酸化シリコン膜を形成すると、半導体積層部１１の結晶性が低下することが確認された。すなわち、半導体積層部１１上にスパッタ法を用いてスパッタ膜を形成すると、スパッタ法による損傷によって、半導体積層部１１が絶縁層に改質されることが確認された。半導体装置１００、２００は、素子分離領域１００ｂに絶縁領域８が形成されているので、素子領域１００ａから電流がリークすることが抑制される。

（実施例２）
窒化ガリウム層６の表面に窒化ガリウム・アルミニウム（Ａｌ_０．２５Ｇａ_０．７５Ｎ）層１０を結晶成長させた半導体積層部１１を用意し、その半導体積層部１１上にスパッタ法で酸化シリコン（ＳｉＯ）膜を形成したサンプル（実施例２）を作成した。そのサンプルについて、Ｈａｌｌ測定を行った。
また、比較例２として、半導体積層部１１のみのサンプルについてもＨａｌｌ測定を行った。なお、本実施例では、窒化ガリウム・アルミニウム層１０の厚みを２条件（１５ｎｍと２５ｎｍ）に変化させて実験を行った。表１に結果を示す。

表１に示すように、半導体積層部１１上に酸化シリコン膜を形成すると、シートキャリア密度が低下し、キャリア（電子）の移動度が低下し、シート抵抗が増大する。すなわち、半導体積層部１１内を電流が流れにくくなる。窒化ガリウム・アルミニウム層１０の厚みが変化しても、同じ結果が得られた。窒化ガリウム・アルミニウム層１０の厚みが２５ｎｍであっても、絶縁領域８の結晶性を低下させることができることが確認された。
半導体装置１００、２００は、素子分離領域１００ｂ内の半導体積層部１１の表面に、スパッタ法で酸化シリコン膜１２を形成している。半導体装置１００、２００は、素子分離領域１００ｂが素子領域１００ａを一巡して囲っている。本実施例の結果からも、半導体装置１００、２００は、素子領域１００ａから電流がリークするが抑制されることが確認できた。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施形態の半導体装置の縦断面図を示す。 第１実施形態の半導体装置の平面図を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第１実施形態の半導体装置の製造工程を示す。 第２実施形態の半導体装置の縦断面図を示す。 窒化ガリウム・アルミニウム層のＣＬ測定結果を示す。 窒化ガリウム層のＣＬ測定結果を示す。

符号の説明

８：絶縁領域（絶縁層）
１１：半導体積層部
１２：スパッタ層
１４：ドレイン配線
１６：ドレイン電極
１８：絶縁膜（下地絶縁層）
２０：ゲート電極
２２：ソース配線
２４：ソース電極
１００、２００：半導体装置
１００ａ：素子領域
１００ｂ：素子分離領域

Claims (3)

1. バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層されている半導体積層部を有し、その半導体積層部が素子領域とその素子領域の周囲に形成されているとともにその素子領域を他の領域から絶縁する素子分離領域を備えている半導体装置を製造する方法であって、
   前記素子領域内の半導体積層部の表面に、スイッチング素子の電極群を形成する電極群形成工程と、
   前記素子分離領域内の半導体積層部の表面に、スパッタ法を用いてスパッタ層を形成するスパッタ工程と、
   を備えていることを特徴とする半導体装置の製造方法。
2. 前記電極群で覆われていない前記素子領域内の半導体積層部の表面に、スパッタ法による場合よりも半導体積層部を損傷させる度合いが低い方法で下地絶縁層を形成する工程が付加されており、
   前記スパッタ工程で、前記素子分離領域内の半導体積層部の表面と、前記電極群の表面と、前記下地絶縁層の表面に、絶縁物質をスパッタし、
   前記スパッタ工程で形成された絶縁層を貫通して前記電極群に達する配線群を形成する工程が付加されていることを特徴とする請求項１に記載の半導体装置の製造方法。
3. バンドギャップを異にする少なくとも２種類の窒化物半導体層が積層されている半導体積層部を有し、その半導体積層部が素子領域とその素子領域の周囲に形成されているとともにその素子領域を他の領域から絶縁する素子分離領域を備えている半導体装置であり、
   前記素子領域内の半導体積層部の表面に、スイッチング素子の電極群が形成されており、
   前記素子分離領域内の半導体積層部が、スパッタ法による損傷によって絶縁層に改質されていることを特徴とする半導体装置。

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