JPS6310541A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6310541A JPS6310541A JP15405886A JP15405886A JPS6310541A JP S6310541 A JPS6310541 A JP S6310541A JP 15405886 A JP15405886 A JP 15405886A JP 15405886 A JP15405886 A JP 15405886A JP S6310541 A JPS6310541 A JP S6310541A
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- gaas
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Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体に係り、特に半絶縁性ＧａＡｓ
を用いた大規模集積回路に好適な構造を有する半導体装
置及びその製造方法に関する。
を用いた大規模集積回路に好適な構造を有する半導体装
置及びその製造方法に関する。
従来ＧａＡｓＭ！ＥＳＦＥＴでは、半絶縁性（比抵抗〉
１０７Ω・ａｍ）基板結晶の上に能動素子が作製される
ため、素子間分離は必要とされていなかった。しかし、
集積回路を大規模化に伴う能動素子の近接化により、所
謂バンクゲート効果の影響が顕著にあられれ、閾値電圧
の変動・基板リーク電流を増大させるなどの問題を生じ
ることに対し配慮がなされていなかった。
１０７Ω・ａｍ）基板結晶の上に能動素子が作製される
ため、素子間分離は必要とされていなかった。しかし、
集積回路を大規模化に伴う能動素子の近接化により、所
謂バンクゲート効果の影響が顕著にあられれ、閾値電圧
の変動・基板リーク電流を増大させるなどの問題を生じ
ることに対し配慮がなされていなかった。
ＧａＡｓＭＥＳＦＥＴの集積回路については、アイ・イ
ー・イー・イー、トランザクション オン エレクトロ
ン デバイシス巻イー・ディー・２６，４号。
ー・イー・イー、トランザクション オン エレクトロ
ン デバイシス巻イー・ディー・２６，４号。
１９７９年４月、第２９９頁から第３１７頁（ＩＨＥＥ
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ、
ｖｏＱ Ｅ Ｄ −２６、Ｎａ４、 Ａｐｒｉｌ １
９７９． ｐｐ２９９〜３１７）において述べられてい
る。
Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ、
ｖｏＱ Ｅ Ｄ −２６、Ｎａ４、 Ａｐｒｉｌ １
９７９． ｐｐ２９９〜３１７）において述べられてい
る。
半絶縁性Ｇ ａ Ａ ｓ半導体を基板として用いた集積
回路素子では、基本構成素子として、活性層領域をイオ
ン注入により形成し、ゲート部分に金属−半導体接触の
ショットキー障壁を用いたＭＥＳＦＥＴが使用される。
回路素子では、基本構成素子として、活性層領域をイオ
ン注入により形成し、ゲート部分に金属−半導体接触の
ショットキー障壁を用いたＭＥＳＦＥＴが使用される。
従来、上記ＭＥＳＦＥＴでは、活性領域が高抵抗（＞１
０７Ω・ｃｍ）の半絶縁性基板結晶の中に形成されるた
め、能動素子の分離は特に行なわれていなかった。しか
し、この半絶縁結晶は、深い準位により不純物補償によ
って実現されているために、基板と活性層の間に空間電
荷層が生じ、基板に印加された電圧によってこの空間電
荷層が責謝を受けて閾値電圧の変動、飽和電流の変動、
基板リーク電流の増大をもたらす、所謂バックゲート効
果が存在する。この効果は、能動素子の近接化に伴い無
視できない影響を及ぼす。
０７Ω・ｃｍ）の半絶縁性基板結晶の中に形成されるた
め、能動素子の分離は特に行なわれていなかった。しか
し、この半絶縁結晶は、深い準位により不純物補償によ
って実現されているために、基板と活性層の間に空間電
荷層が生じ、基板に印加された電圧によってこの空間電
荷層が責謝を受けて閾値電圧の変動、飽和電流の変動、
基板リーク電流の増大をもたらす、所謂バックゲート効
果が存在する。この効果は、能動素子の近接化に伴い無
視できない影響を及ぼす。
本発明の目的は、上記集積回路の能動素子間に基板結晶
に比して比抵抗の大きな領域を設けることによりバック
ゲート効果の抑止を可能にすることである。
に比して比抵抗の大きな領域を設けることによりバック
ゲート効果の抑止を可能にすることである。
上記目的は、能動素子間に基板結晶に比して大きな比抵
抗を有する領域を設けることにより達成される。図１に
示す通り、半絶縁性基板結晶１の上に能動領域３．ソー
ス４．ゲート５．ドレイン６の各電極により構成された
トランジスタを、１よりも大きな比抵抗を有する層２で
分離するものである。１がＧ ａ Ａ ｓ等の化合物半
導体である場合には、良好な熱酸化膜あるいはプラズマ
酸化膜が得られにくいため、エツチングにより形成した
溝に高抵抗層２を埋込むことにより素子の分離が達成さ
れる。素子分離層２は、通常用いられている化学気相成
長法（ＣＶＤ法）、プラズマ誘起化学気相成長法（プラ
ズマＣＶＤ法）、光ＣＶＤ法。
抗を有する領域を設けることにより達成される。図１に
示す通り、半絶縁性基板結晶１の上に能動領域３．ソー
ス４．ゲート５．ドレイン６の各電極により構成された
トランジスタを、１よりも大きな比抵抗を有する層２で
分離するものである。１がＧ ａ Ａ ｓ等の化合物半
導体である場合には、良好な熱酸化膜あるいはプラズマ
酸化膜が得られにくいため、エツチングにより形成した
溝に高抵抗層２を埋込むことにより素子の分離が達成さ
れる。素子分離層２は、通常用いられている化学気相成
長法（ＣＶＤ法）、プラズマ誘起化学気相成長法（プラ
ズマＣＶＤ法）、光ＣＶＤ法。
スパッタリング法によりＳｉＯ２、Ｓ ｉＮ、ＡＱＮ。
Ｂ Ｎ ＨＡ Ｉ！ ２０３等の無機絶縁膜を用いて形
成できる。さらに溝の段差による配線金属の断線を避け
ることにより素子の信頼性を高めるためには、埋込まれ
た溝の上部を平坦化することが重要であり、二九を実現
するためには、素子分離層２にバイアススパッタ法によ
る５ｉＯｚを用いる方法または、有機絶縁膜を塗布法に
より形成し、エッチバック法により平坦な表面を得るこ
とができる。
成できる。さらに溝の段差による配線金属の断線を避け
ることにより素子の信頼性を高めるためには、埋込まれ
た溝の上部を平坦化することが重要であり、二九を実現
するためには、素子分離層２にバイアススパッタ法によ
る５ｉＯｚを用いる方法または、有機絶縁膜を塗布法に
より形成し、エッチバック法により平坦な表面を得るこ
とができる。
また、エッチバック法を用いることなく工程を簡略化す
る方法として、素子分離のために設けた溝の底部を種結
晶として有機金属化学気相成長法により溝部のみにＡＱ
Ｎ、ＧａＮ等の高抵抗材料をエピタキシャル成長して埋
込むことができる。
る方法として、素子分離のために設けた溝の底部を種結
晶として有機金属化学気相成長法により溝部のみにＡＱ
Ｎ、ＧａＮ等の高抵抗材料をエピタキシャル成長して埋
込むことができる。
に比して十分比抵抗が大きいため能動素子間に於るバッ
クゲート効果を抑止する。それによって、個々のＦＥＴ
は、閾値電圧の変動を受けることなく動作することがで
きる。
クゲート効果を抑止する。それによって、個々のＦＥＴ
は、閾値電圧の変動を受けることなく動作することがで
きる。
以下、発明の実施例により説明する。
実施例では、半導体基板としてＧ ａ Ａ ｓを使用す
る場合について説明するが、他のＩｎｋ。
る場合について説明するが、他のＩｎｋ。
ＩｎＧａＡｓ 、 Ａ ｎ ＧａＡｓ 、 ＩｎＡ Ｑ
Ａｓ ？ ＩｎＧａＡｓＰ等のｍ−ｖ族化合物半導体
においても実施可能である。
Ａｓ ？ ＩｎＧａＡｓＰ等のｍ−ｖ族化合物半導体
においても実施可能である。
実施例１
第２図（ａ）〜（ｄ）に第１の実施例の製造手順を示す
、まず（ａ）において、半絶縁性ＧａＡｓ基板１′の表
面にＳｉイオンを注入し能動層７を形成する０次に、（
ｂ）に移り絶縁膜８を被着しさらに開口部を有するホト
レジスト９を被着する。
、まず（ａ）において、半絶縁性ＧａＡｓ基板１′の表
面にＳｉイオンを注入し能動層７を形成する０次に、（
ｂ）に移り絶縁膜８を被着しさらに開口部を有するホト
レジスト９を被着する。
この際絶縁膜としてＳｉＯ２又はＳｉＮ又はＢＮ又はＡ
Ａ Ｎ又はＡｆｉｚＯａを用いる。ホトレジスト９を
マスクとして絶縁膜８をプラズマエツチング又は湿式エ
ツチングにより除去し、さらに続けて塩素系ガスによる
プラズマエツチング又は光エッチングにより基板１′を
エツチングし、イオン注入層よりも深いリセス部２′を
設ける。
Ａ Ｎ又はＡｆｉｚＯａを用いる。ホトレジスト９を
マスクとして絶縁膜８をプラズマエツチング又は湿式エ
ツチングにより除去し、さらに続けて塩素系ガスによる
プラズマエツチング又は光エッチングにより基板１′を
エツチングし、イオン注入層よりも深いリセス部２′を
設ける。
次に（ｃ）に移り、ホトレジスト９及び絶縁膜８を除去
する。続いて全面に絶縁膜１０を被着する。コノ際、絶
縁膜１０には、５ｉＯｚ又はＳｉＮ又はＡｌ２Ｎ又はＢ
Ｎ又はＡＱ２０３の単層もしくは積層膜を用いる。
する。続いて全面に絶縁膜１０を被着する。コノ際、絶
縁膜１０には、５ｉＯｚ又はＳｉＮ又はＡｌ２Ｎ又はＢ
Ｎ又はＡＱ２０３の単層もしくは積層膜を用いる。
次に（ｄ）に移り、ソース・ドレイン電極部に高濃度Ｓ
ｉイオン注入層２０を形成し、ソース電極４．ドレイン
電極５としてＡ ｕ Ｇ ｅ基金属を真空蒸着により形
成し、ゲート電極（Ｔ ｉ ／ Ｐ ｔ ／Ａｕ又はＷ
Ｓｉ）を真空蒸着法又はスパッタリング法により形成し
１ＭＥＳＦＥＴが完成する。
ｉイオン注入層２０を形成し、ソース電極４．ドレイン
電極５としてＡ ｕ Ｇ ｅ基金属を真空蒸着により形
成し、ゲート電極（Ｔ ｉ ／ Ｐ ｔ ／Ａｕ又はＷ
Ｓｉ）を真空蒸着法又はスパッタリング法により形成し
１ＭＥＳＦＥＴが完成する。
実施例２
第３図（ａ）〜（Ｑ）に第２の実施例の製造手順を示す
、まず（ａ）に於ては、実施例１に示した方法により、
能動層７．絶縁膜８．リセス部２′を形成する７次に（
ｂ）に移りホトレジスト９を除去する。この時リセス部
を除く基板表面は、絶縁膜８で覆われている０次に、有
機金属気相成長法（ＭＯ−ＣＶＤ法）により、素子分離
層１５（ＡｆｉＮ、ＢＮ又はＧ ａ Ｎ）を堆積する。
、まず（ａ）に於ては、実施例１に示した方法により、
能動層７．絶縁膜８．リセス部２′を形成する７次に（
ｂ）に移りホトレジスト９を除去する。この時リセス部
を除く基板表面は、絶縁膜８で覆われている０次に、有
機金属気相成長法（ＭＯ−ＣＶＤ法）により、素子分離
層１５（ＡｆｉＮ、ＢＮ又はＧ ａ Ｎ）を堆積する。
ＡＩＮは、 Ａ Ｑ （ＣＨＡ） ａ＋Ｎ Ｈｓガス反
応系を用い。
応系を用い。
ＢＮはＢ Ｈ４＋ Ｎ Ｈａガス反応系、ＧａＮは、Ｇ
ａ（ＣｚＨｓ）ａ＋ＮＨａ又はＧ ａ （ＣＨａ）ａ＋
Ｎ Ｈａガス反応系を用いることにより形成できる。
ａ（ＣｚＨｓ）ａ＋ＮＨａ又はＧ ａ （ＣＨａ）ａ＋
Ｎ Ｈａガス反応系を用いることにより形成できる。
ＭＯＣＶＤ法では、絶縁膜８上には、上記材料は堆積せ
ず、リセス部２′のみに選択的に堆積することが可能で
あるため、（ｂ）に示す通り平坦な構造ができる０次に
（Ｑ）に移り、絶縁膜８を除去する。続いて、絶縁膜３
０を全面に被看する。
ず、リセス部２′のみに選択的に堆積することが可能で
あるため、（ｂ）に示す通り平坦な構造ができる０次に
（Ｑ）に移り、絶縁膜８を除去する。続いて、絶縁膜３
０を全面に被看する。
さらに、高濃度Ｓｉイオン注入層２０．ソース４゜ドレ
イン６、ゲート５の各電極を形成し、 ＭＥＳＦＥＴが
完成する。
イン６、ゲート５の各電極を形成し、 ＭＥＳＦＥＴが
完成する。
実施例３
第３の実施例を第４図（ａ）〜（ｃ）に示す。
前記実施例１及び２と同一の方法により半絶縁性基板１
′上に能動層７．絶縁膜８及びリセス部を設ける。
′上に能動層７．絶縁膜８及びリセス部を設ける。
次に第４図（ａ）に示す通り、耐熱性高分子樹脂１６（
ポリラダーオルガノシロキサン）又はＰＩＱを塗布法に
より形成する。
ポリラダーオルガノシロキサン）又はＰＩＱを塗布法に
より形成する。
次に（ｂ）に移り、プラズマエツチング法により、Ｓｉ
樹脂１６を絶縁膜８が表出するまでエツチングする。
樹脂１６を絶縁膜８が表出するまでエツチングする。
次に（ｃ）に移り、ゲート電極５．高濃度Ｓｉ。
注入層２０．ソース電極４．ドレイン電極６を形成し、
ＭＥＳＦＥＴが完成する。
ＭＥＳＦＥＴが完成する。
実施例４
第５図（ａ）〜（ｃ）に第４の実施例の製造手順を示す
。
。
まず（ａ）において半絶縁性ＧａＡｓ基板１′の上にア
ンドープＧ ａ Ａ ｓ層４０続いてｎ型ＧａＡｓ層４
１を分子線エピタキシー法又はＭＯＣＶＤ法により形成
する。さらに絶縁膜８及び開口部を有するホトレジスト
９を形成する。
ンドープＧ ａ Ａ ｓ層４０続いてｎ型ＧａＡｓ層４
１を分子線エピタキシー法又はＭＯＣＶＤ法により形成
する。さらに絶縁膜８及び開口部を有するホトレジスト
９を形成する。
次に（ｂ）に移り、ホトレジスト９をマスクとして絶縁
膜８をプラズマエツチングにより除去し続いて塩素系ガ
スを用いたプラズマエツチング又は湿式エツチングによ
りｎ型Ｇ ａ Ａ ｓ層４１及びアンドープＧａＡｓ層
４０をエツチングし、さらに基板１′にまで入り込むリ
セス部２′を設ける。
膜８をプラズマエツチングにより除去し続いて塩素系ガ
スを用いたプラズマエツチング又は湿式エツチングによ
りｎ型Ｇ ａ Ａ ｓ層４１及びアンドープＧａＡｓ層
４０をエツチングし、さらに基板１′にまで入り込むリ
セス部２′を設ける。
次に絶縁ｌｌｌ８を湿式エツチングにより除去し、続い
て全面に絶縁膜１ｏを堆積する。
て全面に絶縁膜１ｏを堆積する。
次に（ｃ）に移り、ｎ型Ｇ ａ Ａ ｓ上にゲート電極
５．ソース電極４．ドレイン電極６を形成しＭＥＳＦＥ
Ｔが完成する。
５．ソース電極４．ドレイン電極６を形成しＭＥＳＦＥ
Ｔが完成する。
本発明によれば、半絶縁性基板結晶を用いる半導体素子
の素子間に基板結晶よりも比抵抗の大きな領域を設ける
ため次のような効果がある。
の素子間に基板結晶よりも比抵抗の大きな領域を設ける
ため次のような効果がある。
素子間の分離領域は、絶縁膜あるいは基板結晶に比して
比抵抗の大きい半導体層により形成されるためバックゲ
ート効果を生ずることがない。また、上記素子分離層は
電気的絶縁性に優れるため、能動素子間のリークを抑止
することができる。これらの効果により集積回路の設計
マージンを拡張することができる。
比抵抗の大きい半導体層により形成されるためバックゲ
ート効果を生ずることがない。また、上記素子分離層は
電気的絶縁性に優れるため、能動素子間のリークを抑止
することができる。これらの効果により集積回路の設計
マージンを拡張することができる。
さらに、本発明によれば選択エピタキシャル法あるいは
、有機絶縁膜を用いることにより素子分離領域に設けた
溝を埋め平坦化することができるため、配線金属の断線
を抑止し素子の信頼性を高める効果がある。
、有機絶縁膜を用いることにより素子分離領域に設けた
溝を埋め平坦化することができるため、配線金属の断線
を抑止し素子の信頼性を高める効果がある。
第１図は１本発明の素子分離層を設けた肚５ＦＥＴの断
面構造図、第２図は発明の実施例１を説明する図、第３
図は、発明の実施例２を説明する図。 第４図は、実施例３を説明する図、第５図は、実施例４
を説明する図である。 １．１′・・・高抵抗基板結晶、２・・・素子分離層、
４・・・ソース電極、５・・・ゲート電極、６・・・ド
レイン電極、７・・・能動層、８・・・絶縁膜、９・・
・ホトレジスト、２′リセス部、１０・・・絶縁膜、２
０・・・高濃度Ｓｉ注入層、１５・・・素子分離層、３
０・・・絶縁膜、１６・・・耐熱性Ｓｉ樹脂、４０・・
・アンドープＧ ａ Ａ ｓ層、４１− ｎ型ＧａＡｓ
層。
面構造図、第２図は発明の実施例１を説明する図、第３
図は、発明の実施例２を説明する図。 第４図は、実施例３を説明する図、第５図は、実施例４
を説明する図である。 １．１′・・・高抵抗基板結晶、２・・・素子分離層、
４・・・ソース電極、５・・・ゲート電極、６・・・ド
レイン電極、７・・・能動層、８・・・絶縁膜、９・・
・ホトレジスト、２′リセス部、１０・・・絶縁膜、２
０・・・高濃度Ｓｉ注入層、１５・・・素子分離層、３
０・・・絶縁膜、１６・・・耐熱性Ｓｉ樹脂、４０・・
・アンドープＧ ａ Ａ ｓ層、４１− ｎ型ＧａＡｓ
層。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板の上に作製される複数の能動素子を有
し、前記能動素子の間に前記基板に比して大きな比抵抗
を有する領域を設けたことを特徴とする半導体装置。 ２、半絶縁性基板内に底部ならびに側壁部によつて囲ま
れた溝を形成する工程、前記溝に前記基板に比して大き
な比抵抗を有する層を埋込む工程を有することを特徴と
する半導体装置の製造方法。 ３、前記比抵抗の大きな層はエピタキシャル成長により
形成することを特徴とする特許請求の範囲第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15405886A JPS6310541A (ja) | 1986-07-02 | 1986-07-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15405886A JPS6310541A (ja) | 1986-07-02 | 1986-07-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310541A true JPS6310541A (ja) | 1988-01-18 |
Family
ID=15575989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15405886A Pending JPS6310541A (ja) | 1986-07-02 | 1986-07-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310541A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276741A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| JP2004273888A (ja) * | 2003-03-11 | 2004-09-30 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウェハ |
| JP2009302388A (ja) * | 2008-06-16 | 2009-12-24 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
-
1986
- 1986-07-02 JP JP15405886A patent/JPS6310541A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276741A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| JP2004273888A (ja) * | 2003-03-11 | 2004-09-30 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウェハ |
| JP2009302388A (ja) * | 2008-06-16 | 2009-12-24 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
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