CN104037211B - 半导体器件和电子装置 - Google Patents

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Abstract

本发明涉及半导体器件和包括该半导体器件的电子装置。所述半导体器件包括：器件区域，其具有包括沟道部的半导体层；器件周边区域，其邻接所述器件区域；栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；导电层，其设置在所述栅极电极与所述半导体层之间；和绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间。根据本发明，能够减小将会在绝缘层内生成的寄生成分的影响从而提高性能。

Description

半导体器件和电子装置
技术领域
本发明涉及诸如异质结构场效应管(heterostructure field-effecttransistor，HFET)等半导体器件和包括有该半导体器件的电子装置。
背景技术
诸如InP、GaAs或GaN等所谓的化合物半导体在电子迁移率、电子饱和速度和介质击穿电场等方面具有优良的性能。于是，不断地开发出诸如HFET等由化合物半导体制成的半导体器件。这样的半导体器件的示例性应用可包括高频器件单元和功率器件单元。
上述高频或功率器件单元均具有多个半导体器件，且这些半导体器件(器件区域)彼此隔离。为了隔离每个器件区域，通常使用两种方法。第一种方法采用半导体层的离子注入。在这种方法中，将离子注入到每个器件区域的周围区域(器件周边区域)内的半导体层，从而形成了深能级并增加了器件周边区域的电阻。第二种方法采用台面隔离(mesaisolation)。在这种方法中，在器件周边区域内的半导体层中形成比沟道形成部更深的凹陷。在某写HFET中，在比二维电子气(2DEG)区域更深的位置处形成凹陷(例如，参考日本待审查专利申请2003-209126)。然后，将栅极电极设置成跨越器件区域和器件周边区域。
在设置有凹陷的半导体层的侧壁上设置绝缘膜，这是因为如果栅极电极形成为与半导体层的侧壁接触，那么可能产生流经半导体层的泄漏电流。
即使对于如上所述的设置有绝缘膜的半导体器件，也一直需求更高的性能。
发明内容
鉴于此，期望提出具有更高性能的半导体器件和包括该半导体器件的电子装置。
根据本发明实施例的半导体器件包括：器件区域，其具有包括沟道部的半导体层；器件周边区域，其邻接所述器件区域；栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；导电层，其设置在所述栅极电极与所述半导体层之间；和绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间。
根据本发明实施例的电子装置设置有半导体器件。所述半导体器件包括：器件区域，其具有包括沟道部的半导体层；器件周边区域，其邻接所述器件区域；栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；导电层，其设置在所述栅极电极与所述半导体层之间；和绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间。
在根据本发明实施例的半导体器件或根据本发明实施例的电子装置中，通过甚至处于接近于所述绝缘层的位置处(即，所述器件区域的端部上)的所述导电层将来自所述栅极电极的电压施加到所述半导体层。
根据本发明实施例的半导体器件和根据本发明实施例的电子装置通过在所述栅极电极与所述半导体层之间设置所述导电层能够减小将会在所述绝缘层内生成的寄生成分的影响。因此，可以提供具有增强性能的半导体器件和设置有该半导体器件的电子装置。
应当理解，前面的整体说明和下面的详细说明都是典型的，且意图要对请求保护的技术提供进一步的说明。
附图说明
这里所包括的附图提供了对本发明的进一步理解，这些附图被并入本说明书中且构成本说明书的一部分。附图图示了实施例，并且与本说明书一起用来解释本发明的原理。
图1A是图示了根据本发明第一实施例的半导体器件的构造的平面图。
图1B图示了沿着图1A的线A-A′的横截面构造。
图1C图示了图1A的线B-B′的横截面构造。
图2A是图示了没有设置图1的绝缘层的半导体器件的说明性平面图。
图2B图示了沿着图2A的线A-A′的横截面构造。
图2C图示了图2A的线B-B′的横截面构造。
图3是用来说明图1C的导电层的材料的Vg-Id特性图。
图4A图示了图1C的器件区域的端部的能带分布。
图4B图示了图1C的器件区域的中心的能带分布。
图5A是图1A的半导体器件的典型制造过程的横截面图。
图5B是从不同方向上观察的图5A的过程的横截面图。
图6A是图5A的过程之后的过程的横截面图。
图6B是图5B的过程之后的过程的横截面图。
图7A是图6A的过程之后的过程的横截面图。
图7B是图6B的过程之后的过程的横截面图。
图8A是图7A的过程之后的过程的横截面图。
图8B是图7B的过程之后的过程的横截面图。
图9是图示了根据比较例的半导体器件的构造的横截面图。
图10是图1C和图9的半导体器件的Vg-Id特性图。
图11是图示了根据变形例1的半导体器件的构造的横截面图。
图12A是图11的半导体器件的示例性制造过程的横截面图。
图12B是图12A的过程之后的过程的横截面图。
图13A是根据变形例2的半导体器件的构造的横截面图。
图13B是从不同方向观察图13A的过程的横截面图。
图14是根据变形例3的半导体器件的构造的横截面图。
图15是图示了图14的半导体器件的另一个示例的横截面图。
图16是图示了根据变形例4的半导体器件的构造的横截面图。
图17是图示了图16的半导体器件的另一个示例的横截面图。
图18是图示了根据本发明第二实施例的半导体器件的构造的横截面图。
具体实施方式
在下文中，将参照附图对本发明的一些实施例进行详细说明。将以下面的顺序给予说明。
1.第一实施例(台面隔离：将导电层布置在栅极电极与半导体层之间的示例)
2.变形例1(导电层的一侧与栅极电极接触的示例)
3.变形例2(布置有栅极绝缘膜的示例)
4.变形例3(从开口暴露导电层的示例)
5.变形例4(利用半导体层的一部分形成导电层的示例)
6.第二实施例(通过离子注入实现器件隔离)
1.第一实施例
图1A、图1B和图1C图示了根据本发明第一实施例的半导体器件(半导体器件1)的构造。图1A图示了平面构造；图1B和图1C分别图示了沿着图1A的线A-A′和B-B′的横截面构造。半导体器件1是场效应晶体管，且在基板11上具有半导体层12。源极/漏极电极13A、13B和栅极电极14设置在半导体层12上。半导体层12从基板11侧开始依次具有缓冲层12A、沟道层12B(沟道部)和阻挡层12C(参照图1B和1C)。半导体器件1可以例如是所谓的常开型晶体管，当负电压施加到栅极电极14时，该常开型晶体管截止。
半导体器件1设置有位于中心处的器件区域10A和围绕着器件区域10A的器件周边区域10B；在器件区域10A与器件周边区域10B之间形成台阶。具体地，半导体器件1使用台面隔离结构。栅极电极14从器件区域10A延伸到器件周边区域10B，且具有跨越器件区域10A和器件周边区域10B两者的部分(边界部14A)。绝缘层16设置在半导体层12与栅极电极14的每个边界部14A之间。下面将给出用于构成半导体器件1的各个部分的构造的说明。
基板11是半绝缘基板，且可以例如由蓝宝石基板构成。可以根据半导体层12来选择基板11的材料，且材料的示例可以包括InP、Si、SiC、GaN和GaAs。
缓冲层12A用于防止由于基板11与沟道层12B之间的晶格失配(latticemismatch)而出现的扭曲(distortion)等转移到沟道层12B。缓冲层12A的设置是可选的。沟道层12B(第二半导体层)在其与阻挡层12C的界面(异质结面(heterojunction surface))附近具有二维电子气区2DEG，且载流子(电子)在二维电子气区2DEG的内部移动。阻挡层12C(第一半导体层)与沟道层12B一起形成上述异质结面，且阻挡层12C由如下半导体材料制成，该半导体材料的带隙不同于沟道层12B的构成材料的带隙。例如，缓冲层12A可以由厚度大约为1μm的GaN制成，沟道层12B可以由厚度大约为100nm的GaN(i-GaN)制成，并且阻挡层12C可以由厚度大约为20nm的AlGaN(i-AlGaN)制成。例如，阻挡层12C可以是通过向阻挡层12C中的AlGaN掺杂Si而形成的n-掺杂层。可以选择与沟道层12B材料相符合的材料作为缓冲层12A的材料，且这样的材料可以是普通的半导体材料。半导体层12的材料的示例可以包括上述GaN和AlGaN，也可以包括GaAs、InGaAs、InAs、InAlAs、AlGaAs、AlAs、InGaP、InGaAs、InN、InGaN、InAlN、AlN、Si和SiGe。替代地，半导体层12可以由例如四元材料体系(quaternary material system)制成。半导体层12的构造可以取决于沟道层12B的构成材料。例如，在沟道层12B由InP或GaAs材料体系制成的情况下，可以设置电子供给层(未图示)以代替阻挡层12C。半导体层12可以采用晶格匹配体系或晶格失配体系。
由于半导体层12中的凹陷而在器件区域10A与器件周边区域10B之间形成台阶。例如，从器件周边区域10B中的半导体层12移除沟道层12B和阻挡层12C这二者。半导体层12中的凹陷形成为比二维电子气区22DEG更深。例如，凹陷可以设置在各个层(沟道层12B、缓冲层12A和基板11)的中间位置处。与使用离子注入形成的器件隔离结构相比，这种类型的台面隔离结构适用于具有更小带隙的半导体材料。在使用离子注入形成的器件隔离结构中，在离子注入之后的制造过程期间可能激活离子，以至于器件隔离的击穿电压会减小。与此相反，台面隔离结构有效地避免了这种劣化的发生。
源极/漏极电极13A、13B通过与阻挡层12C欧姆接触而均电连接到半导体层12。例如，成对的源极/漏极电极13A、13B隔着栅极电极14(即，其位于源极/漏极电极13A、13B之间)彼此相对地布置在器件区域10A内。源极/漏极电极13A、13B均可以通过例如由钛(Ti)和金(Au)制成的层叠膜(laminated film)来构造，且可以具有大约5nm至大约1000nm的厚度。替代地，源极/漏极电极13A、13B均可以通过由金(Au)和锗(Ge)制成的层叠膜来构造、或者通过金属单质(metal simple substance)或含有钛(Ti)、铝(Al)、镍(Ni)和金(Au)中的一者或多者的合金来构造。
当将栅极电压(Vg)施加到半导体器件1时，栅极电极14控制沟道区域(位于栅极电极14正下方的区域)的载流子密度，且栅极电极14充当被给予电势的配线。栅极电极14的每个边界部14A延伸到器件区域10A外部的区域(器件周边区域10B)，从而跨越器件区域10A和器件周边区域10B二者。栅极电极14的边界部14A覆盖器件区域10A与器件周边区域10B之间的台阶。例如，栅极电极14可以设置在与源极/漏极电极13A、13B相同的层上，且可以是与阻挡层12C(半导体层12)接触的肖特基栅极电极。栅极电极14可以通过例如由镍(Ni)和金(Au)制成的层叠膜来构造，且可以具有大约5nm至大约1000nm的厚度。可以视情况根据沟道层12B的构成材料来选择栅极电极14的构成材料。例如，在沟道层12B是由GaN材料体系制成的情况下，栅极电极14的构成材料可以是镍(Ni)、钯(Pd)和铂(Pt)等。在沟道层12B是由GaAs材料体系制成的情况下，栅极电极14的构成材料可以是镍(Ni)和钛(Ti)等。
绝缘层16用于防止栅极电极14与器件区域10A和器件周边区域10B之间的半导体层12的侧面接触。在如图2A至图2C所示的没有设置绝缘层16的半导体器件101中，由于栅极电极14中的上述边界部14A的原因，栅极电极14直接覆盖器件区域10A与器件周边区域10B之间的台阶(参照图2B和图2C)。因为栅极电极14与半导体层12的侧面接触，所以可能产生流经沟道区域的泄漏电流。布置在栅极电极14与半导体层12的侧面之间的绝缘层16抑制了如上所述的泄漏电流的生成。绝缘层16设置成从半导体层12的侧面延伸到器件周边区域10B，且考虑到制造处理中的差异而以预设长度被扩宽到器件区域10A。具体地，绝缘层16的一部分与栅极电极14的边界部14A相对。绝缘层16的材料的示例可以包括二氧化硅(SiO2)、氮化硅(SiNx)、氧化铝(Al2O3)和氧化铪(HfO2)。绝缘层16的厚度可以是大约5nm至大约1000nm。
在第一实施例中，导电层15设置栅极电极14与半导体层12之间并位于器件区域10A的端部。此外，导电层15与栅极电极14接触。尽管将对此进行详细说明，但是以这一方式设置的导电层15能够使电压通过导电层15从栅极电极14施加到半导体层12，从而减小将会在绝缘层16中生成的寄生晶体管成分的影响。
在每个器件区域10A的设置有绝缘层16的区域内，导电层15布置在绝缘层16与半导体层12之间。导电层15具有从与绝缘层16重叠的区域扩宽到器件区域10A的内部区域的部分(扩宽部15A)。通过扩宽部15A，导电层15与栅极电极14接触。导电层15的侧面(与扩宽部15A相对的侧面)例如与器件区域10A和器件周边区域10B之间的台阶(沟道层12B和阻挡层12C的侧面)在平面图中对齐。导电层15的宽度(在图1A的X方向上)可以例如基本上与栅极电极14的宽度相同或大于栅极电极14的宽度。替代地，导电层15的宽度也可以小于栅极电极14的宽度，直到导电层15的功能劣化。
优选地，器件区域10A的设置有导电层15的端部的阈值电压(Vth1)可以等于或高于器件区域10A的其中栅极电极14直接与半导体层12(阻挡层12C)接触的中心的阈值电压(Vth2)(表达式(1))。如果满足这样的关系，那么会更加有效地抑制由于导电层15而生成的寄生成分的影响。
Vth1≥Vth2 (1)
如图3所示，例如，在当使用导电层15的构成材料制成栅极时的阈值电压(Vth15)高于当使用栅极电极14的构成材料制成栅极时的阈值电压(Vth14)的条件下，满足上述表达式(1)。在这里，Vth14和Vth15可以基本上是相同的电平。这是因为当使用上述构造的导电层15时，使器件区域10A的端部上的二维电子气区2DEG的Ec(参照图4A)高于器件区域10A的中心的Ec(参照图4B)。例如，当导电层15通过具有与沟道层12B(半导体层12)的半导体材料相同体系的p型材料来构造时，满足上述表达式(1)。更加具体地，当沟道层12B的材料是i-GaN时，导电层15的材料可以是p-GaN、p-AlGaN和p-InGaN等。只要满足表达式(1)，就可以使用诸如p型材料以外的材料等任何其他的材料。在图4A和图4B中，EC表示导带(conductionband)的下限(其成为导带与禁带(forbidden band)的边界线)处的能级，而EF表示费米(Fermi)能级。
导电层15的材料可以比栅极电极14的构成材料具有更大的功函数(workfunction)。即使当使用上述构造的导电层15时，也满足上述表达式(1)。例如，当栅极电极14通过由镍(Ni)和金(Au)制成的层叠膜来构造时，导电层15的材料可以是铂(Pt)或钯(Pd)。器件区域10A的端部的阈值电压Vth1可以低于器件区域10A的中心的阈值电压Vth2，直到实施例的效果减弱。
上述构造的半导体器件1可以例如通过下面的过程来制造(参照图5A至图8B)。图5A、图6A、图7A和图8A图示了沿着图1A的线A-A′的横截面构造；图5B、图6B、图7B和图8B图示了沿着图1A的线B-B′的横截面构造。
首先，使用诸如分子束外延(MBE)法或金属有机化学气相沉积(MOCVD)法等晶体生长法依次在基板11上形成缓冲层12A、沟道层12B、阻挡层12C和导电层15(参照图5A和图5B)。替代地，可以使用蒸镀法(evaporation method)形成由金属材料制成的导电层15。
然后，例如，使用光刻技术和蚀刻将导电层15、沟道层12B和阻挡层12C图案化成期望的形状。因此，在器件周边区域10B中形成凹陷，从而在器件区域10A与器件周边区域10B之间设置台阶(参照图6A和图6B)。
其后，例如，使用光刻技术和蚀刻对导电层15图案化(参照图7A和图7B)。在图案化导电层15时，仅留下导电层15的形成在器件区域10A的端部上的部分并且移除其他部分。
其后，在基板11的整个表面上形成具有例如大约100nm厚度的绝缘层16。然后，使用光刻技术和蚀刻对绝缘层16图案化(参照图8A和图8B)。以下述方式执行上述图案化：使半导体层12从器件区域10A的中心暴露且也使导电层15的一部分(扩宽部15A)也从绝缘层16暴露。例如，可以使用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法形成绝缘层16。在对绝缘层16图案化后，在器件区域10A之内的半导体层12上形成均具有例如大约300nm厚度的源极/漏极电极13A、13B。此外，在器件区域10A中的半导体层12上也形成具有例如大约3()()nm厚度的栅极电极14，栅极电极14跨越器件区域10A和器件周边区域10B二者。通过上述过程，完成半导体器件1。
当通过配线层(未图示)将超过阈值的电压(栅极电压)施加到半导体器件1中的栅极电极14时，位于栅极电极14正下方的沟道区域中的电子被耗尽，并且没有电流(漏极电流)流动，使得半导体器件1进行截止操作。在这种情况下，导电层15设置在半导体层12与栅极电极14之间，更加具体地，设置在半导体层12与绝缘层16之间，并且导电层15通过扩宽部15A与栅极电极14接触。这能够减小在绝缘层16中产生的寄生成分的影响。下面将对此进行详细说明。
图9图示了根据比较例的半导体器件(半导体器件1()())的横截面构造。在半导体器件100中，没有在半导体层12与绝缘层16之间设置导电层。此外，在器件区域10A的端部形成由栅极电极14、绝缘层16和半导体层12构成的层叠结构，即，金属-绝缘体-半导体(MIS)结构。在上述构造的半导体器件100中，由于绝缘层16的影响，栅极调制(gatemodulation)可能在器件区域10A的端部上变得不太有效。因此，如图10中的半导体器件100的Vg-Id特性所示，在绝缘层16中生成的寄生成分得到建立，且阈值电压向负侧偏移。如果半导体器件(例如，图2C中的半导体器件101)不具有绝缘层16，那么即使当将电压施加到栅极以使该半导体器件截止时，漏极电流也可能流动，从而抑制半导体器件的截止。
与此相反，在半导体器件1中，导电层15设置在绝缘层16与栅极电极14之间，且导电层15(扩宽部15A)与器件区域10A内的栅极电极14接触。于是，通过导电层15将栅极电压传输到半导体层12。因此，即使当绝缘层16设置在器件区域10A的内侧上时，也可以在不受绝缘层16的影响的情况下将栅极电压施加到半导体层12(参照图10)。
在第一实施例中，导电层15设置在半导体层12与栅极电极14之间。这防止了由寄生成分引起的阈值电压的偏移。因此，可以提高半导体器件1的性能。
此外，通过以满足上述表达式(1)的方式形成导电层15，可以更加有效地抑制寄生成分的生成，从而提高半导体器件1的性能。
下面将说明第一实施例的变形例及其他实施例等。在下面的说明中，用相同的参考标记表示与第一实施例中相同的构成元件并且适当地省略它们的说明。
2.变形例1
图11图示了根据前述第一实施例的变形例1的半导体器件(半导体器件1A)的横截面构造。在半导体器件1A中，导电层15的另一侧面在平面图中与绝缘层16的侧面(器件区域10A)对齐。除了这一特征之外，半导体器件1A基本上具有与第一实施例的半导体器件1相同的构造，且半导体器件1A的作用和效果也基本上与半导体器件1的作用和效果相同。
导电层15的侧面在平面图中与沟道层12B和阻挡层12C的侧面(器件区域10A与器件周边区域10B之间的台阶)对齐。如上所述，导电层15的另一侧面在平面图中与绝缘层16的侧面对齐。因为导电层15的另一侧面与器件区域10A内的栅极电极14接触，所以通过导电层15将栅极电压传输到半导体层12。
例如，可以通过下面的过程来制造半导体器件1A(参照图12A和图12B)。
首先，与第一实施例的说明类似(参照图6A和图6B)，在器件区域10A与器件周边区域10B之间设置台阶。
其后，在导电层15的图案化之前在基板11的整个表面上形成绝缘层16(参照图12A)。然后，使用光刻技术和蚀刻对导电层15和绝缘层16图案化(参照图12B)。此后，形成源极/漏极电极13A、13B和栅极电极14，从而完成半导体器件1A。
在半导体器件1A中，如上所述，可以使用相同的光刻过程对导电层15和绝缘层16二者图案化，这是因为绝缘层16的侧面和导电层15的另一侧面在平面图中布置在相同位置处。因此，简化了制造过程。
3.变形例2
图13A和图13B图示了根据前述第一实施例的变形例2的半导体器件(半导体器件1B)的横截面构造。半导体器件1B使用MIS栅极结构，其中在半导体层12与栅极电极14之间设置栅极绝缘膜(栅极绝缘膜17)。除了这一特征之外，半导体器件1B基本上具有与第一实施例的如上所述的半导体器件1相同的构造，且半导体器件1B的作用和效果也基本上与半导体器件1的作用和效果相同。
例如，栅极绝缘膜17设置在器件区域10A中，且在器件区域10A的端部布置成位于半导体层12与导电层15之间。与前述半导体器件1相似，源极/漏极电极13A、13B与半导体层12接触。扩宽部15A(参照图13B)或者导电层15的另一侧面(参照图11)可以与栅极电极14接触。
4.变形例3
如图14所示，可以在器件区域10A的端部上设置位于导电层15与栅极电极14之间的栅极绝缘层17。根据前述第一实施例的变形例3的半导体器件(半导体器件1C)具有上述栅极绝缘层17。
在半导体器件1C中，因为导电层15被栅极绝缘层17覆盖，所以在器件区域10A之内的栅极绝缘层17中设置开口M。导电层15从开口M暴露，并且通过开口M与栅极电极14接触。如图14所示，开口M可以设置为穿过栅极绝缘层17和绝缘层16二者。替代地，如图15所示，开口M可以设置在导电层15中的扩宽部15A上方且仅穿过栅极绝缘层17。
5.变形例4
图16图示了根据前述第一实施例的变形例4的半导体器件(半导体器件1D)的横截面构造。在半导体器件1D中，导电层15和阻挡层12C(半导体层12)各自的上表面彼此平齐。除了这一特征之外，半导体器件1D基本上具有与前述第一实施例的半导体器件1相同的构造，且半导体器件1D的作用和效果也基本上与半导体器件1的作用和效果相同。
通过将利用诸如Mg和Zn等p型掺杂物的离子注入应用到例如阻挡层12C的端部，来形成半导体器件1D中的导电层15。因为通过一部分阻挡层12C的转换形成导电层15，所以，如上所述，半导体器件1D内的导电层15与阻挡层12彼此平齐。
可以在半导体器件1D中设置栅极绝缘层17。如图17所示，在栅极绝缘层17在器件区域10A的端部设置成位于绝缘层16与导电层15之间的情况下，例如，可以设置开口M以使导电层15暴露。
6.第二实施例
图18图示了根据本发明第二实施例的半导体器件(半导体器件2)的横截面构造。在半导体器件2中，器件周边区域10B内的半导体层12(增加电阻部12D)受到高电阻化处理。除了这一特征之外，半导体器件2基本上具有与第一实施例的如上所述的半导体器件1相同的构造，且半导体器件2的作用和效果也基本上与半导体器件1的作用和效果相同。
相对于使用台面隔离结构的前述半导体器件1，半导体器件2通过使半导体层12经受离子注入而使器件区域10A与器件周边区域10B隔离。在这种情况下，半导体器件2在器件区域10A与器件周边区域10B之间不具有台阶。器件周边区域10B的增加电阻部12D对应于如下部分，在该部分中，通过离子注入增加了沟道层12B和阻挡层12C的电阻。在沟道层12B由GaN材料体系制成的情况下，可以利用例如硼(B)、氮(N)、氩(Ar)或铁(Fe)进行离子注入。在沟道层12B由GaAs材料体系制成的情况下，可以利用例如氢(H)、硼(B)或氧(O)进行离子注入。
即使对于使用通过离子注入形成的元件隔离结构的上述半导体器件2，也能够通过设置导电层15来抑制在绝缘层16中生成的寄生成分的影响。
示例性应用
前述半导体器件(半导体器件1、1A、1B、1C、1D和2)可应用于电子装置。更加具体地，这些半导体器件可以作为所谓的功率半导体包含于例如个人电脑、电视系统、空调和车辆等中的电源电路。替代地，半导体器件可以作为所谓的高频半导体设置在移动通信系统等的无线通信设备中。此外，根据本发明的实施例等的所述半导体器件可应用于各种类型的电子装置。
到目前为止，已经说明了本发明的示例实施例和变形例等；然而，本发明不限于这些实施例等，且可以做出各种变形例。例如，各种变形例(变形例1至4)已经应用于上述实施例等中的具有台面隔离结构的半导体器件1；然而，相同的变形例也可以应用于具有通过离子注入形成的元件隔离结构的半导体器件2(参照图18)。
在前述实施例等中说明的每个层的材料和厚度、形成每个膜的方法和条件等不是限制性的，可以使用其他的材料、厚度、方法和/或条件。
例如，尽管在前面的实施例等中说明了半导体器件的具体构造，但是它们可以具有其它的额外构成元件。
此外，本发明涵盖了这里所描述的以及这里包含的各种实施例的一些或所有的任何可能的组合。
通过本发明的上述示例实施例，可以至少实现下面的构造。
(1)一种半导体器件，其包括：
器件区域，其具有包括沟道部的半导体层；
器件周边区域，其邻接所述器件区域；
栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；
导电层，其设置在所述栅极电极与所述半导体层之间；和
绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间。
(2)根据(1)中所述的半导体器件，其中，所述导电层在所述器件区域内设置成位于所述绝缘层与所述半导体层之间，且所述导电层的一部分与所述栅极电极接触。
(3)根据(1)或(2)中所述的半导体器件，其中，所述导电层设置在所述器件区域的端部上。
(4)根据(1)至(3)中任一项所述的半导体器件，其中，所述半导体层包括具有彼此不同带隙的第一半导体层和第二半导体层。
(5)根据(4)中所述的半导体器件，其中，所述第一半导体层和所述第二半导体层从所述栅极电极侧开始依次布置，且所述沟道部设置在所述第二半导体层中。
(6)根据(1)至(5)中任一项所述的半导体器件，其中，源极/漏极电极在所述器件区域内电连接到所述半导体层。
(7)根据(3)中所述的半导体器件，其中，通过所述导电层向所述半导体层施加来自所述栅极电极的电压，且所述器件区域的端部的阈值电压等于或高于所述器件区域的中心的阈值电压。
(8)根据(1)至(7)中任一项所述的半导体器件，其中，所述导电层是使用如下p型半导体来构造的，所述p型半导体由与用于构造所述半导体层的材料体系相同的材料体系制成。
(9)根据(1)至(8)中任一项所述的半导体器件，其中，所述导电层由比所述栅极电极的构成材料具有更大的功函数的金属材料制成。
(10)根据(1)至(9)中任一项所述的半导体器件，其中，所述半导体层在所述器件区域与所述器件周边区域之间具有台阶，且所述绝缘层覆盖所述半导体层的所述台阶。
(11)根据(1)至(9)中任一项所述的半导体器件，其中，所述器件周边区域内的所述半导体层受到高电阻化处理。
(12)根据(1)至(11)中任一项所述的半导体器件，其中，所述导电层从所述绝缘层被扩宽成与所述栅极电极接触。
(13)根据(1)至(11)中任一项所述的半导体器件，其中，所述导电层与所述半导体层彼此平齐。
(14)根据(1)至(13)中任一项所述的半导体器件，其还包括设置在所述栅极电极与所述半导体层之间的栅极绝缘层。
(15)根据(14)中所述的半导体器件，其中，所述栅极绝缘层具有开口，且所述导电层通过所述开口与所述栅极电极接触。
(16)根据(1)至(15)中任一项所述的半导体器件，其中，所述导电层的侧面与所述栅极电极接触。
(17)一种设置有半导体器件的电子装置，所述半导体器件包括：
器件区域，其具有包括沟道部的半导体层；
器件周边区域，其邻接所述器件区域；
栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；
导电层，其设置在所述栅极电极与所述半导体层之间；和
绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
本申请主张享有于2013年3月6日提交的日本优先权专利申请JP2013-44019的优先权，并将该日本优先权申请的全部内容以引用的方式并入本文。

Claims (16)

1.一种半导体器件，其包括：
器件区域，其具有包括沟道部的半导体层；
器件周边区域，其邻接所述器件区域；
栅极电极，其设置在所述器件区域内，且具有跨越所述器件区域和所述器件周边区域的边界部；
导电层，其设置在所述栅极电极与所述半导体层之间；和
绝缘层，其设置在所述半导体层与位于所述边界部处的所述栅极电极之间，
其中，所述导电层在所述器件区域内设置成位于所述绝缘层与所述半导体层之间，且所述导电层的一部分与所述栅极电极接触。
2.根据权利要求1所述的半导体器件，其中，所述导电层设置在所述器件区域的端部上。
3.根据权利要求1所述的半导体器件，其中，所述半导体层包括具有彼此不同的带隙的第一半导体层和第二半导体层。
4.根据权利要求3所述的半导体器件，其中，所述第一半导体层和所述第二半导体层从所述栅极电极侧开始依次布置，且所述沟道部设置在所述第二半导体层中。
5.根据权利要求1所述的半导体器件，其中，源极/漏极电极在所述器件区域内电连接到所述半导体层。
6.根据权利要求2所述的半导体器件，其中，所述导电层向所述半导体层施加来自所述栅极电极的电压，且所述器件区域的端部的阈值电压等于或高于所述器件区域的中心的阈值电压。
7.根据权利要求1所述的半导体器件，其中，所述导电层是使用如下p型半导体来构造的，所述p型半导体由与用于构造所述半导体层的材料体系相同的材料体系制成。
8.根据权利要求1所述的半导体器件，其中，所述导电层由比所述栅极电极的构成材料具有更大的功函数的金属材料制成。
9.根据权利要求1-8中任一项所述的半导体器件，其中，所述半导体层在所述器件区域与所述器件周边区域之间具有台阶，且所述绝缘层覆盖所述半导体层的所述台阶。
10.根据权利要求1-8中任一项所述的半导体器件，其中，所述器件周边区域内的所述半导体层受到高电阻化处理。
11.根据权利要求1-8中任一项所述的半导体器件，其中，所述导电层从所述绝缘层被扩宽成与所述栅极电极接触。
12.根据权利要求1-8中任一项所述的半导体器件，其中，所述导电层与所述半导体层彼此平齐。
13.根据权利要求1-8中任一项所述的半导体器件，其还包括设置在所述栅极电极与所述半导体层之间的栅极绝缘层。
14.根据权利要求13所述的半导体器件，其中，所述栅极绝缘层具有开口，且所述导电层通过所述开口与所述栅极电极接触。
15.根据权利要求1-8中任一项所述的半导体器件，其中，所述导电层的侧面与所述栅极电极接触。
16.一种电子装置，所述电子装置具有根据权利要求1-15中任一项所述的半导体器件。
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