KR20190126913A - 반도체 장치 - Google Patents

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Abstract

Si 기판(1)의 위에 질화물 반도체층(2, 3, 4)이 마련되어 있다. 질화물 반도체층(2, 3, 4)의 위에 게이트 전극(5), 소스 전극(6) 및 드레인 전극(7)이 마련되어 있다. 드레인 전극(7)의 아래에 있어서 Si 기판(1)에, 질화물 반도체층(2, 3, 4)과 접하는 P형 도전층(11)이 마련되어 있다.

Description

반도체 장치
본 발명은, Si 기판 상에 형성한 질화물계 고 전자 이동도 트랜지스터(HEMT : High Electron Mobility Transistor)에 관한 것이다.
AlGaN/GaN계 헤테로 구조를 갖는 GaN HEMT는, GaAs계 HEMT와 비교하여 고주파(RF) 출력 밀도가 크고, 디바이스 사이즈, 즉 게이트 폭을 작게 할 수 있기 때문에, 활발하게 개발되고 있다. 예컨대, GaAs계 HEMT와 동일한 전력의 GaN HEMT를 실현하려고 하면, 내압이 크기 때문에 드레인 전류를 작게 할 수 있고, 트랜지스터 사이즈를 작게 할 수 있고, 전극간 용량도 작게 할 수 있다. 이 때문에, 출력 임피던스가 커지고, 직렬 기생 저항에 의한 전력 손실이 작아지고, 또한 임피던스 변화비가 작아지고 대역이 넓어진다.
도 7은 GaN on Si 디바이스의 입출력 특성을 나타내는 도면이다. 저온 때는, 입출력 특성은 정상이다. 그러나, 고온 때에는, 출력 전력이 저온 때보다 현저하게 낮은 입력 전력으로부터 포화한 후, 저하된다. 여기서, 고온이란, 예컨대 Si 기판이 180℃를 넘는 상황이고, 그 이하의 온도가 저온이다. Si 기판은, SiC 기판보다 저가이지만, 이와 같은 문제가 있다.
도 8은 고저항 Si 기판의 저항률을 나타내는 도면이다. Si 기판의 저항률은 온도와 함께 변화하고, 180℃ 이상이 되면 급격하게 저하된다. 이것은 Si의 밴드 갭이 작기 때문에, 캐리어가 발생하기 때문이다. 따라서, GaN on Si HEMT의 출력이 고온 때에 저하되는 것은, 기판 저항이 저하되는 것에 기인한다. 이것은 Si 기판 특유의 문제이고, 밴드 갭이 Si의 3배 정도 큰 SiC 기판에서는 저항률의 저하는 일어나지 않는다.
도 9는 Si 기판의 저항률이 높은 경우와 낮은 경우의 오프 때, 즉 RF 동작에서 채널이 핀치 오프되어 있는 상태의 출력 경로를 비교한 단면이다. 저온 때는 기판 저항 Rs가 크고, 드레인 소스 용량 Cds도 작다. 이 때문에, RF 전력은 이면 전극을 경유하는 패스로 통과하려고 하지만, 거의 이 패스에서 RF 전력은 누설되지 않는다. 한편, 고온 때는 기판 저항 Rs가 저하되어 RF 전력이 통과하기 쉬워지고, Si 기판이 저저항이 됨으로써 드레인 소스 용량 Cds가 급격하게 증가한다. 이 때문에, RF 전력의 누설도 급격하게 증가하고, 입력 전력을 증가시키더라도 출력 전력이 증가하지 않는 현상이 나타난다.
이와 같이 GaN on Si HEMT는 저가로 고출력 디바이스를 실현하는데 적합하지만, 고온 때의 RF 동작이 불안정하다고 하는 문제가 있다. 이것에 대하여, 드레인 전극을 분할하고, 그 사이를 아이솔레이션하는 것에 의해, 기판과의 기생 용량을 저감하고, 고온 때의 RF 동작을 개선하는 것이 제안되어 있다(예컨대, 특허문헌 1 참조). 또한, 드레인 전극을 분할하고, 그 사이에 GaN보다 유전율이 낮은 저유전체층을 채우는 것에 의해, 드레인 소스 용량을 저감하고 고온 때의 RF 동작을 개선하는 것이 제안되어 있다(예컨대, 특허문헌 2 참조).
특허문헌 1 : 일본 특허 공개 2011-204984호 공보 특허문헌 2 : 일본 특허 공개 2015-79923호 공보
GaN on Si HEMT에서는 고저항 Si 기판을 사용하고 있다. 고온이 되면 드레인 전극의 아래에서 질화물 반도체와 Si 기판의 경계에 있어서 Si 기판에 전자가 모이기 시작한다. 거기가 RF 전력의 리크 경로가 되고, 리크한 전력이 더 열을 발생시킴으로써, Si 기판의 저항률이 내려간다고 하는 사이클에 들어간다. 이 때문에, 급격하게 드레인 소스 용량이 증가하고 출력 전력이 저하된다. 따라서, GaN on Si HEMT를 RF 고출력 디바이스로서 사용하는 경우에, 고온 때에 입력 전력을 증가시키더라도 출력 전력이 조기에 포화하여 감소한다.
드레인 전극을 분할하고, 그 사이를 아이솔레이션하는 종래 기술에서는, 드레인 전극과 Si 기판의 기생 용량을 저감하는 것이 곤란하고, 또한 저항률 저하를 막는 것이 곤란하다. 또한, 드레인 전극을 분할하고, 그 사이에 저유전체층을 채우는 종래 기술에서는 Si 기판의 저항률의 저하를 막는 것이 곤란하다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것이고, 그 목적은 고온 때의 고주파 특성을 개선시킬 수 있는 반도체 장치를 얻는 것이다.
본 발명과 관련되는 반도체 장치는, Si 기판과, 상기 Si 기판의 위에 마련된 질화물 반도체층과, 상기 질화물 반도체층의 위에 마련된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 드레인 전극의 아래에 있어서 상기 Si 기판에 마련되고, 상기 질화물 반도체층과 접하는 P형 도전층을 구비하는 것을 특징으로 한다.
본 발명에서는, 드레인 전극의 아래에 P형 도전층을 마련하고 있다. 이 때문에, 고온 때에 Si 기판에서 발생하는 전자가 드레인 전극의 아래에 모이는 것을 막을 수 있다. 따라서, 고주파 전력을 리크하는 전자가 존재하지 않게 되고, 오프 때에 고주파 전력이 기판 쪽으로 누설되는 일이 없어진다. 이것에 의해, 고온 때의 출력 전력 저하가 없어지고, 고온 때의 고주파 특성을 개선시킬 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다.
도 3은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다.
도 4는 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다.
도 5는 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다.
도 7은 GaN on Si 디바이스의 입출력 특성을 나타내는 도면이다.
도 8은 고저항 Si 기판의 저항률을 나타내는 도면이다.
도 9는 Si 기판의 저항률이 높은 경우와 낮은 경우의 오프 때, 즉 RF 동작에서 채널이 핀치 오프되어 있는 상태의 출력 경로를 비교한 단면이다.
본 발명의 실시의 형태와 관련되는 반도체 장치에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 단면도이다. 이 반도체 장치는 GaN on Si HEMT이다. Si 기판(1)은, 예컨대 실온에서 10000Ω㎝ 정도의 저항을 갖는 고저항의 Si 기판이다.
Si 기판(1)의 위에, 질화물 반도체층으로서, 버퍼층(2), 전자 주행층(3) 및 전자 공급층(4)이 결정 성장에 의해 마련되어 있다. 버퍼층(2)은, 예컨대 Al 농도가 상이한 복수의 AlGaN층을 적층한 것이다. 전자 주행층(3)은, 예컨대 논 도프의 GaN층이다. 전자 공급층(4)은, 예컨대 Al 조성이 0.1 내지 0.5인 AlGaN층, 또는 AlGaN층과 전자 주행층(3)의 사이에 AlN층을 형성한 것이다.
전자 공급층(4)의 위에 게이트 전극(5), 소스 전극(6) 및 드레인 전극(7)이 마련되어 있다. 게이트 전극(5)은, 예컨대 Ni/Au계의 재료로 이루어진다. 소스 전극(6) 및 드레인 전극(7)은, 예컨대 Ti/Al계의 재료로 이루어진다. 이들 전극을 보호하기 위해 하층 절연막(8) 및 상층 절연막(9)이 마련되어 있다. 하층 절연막(8) 및 상층 절연막(9)은, 예컨대 질화규소막이다. Si 기판(1)의 이면에 이면 전극(10)이 마련되어 있다. 이면 전극(10)은, 예컨대 Ti/Au계 재료로 이루어진다.
드레인 전극(7)의 아래에 있어서 Si 기판(1)에, 버퍼층(2)과 접하는 P형 도전층(11)이 마련되어 있다. P형 도전층(11)은, 예컨대 이온 주입으로 형성되고, P형 도펀트로서 붕소(B), 알루미늄(Al) 등을 이용한다. P형 도전층(11)의 불순물 농도는 5E16㎝-3 이상이 바람직하다. P형 도전층(11)의 주입 깊이는 1미크론 이하이더라도 좋다.
GaN on Si HEMT를 고주파 디바이스로서 사용하는 경우, 고저항의 Si 기판(1)을 사용하여 RF 전력이 기판 쪽으로 리크하여 출력 특성이 열화하는 것을 막고 있다. 그러나, 고온이 되면 Si 기판(1)에서 캐리어가 발생하기 시작한다. 그리고, GaN on Si HEMT에서는 GaN계 재료의 특징을 살리기 위해 고전압 동작을 행한다. 예컨대, 드레인 전압으로서는 50V 정도가 통상 사용된다. 드레인 전압이 고전압이므로, Si 기판(1)에서 발생한 캐리어 중, 전자가 버퍼층(2)과 접하는 Si 기판(1) 쪽의 드레인 전극(7)의 아래에 집중되게 된다.
이것에 비하여, 본 실시의 형태에서는, 드레인 전극(7)의 아래에 P형 도전층(11)을 마련하고 있다. 이 때문에, 고온 때에 Si 기판(1)에서 발생하는 전자가 드레인 전극(7)의 아래에 모이는 것을 막을 수 있다. 따라서, 고주파 전력을 리크하는 전자가 존재하지 않게 되고, 오프 때에 고주파 전력이 기판 쪽으로 누설되는 것을 막을 수 있다. 이것에 의해, 고온 때의 출력 전력 저하가 없어지고, 고온 때의 고주파 특성을 개선시킬 수 있다. 이 결과, 종래보다 고온에서 동작할 수 있는 GaN on Si HEMT를 실현할 수 있다.
단, 게이트 전극(5) 및 소스 전극(6)의 아래를 포함하는 Si 기판(1)의 전면에 P형 도전층(11)을 형성한 경우는, 고온 때의 출력 저하는 억제할 수 있지만, 저온 때에 P형 도전층(11)을 경유하여 RF 전력이 리크한다. 또한, 소스 전극(6)은 이면 전극(10)과 동일한 전압이기 때문에, 소스 전극(6)의 아래에 P형 도전층(11)을 형성하더라도 전자가 드레인 전극(7)의 아래에 비하여 모이기 어렵고, 효과는 없다. 그 때문에, P형 도전층(11)은, 게이트 전극(5) 및 소스 전극(6)의 아래에는 마련되어 있지 않다.
실시의 형태 2.
도 2는 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다. P형 도전층(11)을 마련하면, 저온 때에 고주파 전력의 누설이 증가하는 일이 있다. 이것에 비하여, 본 실시의 형태에서는, P형 도전층(11)의 폭이 드레인 전극(7)의 폭보다 작다. 이것에 의해, 저온 때에 고주파 전력이 기판 쪽으로 누설되는 것을 적게 하여, 저온 때의 특성을 향상시킬 수 있다. 그 외의 구성 및 효과는 실시의 형태 1과 마찬가지이다.
실시의 형태 3.
도 3은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다. P형 도전층(11)의 폭은 드레인 전극(7)의 폭보다 크다. 이것에 의해, 고온 때에 고주파 전력이 기판 쪽으로 누설되는 것을 실시의 형태 1보다 줄일 수 있다. 그 외의 구성 및 효과는 실시의 형태 1과 마찬가지이다. 또, P형 도전층(11)의 폭을 넓게 하면 저온 때에 고주파 전력의 누설이 증가하지만, 고온 때의 특성을 중시하는 경우에 본 실시의 형태는 유효하다.
실시의 형태 4.
도 4는 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 단면도이다. P형 도전층(11)은, 고농도층(11a)과, 고농도층(11a)의 바깥쪽에 마련되고 고농도층(11a)보다 불순물 농도가 낮은 저농도층(11b)을 갖는다. 고농도층(11a)과 저농도층(11b)은, 예컨대 이온 주입으로 형성하고, P형 도펀트로서 붕소(B), 알루미늄(Al) 등을 이용한다.
실시의 형태 3과 같이 P형 도전층(11)의 폭을 넓게 하면 저온 때에 고주파 전력의 리크가 증가한다. 이것에 비하여, 본 실시의 형태와 같이 고농도층(11a)과 저농도층(11b)을 마련함으로써, 고온 때의 특성과 저온 때의 특성의 양립이 용이해진다. 즉, 고온 때에 Si 기판(1)에서 발생하는 전자가 드레인 전극(7)의 아래에 모이는 것을 막으면서, 저온 때의 특성도 조정하기 쉽다. 이 결과, 디바이스의 목적에 최적인 상태로 조정할 수 있다. 그 외의 구성 및 효과는 실시의 형태 1과 마찬가지이다.
실시의 형태 5.
도 5는 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다. P형 도전층(11)의 위에 있어서 드레인 전극(7)이 분할되고, 버퍼층(2), 전자 주행층(3) 및 전자 공급층(4)에 공동(12)이 마련되어 있다. 예컨대 염소계 가스를 이용하여 버퍼층(2), 전자 주행층(3) 및 전자 공급층(4)을 드라이 에칭하여 공동(12)을 형성하고, Si 기판(1)을 노출시킨다. 이것에 의해, 드레인 소스 용량을 저감할 수 있기 때문에, 고온 때에 고주파 전력이 기판 쪽으로 더욱 새기 어려워진다.
실시의 형태 6.
도 6은 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다. 버퍼층(2), 전자 주행층(3) 및 전자 공급층(4)보다 유전율이 낮은 저유전율 재료(13)가 공동(12)에 채워져 있다. 저유전율 재료(13)는, 예컨대 벤조시클로부텐, 폴리이미드 및 폴리플루오로카본 등이다. 이것에 의해, 드레인 소스 용량을 저감할 수 있기 때문에, 고온 때에 고주파 전력이 기판 쪽으로 더욱 새기 어려워진다. 또한, 몰드 수지로 봉지하는 디바이스의 경우, 실시의 형태 5에서는 유전율이 약간 높은 몰드 수지가 공동(12)에 들어가기 때문에, 효과가 저하된다. 이것에 비하여, 몰드 수지보다 유전율이 낮은 저유전율 재료(13)를 공동(12)에 채운 본 실시의 형태에서는 이것을 막을 수 있다.
1 : Si 기판
2 : 버퍼층(질화물 반도체층)
3 : 전자 주행층(질화물 반도체층)
4 : 전자 공급층(질화물 반도체층)
5 : 게이트 전극
6 : 소스 전극
7 : 드레인 전극
11 : P형 도전층
11a : 고농도층
11b : 저농도층
12 : 공동
13 : 저유전율 재료

Claims (7)

  1. Si 기판과,
    상기 Si 기판의 위에 마련된 질화물 반도체층과,
    상기 질화물 반도체층의 위에 마련된 게이트 전극, 소스 전극 및 드레인 전극과,
    상기 드레인 전극의 아래에 있어서 상기 Si 기판에 마련되고, 상기 질화물 반도체층과 접하는 P형 도전층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 P형 도전층은, 상기 게이트 전극 및 상기 소스 전극의 아래에는 마련되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 P형 도전층의 폭은 상기 드레인 전극의 폭보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 P형 도전층의 폭은 상기 드레인 전극의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 P형 도전층은, 고농도층과, 상기 고농도층의 바깥쪽에 마련되고 상기 고농도층보다 불순물 농도가 낮은 저농도층을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 P형 도전층의 위에 있어서 상기 질화물 반도체층에 공동이 마련되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 공동에 채워진 상기 질화물 반도체층보다 유전율이 낮은 저유전율 재료를 더 구비하는 것을 특징으로 하는 반도체 장치.
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