JP6160216B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものである。

従来から、高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体素子とする）。ＧａＮ系半導体素子では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層やＧａＮドープ層が設けられている。最近では、高周波用途に加え、電力用のパワーデバイスにも適用可能であるという認識から、高耐圧、大電流を扱うデバイスの検討も行われている。一方、ＧａＮとは別に、ＳｉＣ（炭化珪素）も、ＧａＮ系化合物半導体と同様に、シリコンよりもバンドギャップが広く、絶縁破壊電圧が大きいことから、シリコンの次世代パワーデバイス材料として期待され、応用されている。

ＧａＮ系化合物半導体では、主にシリコンやＳｉＣなどの異種半導体基板上に成長させた半導体結晶を用いて、横型の高耐圧パワーデバイスが製作されているが、昨今、ＧａＮバルク単結晶技術が進展し、大口径の単結晶基板が提供されつつある。それにともない、電流を基板の主表面とは垂直の方向に流す、いわゆる縦型構造のパワーデバイスの検討も行われるようになってきた。一方、ＳｉＣにおいては、もともとパワーデバイス用途に結晶が開発されてきたことから、縦型構造のパワーデバイスが開発されている。

縦型構造の半導体素子として、ＰＮ接合をゲートに用いた縦型のＪＦＥＴ(接合型電界効果トランジスタ)がある（非特許文献１参照）。図１０は、公知のＪＦＥＴの一例の模式的な断面図である。図１０に示すように、ＪＦＥＴ１０００は、裏面にドレイン電極１が形成されたＮ^＋型のＧａＮ基板からなるドレイン領域２と、ドレイン領域２上に形成されたＮ型のＧａＮからなるドリフト領域３と、ドリフト領域３の内部に形成されたＰ型のＧａＮならなる複数のゲート領域４と、ドリフト領域３の表面に形成されたＮ^＋型のＧａＮからなるソース領域６と、ソース領域６に電気的に接触するように形成されたソース電極７と、を備えている。ドレイン電極１はドレイン端子１１と接続している。ゲート領域４は不図示のゲート電極を介してゲート端子１２と接続している。ソース電極７はソース端子１３と接続している。電源Ｖ１はＪＦＥＴ１０００に対してソース−ドレイン電圧を印加する電源であり、電源Ｖ２はゲート抵抗Ｌを介してソース−ゲート電圧を印加する電源である。

このＪＦＥＴ１０００では、２つのゲート領域４の間のドリフト領域３の領域がチャネル領域となり、ソース−ドレイン電圧を印加するとドレイン電流がチャネル領域をドレイン領域２側からソース領域６へ向かって流れる。また、ソース領域６に対して負電圧となるようにゲート領域４にソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、ＪＦＥＴ１０００がオフ状態となる。なお、逆バイアス時のＪＦＥＴ１０００の耐圧は、この空乏層の広がりによって維持される。

このようなＪＦＥＴは、ゲート電圧が０Ｖの場合にチャネルが開いているノーマリオン特性を有する。ただし、ゲート間距離（ゲート領域４の間の距離）を狭くすると、ゲート電圧が０Ｖの場合でもチャネルが開いていないノーマリオフ特性を有するように設計することができる。このようなＪＦＥＴは、ＭＯＳＦＥＴのようにチャネル領域にゲート絶縁膜を使用しない構成なので、たとえば絶縁膜の破壊や、絶縁膜と半導体との界面の界面準位に依存したチャネル特性などの問題がなく、ＰＮ接合技術のみで素子を構成することができる。またＪＦＥＴは、ＭＯＳＦＥＴなどと比較してチャネル抵抗が小さく、素子のオン抵抗が小さくできることなど、パワーデバイスとしてのメリットを有している。

また、ＧａＮやＳｉＣはバンドギャップが広いため、ＭＯＳＦＥＴのように絶縁膜を使用する場合、半導体に対する絶縁膜のバリアの高さの差がシリコンの場合より狭くなってしまい、絶縁膜へのキャリアの注入が発生しやすい。このため高温での絶縁膜劣化を引き起こしやすい。このことにより、特にＧａＮやＳｉＣなどの広バンドギャップ半導体を利用したパワーデバイスにおいては、縦型ＪＦＥＴ構造は有利である。

高塚 他、「ＳｉＣ−ＢＧＳＩＴのノーマリオフ実現と大容量化」、応用物理学会 ＳｉＣ及び関連ワイドギャップ半導体研究会 第１９回講演会 予稿集、Ｐ−４９、２０１０年１０月２１日−２２日

しかしながら、このような縦型のＪＦＥＴ１０００は、ゲート領域４が主たるＰＮ接合を形成しており、耐圧を維持するためのＰＮ接合（図１０の領域Ａ）と直接接続される構造となっている。このため、たとえば、アバランシェ降伏などによりＰＮ接合に流れるリーク電流はゲート領域４を介してゲート電極へと流れ込む（図１０の電流Ｃ）。したがって、ＰＮ接合がなんらかの原因で破壊した場合、ドレイン側に接続された電源から大きな電流がゲート回路に流れ込むおそれがある。その場合にはゲート回路が大きく破損し、場合によっては近接するほかのパワーデバイスに接続されたゲート回路も破壊するおそれがある。また、オフ状態においてＪＦＥＴ１０００がＰＮ接合の耐圧に達してＰＮ接合がアバランシェ降伏した場合、その電流はゲート領域４に流れ込む。このとき、ゲート抵抗によってゲート領域４に正電圧がバイアスされると、チャネルが開いてソース・ドレイン間が短絡するという誤動作が発生する。この状況は、ドレイン電圧が上がってドレイン電流が増加すると、素子のインピーダンスが下がる現象であることから、負性抵抗が生じ、電流が素子内の局部的に集中しやすくなる。このように電流が局部的に集中すると局部的に半導体の温度が上昇して素子破壊を招くため、素子の信頼性を低下させる要因となる。

本発明は、上記に鑑みてなされたものであって、信頼性の高い半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、シリコンよりもバンドギャップが広い半導体で構成された縦型の半導体装置であって、第１導電型のドレイン領域と、前記ドレイン領域に隣接して形成された第１導電型のドリフト領域と、前記ドリフト領域の内部に形成された第２導電型のゲート領域と、前記ドリフト領域の前記ドレイン領域とは反対側に隣接して形成された第１導電型のソース領域と、前記ドリフト領域の内部に前記ゲート領域に隣接して形成され、前記ソース領域と電気的に接触するとともに、前記ゲート領域よりも前記ドレイン領域側に延伸している延伸部を有する第２導電型領域と、を備え、前記ゲート領域と前記第２導電型領域との間に、前記ドレイン領域と前記ソース領域とを直線的に結ぶようにチャネル領域が形成されることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記チャネル領域は前記ドレイン領域と前記ソース領域とが広がっている方向に垂直な方向から０度〜３０度の角度を成す方向に沿って形成されることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第２導電型領域の延伸部と、前記ドリフト領域とは、前記ドレイン領域と前記ソース領域とが広がっている方向において交互に配列されており、超接合構造を形成していることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記ソース領域に電気的に接触するソース電極をさらに備え、前記ソース電極は、前記ソース領域側から前記第２導電型領域まで掘込まれた溝を通じて前記第２導電型領域と電気的に接触していることを特徴とする。

本発明に係る半導体装置は、上記発明において、当該半導体装置を構成する半導体は窒化物系半導体または炭化珪素系半導体であることを特徴とする。

本発明によれば、信頼性の高い半導体装置を実現できるという効果を奏する。

図１は、実施の形態１に係る半導体装置の電極配置を示す模式的な平面図である。 図２は、図１に示す半導体装置のＡ−Ａ線断面図である。 図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。 図４は、実施の形態１に係る半導体装置の製造方法の一例を示す図である。 図５は、実施の形態１に係る半導体装置の製造方法の一例を示す図である。 図６は、実施の形態２に係る半導体装置の模式的な断面図である。 図７は、実施の形態３に係る半導体装置の模式的な断面図である。 図８は、実施の形態３に係る半導体装置の製造方法の一例を示す図である。 図９は、実施の形態４に係る半導体装置の模式的な断面図である。 図１０は、公知のＪＦＥＴの一例の模式的な断面図である。

以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の電極配置を示す模式的な平面図である。図２は、図１に示す半導体装置のＡ−Ａ線断面図である。図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１００は、縦型構造のＪＦＥＴであり、図１に示すように、上面はほぼソース電極７で覆われており、その周囲にゲート電極５が配置されている。また、図１に示すように、この半導体装置１００は、ＪＦＥＴの単位セルが図１の紙面左右方向に複数配置された構成を有する。

つぎに、図２、３を参照して半導体装置１００の構成を説明する。この半導体装置１００は、裏面にドレイン電極１が形成されたＮ^＋型（第１導電型）のＧａＮ基板からなるドレイン領域２と、ドレイン領域２の上側に隣接して形成されたＮ型のＧａＮからなるドリフト領域３と、ドリフト領域３の内部に形成されたＰ型（第２導電型）のＧａＮからなる複数のゲート領域４と、ドリフト領域３の、ドレイン領域２とは反対側である上側に隣接して形成されたＮ^＋型のＧａＮからなるソース領域６と、ソース領域６の表面にソース領域６と電気的に接触するように形成されたソース電極７とを備えている。

ドレイン電極１はドレイン端子１１と接続している。また、図１、３に示すように、ドリフト領域３の一部がメサ状に形成されてゲート領域４が露出している。露出したゲート領域４上には、ゲート電極５が形成されており、ゲート領域４はゲート電極５を介してゲート端子１２と接続している。ソース電極７はソース端子１３と接続している。

半導体装置１００は、さらに、ドリフト領域３内に形成された第２導電型領域であるＰ型領域８を備えている。このＰ型領域８は、２つのソース領域６と電気的に接触するように配置されている。さらに、Ｐ型領域８は、ゲート領域４に隣接して配置されており、ゲート領域４よりもドレイン領域２側に延伸している延伸部８ａを有している。

この半導体装置１００では、ゲート領域４とＰ型領域８との間に、ドレイン領域２とソース領域６とを直線的に結ぶように矢印Ａｒ１の方向にチャネル領域が形成され、ソース−ドレイン電圧を印加するとドレイン電流が矢印Ａｒ１の方向に沿ってチャネル領域を流れる。矢印Ａｒ１の方向は、ドレイン領域２とソース領域６とが広がっている矢印Ａｒ２の方向に略垂直である。この矢印Ａｒ２の方向は、ドレイン領域２およびソース領域６とドリフト領域３との境界面に沿った方向であり、かつドレイン領域２を構成する基板の主表面に沿った方向である。また、負電圧のソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、半導体装置１００はオフ状態となる。

この半導体装置１００では、Ｐ型領域８は、ゲート領域４よりもドレイン領域２側に延伸している延伸部８ａを有しているので、Ｐ型領域８とドリフト領域３とによるＰＮ接合も、ゲート領域４とドリフト領域３とによるＰＮ接合よりもドレイン領域２側に近い部分がある。このため、ドレイン領域２に高い負電圧を印加した場合に、もっとも電界強度が強くなるのは、Ｐ型領域８のドレイン領域２側の端部となり、アバランシェ降伏はその部分で発生する。

ここで、上述したように、図１０に示す構成の半導体装置１０００では、アバランシェ降伏により発生した正孔電流はゲート領域４を介してゲート電極へ流れる。

これに対して、本実施の形態１に係る半導体装置１００では、アバランシェ降伏により発生した正孔電流はＰ型領域８を経由してソース電極７へ、電子はドレイン側へと流れるため、ゲート電極５への電流の流れ込みはほとんど発生しない。このため、半導体装置１００がオフ状態のゲートバイアス状態は維持される。したがって、半導体装置１００のブレークダウン特性は単純なＰＮ接合のアバランシェ特性を示すだけであり、上述したような負性抵抗は発生せず、電流の集中は発生しない。よって、半導体装置１００の破壊を引き起こすことは無い。もちろん、ゲート回路への電流の流れ込みも無いので、ゲート回路への負担もない。

なお、延伸部８ａの長さｄ１については、０μｍよりも大きければ、アバランシェ電流のゲート電極５への流れ込みを防止する効果があるが、アバランシェ電流をゲート領域４ではなく延伸部８ａへ効果的に流れ込むようにするためには、ゲート領域４の横幅Ｄ（矢印Ａｒ２方向の幅）と同程度あるのが好ましく、例えば０．５μｍ以上２μｍ以下の範囲であれば十分な効果が得られる。

以上説明したように、本実施の形態１に係る半導体装置１００は、破壊しにくく、ゲート回路への負担も少ない、信頼性が高い半導体装置である。

つぎに、半導体装置１００の製造方法の一例について説明する。図４、５は、半導体装置１００の製造方法の一例を示す図である。

はじめに、図４（ａ）に示すように、ＧａＮ基板からなるドレイン領域２上に、たとえばＭＯＣＶＤ法を用いたエピタキシャル成長などによって、ドリフト領域３の一部となるＮ型のＧａＮ層３ａ、ゲート領域４を形成するためのＰ型のＧａＮ層１６を順次形成する。

つぎに、図４（ｂ）に示すように、ＧａＮ層１６上に、ゲート領域４の形状を形成するためのエッチング用のマスクＭ１を形成し、ドライエッチング等によってＧａＮ層１６，３ａをメサ形状にエッチングする。これによって所望の形状のゲート領域４が形成される。その後、マスクＭ１を除去する。

つぎに、図４（ｃ）に示すように、エピタキシャル成長などによって、ドリフト領域３の残りの部分となるＧａＮ層３ｂ、およびＰ型領域８を形成するためのＰ型のＧａＮ層１７を順次形成し、図４（ｂ）に示す工程で形成したメサ形状を埋め込む。

つぎに、図４（ｄ）に示すように、エッチングまたは研磨によってＧａＮ層１７の表面側を除去し、所望の形状のＰ型領域８を形成する。

つぎに、図５（ａ）に示すように、Ｐ型領域８上の一部領域にイオン注入用のマスクＭ２を形成し、シリコンや酸素等のＮ型の不純物のイオンＩをイオン注入する。その後、不純物の活性化のための熱処理を行って、図５（ｂ）に示すようにソース領域６を形成する。その後、エッチングによって、所定の領域でドリフト領域３の一部を除去し、ゲート領域４を露出させる（図３参照）。

つぎに、図５（ｃ）に示すように、ドレイン領域２側にドレイン電極１、ソース領域６側にソース電極７を形成し、露出したゲート領域４上にはゲート電極５（図１、３参照）を形成する。ドレイン電極１、ソース電極７、およびゲート電極５はいずれもオーミック電極とし、たとえばＴｉなどの金属で構成する。その後、素子分離等の必要な処理を行って、半導体装置１００が完成する。

（実施の形態２）
図６は、本発明の実施の形態２に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。

この半導体装置２００は、半導体装置１００において、Ｐ型領域８をＰ型領域８Ａに置き換えた構成を有する。

ドリフト領域３内に形成された第２導電型領域であるＰ型領域８Ａは、２つのソース領域６と電気的に接触するように、かつゲート領域４に隣接して配置されている。さらに、Ｐ型領域８Ａは、ゲート領域４よりもドレイン領域２側に延伸している延伸部８Ａａを有している。延伸部８Ａａは、半導体装置１００の延伸部８ａよりもさらにドレイン領域２に近接するように延伸している。

この半導体装置２００においても、ゲート領域４とＰ型領域８Ａとの間に、ドレイン領域２とソース領域６とを直線的に結ぶようにチャネル領域が形成され、ソース−ドレイン電圧を印加するとドレイン電流がチャネル領域を流れる。電流が流れる方向は、ドレイン領域２とソース領域６とが広がっている方向である矢印Ａｒ２の方向に略垂直である。また、負電圧のソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、半導体装置２００はオフ状態となる。

この半導体装置２００でも、Ｐ型領域８Ａは、ゲート領域４よりもドレイン領域２側に延伸している延伸部８Ａａを有しているので、アバランシェ降伏により発生した正孔電流はＰ型領域８Ａを経由してソース電極７へ流れるため、ゲート電極５への電流の流れ込みはほとんど発生しない。

さらに、この半導体装置２００では、領域Ｓにおいて、Ｐ型領域８Ａの延伸部８Ａａと、ドリフト領域３とは、矢印Ａｒ２の方向において交互に配列されており、超接合構造を形成している。その結果、半導体装置２００に負の高電圧を印加したときに、Ｐ型である延伸部８ＡａとＮ型であるドリフト領域３の両方に空乏層が広がるので、高い耐圧を実現することができる。なお、この超接合構造を採用した半導体装置２００では、Ｐ型領域にはほとんど空乏層が広がらない半導体装置１００の構成と比較して、ドリフト領域３を、より高い不純物濃度（すなわちより低い電気抵抗値）としても、同程度の耐圧を実現することができる。すなわち、半導体装置２００は、半導体装置１００と同程度の耐圧でありながら、オン抵抗がより低い装置とできる。

領域Ｓにおいて延伸部８Ａａとドリフト領域３との全体に空乏層を広げるためには、延伸部８Ａａに含まれるＰ型キャリアの総数とドリフト領域３に含まれるＮ型キャリアの総数が等しいことが好ましい。したがって、延伸部８Ａａの幅ｗ１とＰ型キャリア濃度との積と、ドリフト領域３の幅ｗ２とＮ型キャリア濃度との積と、が等しいことが好ましい。また、延伸部８Ａａの長さｄ２はたとえば耐圧が６００Ｖの場合は５μｍ程度、１２００Ｖの場合は１０μｍ程度が好ましい。

また、延伸部８ＡａのＰ型キャリア濃度については、上記超接合構造を実現するための濃度とし、延伸部８Ａａよりもソース領域６側のＰ型領域８ＡのＰ型キャリア濃度については、延伸部８ＡａのＰ型キャリア濃度よりも高い濃度としてもよい。これによってオン抵抗をよりいっそう低くできる。

なお、超接合構造を図１０に示すＪＦＥＴ構造の半導体装置１０００に適用しようとしたときの最大の問題点は、超接合構造ではＰＮ接合面積が増大するため、図１０からもわかるように、ゲートの入力容量が増大してしまう。したがって、上述した課題に加えて、入力容量が増大してゲート駆動電力が大幅に増大するという問題が追加される。しかしながら、本実施の形態２においては、超接合構造のＰＮ接合を、ソース領域６に接続するＰ型領域８Ａの延伸部８Ａａによって形成しているため、超接合構造による容量は、ソース−ドレイン間での出力容量となる。そのため、ゲート回路への負担は増加せず、ゲート制御が容易である。

なお、本実施の形態２に係る半導体装置２００は、上述した実施の形態１に係る半導体装置１００の製造方法と同様の方法で製造することができる。

（実施の形態３）
図７は、本発明の実施の形態３に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。

この半導体装置３００は、半導体装置１００において、Ｐ型領域８、ソース電極７をそれぞれソース電極７Ａ、Ｐ型領域８Ｂに置き換えた構成を有する。

Ｐ型領域８Ｂは、ゲート領域４よりもドレイン領域２側に延伸している延伸部を有している。ソース電極７Ａは、ソース領域６側からＰ型領域８Ａまで掘込まれた溝Ｇを通じてＰ型領域８Ａと電気的に接触している。なお、ソース電極７Ａは、ドリフト領域３のうち溝Ｇの側壁を形成する領域３ｃに対してはショットキー接触する。

この半導体装置３００は、実施の形態１に係る半導体装置１００において得られる効果と同様の効果が得られ、破壊しにくく、ゲート回路への負担も少ない、信頼性が高い半導体装置である。また、それに加え、半導体装置３００では、ソース電極７ＡがＰ型領域８Ｂに向かって伸びている。この伸びている部分については、半導体装置１００の場合と比較して、半導体の電気抵抗から金属電極の電気抵抗に置き換わっているので、電気抵抗が低くなる。このような電気抵抗の低減は、半導体装置３００における容量の寄生効果を低減する効果が有るので、高速スイッチング特性の向上に寄与する。

つぎに、半導体装置３００の製造方法の一例について説明する。図８は、半導体装置３００の製造方法の一例を示す図である。

はじめに、ＧａＮ基板からなるドレイン領域２上に、たとえばＭＯＣＶＤ法を用いたエピタキシャル成長などによって、ドリフト領域３の一部となるＮ型のＧａＮ層３ｄと、ゲート領域４、Ｐ型領域８Ｂを形成するためのＰ型のＧａＮ層２１とを順次形成する。つぎに、ＧａＮ層２１上に、エッチング用のマスクＭ１を形成し、ドライエッチング等によってＧａＮ層２１，３ｄをメサ形状にエッチングする。これによって、図８（ａ）に示すように、所望の形状のゲート領域４と、Ｐ型領域８Ｂを形成するためのＧａＮ層２１の形状とが形成される。その後、マスクＭ１を除去する。

つぎに、図８（ｂ）に示すように、ＧａＮ層２１の表面以外の領域を覆うようにイオン注入用のマスクＭ２を形成し、マグネシウム等のＰ型の不純物のイオンＩをイオン注入する。その後、不純物の活性化のための熱処理を行って、延伸部を形成してＰ型領域８Ｂとする。

つぎに、図８（ｃ）に示すように、エピタキシャル成長などによって、ドリフト領域３の残りの部分となるＧａＮ層３ｅを順次形成し、メサ形状を埋め込む。

その後は、上述した実施の形態１に係る半導体装置１００の製造方法と同様の方法で、ソース領域６、ドレイン電極１、ソース電極７Ａ、およびゲート電極５を形成する。なお、ソース電極７Ａを形成する際は、エッチングによってドリフト領域３に、Ｐ型領域８Ｂに到達する深さの溝Ｇを形成した後に、ソース電極７Ａの形成を行う。その後、素子分離等の必要な処理を行って、半導体装置３００が完成する。

（実施の形態４）
図９は、本発明の実施の形態４に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。

この半導体装置４００は、実施の形態３に係る半導体装置３００において、Ｐ型領域８ＢをＰ型領域８Ｃに置き換えた構成を有する。

Ｐ型領域８Ｃは、実施の形態１に係る半導体装置１００のＰ型領域８と同様の構成を有する。ソース電極７Ａは、ソース領域６側からＰ型領域８Ｃ内に掘込まれた溝Ｇを通じてＰ型領域８Ｃと電気的に接触している。

この半導体装置４００は、半導体装置３００において得られる効果と同様の効果が得られ、破壊しにくく、ゲート回路への負担も少ない、信頼性が高く、かつオン抵抗が低い半導体装置である。また、それに加え、半導体装置４００では、半導体装置３００ではソース電極７Ａが領域３ｃとショットキー接触していた部分が、Ｐ型領域８Ｃに置き換わっており、この部分ではソース電極７ＡはＰ型領域８Ｃとオーミック接触している。その結果、半導体装置４００では、ソース電極７ＡとＰ型領域８Ｃとのオーミック接触の面積が半導体装置３００の場合よりも広くなるので、より電気抵抗が低くなる。その結果、半導体装置４００における容量の寄生効果の低減効果はさらに大きくなるので、高速スイッチング特性がさらに向上する。

上記実施の形態に係る半導体装置は、破壊のない高い信頼性の要求されるインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置として特に有用である。

なお、上記実施の形態に係る半導体装置は、シリコンよりもバンドギャップが広い半導体であるＧａＮで構成しているが、各半導体装置においてＧａＮで構成している領域は、シリコンよりもバンドギャップが広い半導体で構成すれば特に限定されず、たとえばＧａＮ以外の窒化物系半導体、または炭化珪素系半導体で構成してもよい。半導体領域を炭化珪素系半導体で構成する場合には、Ｎ型不純物はたとえば窒素やリンとする。上記各半導体装置をＧａＮ系半導体や炭化珪素系半導体で形成する場合、シリコン系半導体で形成する場合に比べてＰ型領域を浅い位置に形成することができるため、製造プロセスが容易になるため好ましい。

また、上記実施の形態に係る半導体装置では、ドレイン領域２とソース領域６とを直線的に結ぶようにチャネル領域が形成され、チャネル領域の伸びる方向は、ドレイン領域２とソース領域６とが広がっている矢印Ａｒ２の方向に略垂直である。しかしながら、チャネル領域は形成される方向が略垂直に限られず、矢印Ａｒ２の方向に垂直な方向から０度〜３０度の角度を成す方向に沿って形成されていれば、装置の矢印Ａｒ２の方向におけるサイズの増大が抑制されるので好ましい。

また、上記実施の形態に係る半導体装置では、第１導電型がＮ型、第２導電型がＰ型であるが、第１導電型がＰ型、第２導電型がＮ型でもよい。

なお、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。たとえば、実施の形態３、４に係る半導体装置に、実施の形態２の超接合構造を適用してもよい。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

１ ドレイン電極
２ ドレイン領域
３ ドリフト領域
３ａ,３ｂ,３ｄ,３ｅ,１６,１７,２１ ＧａＮ層
３ｃ 領域
４ ゲート領域
５ ゲート電極
６ ソース領域
７,７Ａ ソース電極
８,８Ａ,８Ｂ,８Ｃ Ｐ型領域
８ａ,８Ａａ 延伸部
１１ ドレイン端子
１２ ゲート端子
１３ ソース端子
１００,２００,３００,４００ 半導体装置
Ａｒ１,Ａｒ２ 矢印
Ｇ 溝
Ｉ イオン
Ｍ１,Ｍ２ マスク
Ｓ 領域

Claims (4)

1. 窒化物系半導体で構成された縦型の半導体装置であって、
   第１導電型のドレイン領域と、
   前記ドレイン領域に隣接して形成された第１導電型のドリフト領域と、
   前記ドリフト領域の内部に形成された第２導電型のゲート領域と、
   前記ドリフト領域の前記ドレイン領域とは反対側に隣接して形成された第１導電型のソース領域と、
   前記ドリフト領域の内部に前記ゲート領域に隣接して形成され、前記ソース領域と電気的に接触するとともに、前記ゲート領域よりも前記ドレイン領域側に延伸している延伸部を有する第２導電型領域と、
   を備え、前記ゲート領域は、一部の領域が、前記ソース領域と前記ドレイン領域とに縦方向で挟まれた位置で前記ドリフト領域に埋め込まれているとともに、他の一部の領域が前記ドリフト領域から露出してゲート電極と直接接触しており、
   前記ゲート領域と前記第２導電型領域との間に、前記ドレイン領域と前記ソース領域とを直線的に結ぶようにチャネル領域が形成されることを特徴とする半導体装置。
2. 前記チャネル領域は前記ドレイン領域と前記ソース領域とが広がっている方向に垂直な方向から０度〜３０度の角度を成す方向に沿って形成されることを特徴とする請求項１に記載に半導体装置。
3. 前記第２導電型領域の延伸部と、前記ドリフト領域とは、前記ドレイン領域と前記ソース領域とが広がっている方向において交互に配列されており、超接合構造を形成していることを特徴とする請求項１または２に記載に半導体装置。
4. 前記ソース領域に電気的に接触するソース電極をさらに備え、前記ソース電極は、前記ソース領域側から前記第２導電型領域まで掘込まれた溝を通じて前記第２導電型領域と電気的に接触しているとともに、前記ドリフト領域のうち前記溝の側壁を形成する領域とショットキー接触していることを特徴とする請求項１〜３のいずれか一つに記載に半導体装置。

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