DE112017007595B4 - Verfahren zur herstellung einer halbleitereinheit - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes umfasst:- Bilden einer Kanalschicht (3, 3a, 3b), bei der es sich um Alx1Iny1Ga1-x1-y1N handelt, wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, auf der oberen Oberfläche eines Halbleitersubstrats (1, 1a);- Bilden einer Barrierenschicht (4, 4a, 4b, 4c), bei der es sich um Alx2Iny2Ga1-x2-y2N handelt, wobei 0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1, und die eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht (3, 3a, 3b) ist, auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b);- Bilden einer Gate-Isolierschicht (9, 9a, 9b, 9c, 9d), bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine Bandlücke aufweist, die größer als jene der Barrierenschicht (4, 4a, 4b, 4c) ist, zumindest teilweise auf der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c);- Bilden einer Gate-Elektrode (10, 10c) auf der oberen Oberfläche der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d); und- Durchführen einer Wärmebehandlung, wobei eine positive Spannung an der Gate-Elektrode (10, 10c) anliegt.

Description

  • TECHNISCHES GEBIET
  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitereinheit. Dabei geht es zum Beispiel um einen Feldeffekttransistor, bei dem ein Halbleiter verwendet wird, der Nitrid enthält.
  • STAND DER TECHNIK
  • In einem Feldeffekttransistor, bei dem ein ein Nitrid enthaltender Halbleiter verwendet wird, sind eine GaN-Kanalschicht und eine AlGaN-Barrierenschicht aufeinanderfolgend auf der oberen Oberfläche eines Halbleitersubstrats ausgebildet. Sodann sind auf der oberen Oberfläche der AlGaN-Barrierenschicht ferner eine Source-Elektrode, eine Drain-Elektrode sowie eine Gate-Elektrode einzeln ausgebildet.
  • Darüber hinaus sind in der Kanalschicht und der AlGaN-Barrierenschicht, die sich beide unterhalb der Source-Elektrode und der Drain-Elektrode befinden, Störstellenbereiche vom n-Typ mit hoher Konzentration einzeln ausgebildet. Auf der oberen Oberfläche der AlGaN-Barrierenschicht, die sandwichartig zwischen diesen Störstellenbereichen angeordnet ist und nicht mit dem Störstellenbereich vom n-Typ mit hoher Konzentration ausgebildet ist, wird eine aus AlGaxOy bestehende Gate-Isolierschicht so ausgebildet, dass sie diesen Bereich bedeckt. Ferner ist eine Gate-Elektrode auf der oberen Oberfläche dieser Gate-Isolierschicht ausgebildet.
  • Ein aus einem Nitrid-Halbleiter bestehender Heterojunction-Feldeffekttransistor, der in der JP 2008- 305 816 A beschrieben ist, weist zum Beispiel die vorstehend beschriebene Struktur auf.
  • Aus der JP 2017- 28 312 A ist ein Verfahren zur Herstellung eines Transistors bekannt, welches die folgenden Schritte umfasst: Herstellen eines Halbleitersubstrats, welches das Folgende enthält: eine Nitrid-Halbleiterschicht, eine Nitrid-Isolierschicht, die auf der Nitrid-Halbleiterschicht ausgebildet ist, und eine Maske, die auf der Nitrid-Isolierschicht ausgebildet ist und eine Öffnung an einer Position aufweist, an der eine Gate-Elektrode ausgebildet werden soll; Einbringen des Halbleitersubstrats in eine Plasma-Ätzvorrichtung und Verwenden der Plasma-Ätzvorrichtung zum Ätzen der an der Öffnung freiliegenden Nitrid-Isolierschicht, um die Nitrid-Halbleiterschicht freizulegen; und Ausbilden einer Gate-Elektrode in einem Bereich der Nitrid-Halbleiterschicht, der von der Nitrid-Isolierschicht nach dem Ätzen freigelegt worden ist.
  • Die US 2014 / 0 295 635 A1 zeigt ein Verfahren zur Herstellung eines Transistors, welches die folgenden Schritte aufweist: Herstellen eines Transistors, der das Folgende aufweist: ein SiC-Substrat, eine AlGaN-Barrierenschicht und eine GaN-Pufferschicht, die auf dem SiC-Substrat ausgebildet sind, eine Source-Elektrode und eine Drain-Elektrode, die sich auf der AlGaN-Barrierenschicht befinden, und eine Gate-Elektrode, die über einen Schottky-Übergang mit der AlGaN-Barrierenschicht verbunden ist; Anlegen einer Gate-Spannung an die Gate-Elektrode des Transistors und Anlegen einer Drain-Spannung an die Drain-Elektrode des Transistors, so dass der Gate-Strom des Transistors nach dem Burn-In temporär steigt, und danach abfällt, so dass der Gate-Strom des Transistors im Vergleich zu dem Gate-Strom vor dem Burn-In des Transistors verringert ist.
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • In einem Fall, in dem ein Feldeffekttransistor, bei dem ein Nitrid-Halbleiter verwendet wird, als ein Schaltelement oder dergleichen genutzt wird, ist ein normalerweise ausgeschalteter Typ wünschenswert, bei dem in einem Zustand, in dem keine Gate-Spannung anliegt, kein Kanal ausgebildet ist.
  • Auch bei der Struktur, die z.B. in der JP 2008- 305 816 A aufgeführt ist, ist es möglich, bei einem normalerweise ausgeschalteten Betrieb einen ausreichenden Drain-Strom zu erhalten, wenn es möglich ist, eine ideale Grenzschicht zu bilden, an der keine Grenzschicht-Falle an einer Grenzschicht zwischen der aus AlGaxOy o. dgl. bestehenden Gate-Isolierschicht und der AlGaN-Barrierenschicht vorhanden ist, welche so ausgelegt ist, dass keine Erzeugung eines zweidimensionalen Elektronengases an einer Heterogrenzschicht zwischen der AlGaN-Barrierenschicht und der GaN-Kanalschicht, die sich unterhalb der Gate-Elektrode befinden, verursacht wird, derart, dass eine Energie an einem unteren Ende des Leitungsbands an der Heterogrenzschicht zwischen der Kanalschicht und der AlGaN-Barrierenschicht unterhalb der Gate-Elektrode höher als die Fermi-Energie ist.
  • Wie in der JP 2008- 305 816 A beispielhaft aufgezeigt, wird jedoch in einem Fall, in dem ein Transistor mittels eines einfachen Prozesses hergestellt wird, bei dem lediglich eine Gate-Isolierschicht auf der oberen Oberfläche der AlGaN-Barrierenschicht abgeschieden wird, ein Grenzschicht-Fallenlevel mit hoher Konzentration an einer Grenzschicht zwischen der Gate-Isolierschicht und der AlGaN-Barrierenschicht ausgebildet, das heißt der darunterliegenden Halbleiterschicht. Dadurch wird eine Verringerung der Steuerbarkeit eines Drain-Stroms durch eine Gate-Spannung verursacht, und es kann kein ausreichender Drain-Strom erzielt werden.
  • Die Erfindung wurde konzipiert, um das vorstehend beschriebene Problem zu lösen, und die Aufgabe besteht darin, ein Verfahren zur Herstellung einer Halbleitereinheit anzugeben, um eine Halbleitereinheit zur Erzielung eines ausreichend hohen Drain-Stroms in einem Feldeffekttransistor zu erhalten, bei dem ein Nitrid-Halbleiter verwendet wird.
  • Mittel zum Lösen des Problems
  • Die Lösung der Aufgabe erfolgt durch ein Verfahren zur Herstellung einer Halbleitereinheit mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den abhängigen Ansprüchen 2 bis 14. Ferner erfolgt die Lösung der Aufgabe durch ein Verfahren zur Herstellung einer Halbleitereinheit mit den Merkmalen des Anspruchs 15.
  • Bei einer ersten Ausführungsform der Erfindung wird eine Kanalschicht, die aus Alx1Iny1Ga1-x1-y1N besteht (wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1), auf der oberen Oberfläche eines Halbleitersubstrats gebildet, eine Barrierenschicht, die aus Alx2lny2Ga1-x2-y2N besteht (wobei 0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1) und eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht ist, wird auf der oberen Oberfläche der Kanalschicht gebildet, eine Gate-Isolierschicht, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine größere Bandlücke als jene der Barrierenschicht aufweist, wird zumindest teilweise auf der oberen Oberfläche der Barrierenschicht gebildet, eine Gate-Elektrode wird auf der oberen Oberfläche der Gate-Isolierschicht gebildet, und es wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode anliegt.
  • Darüber hinaus wird bei einer zweiten Ausführungsform der Erfindung eine Kanalschicht, die aus Alx1Iny1Ga1-x1-y1N besteht (wobei 0 ≤ x1 ≤ 1,0 ≤ y1 ≤ 1), auf der oberen Oberfläche eines Halbleitersubstrats gebildet, eine Gate-Isolierschicht, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine größere Bandlücke als die Bandlücke der Kanalschicht aufweist, wird zumindest teilweise auf der oberen Oberfläche der Kanalschicht gebildet, eine Gate-Elektrode wird auf der oberen Oberfläche der Gate-Isolierschicht angeordnet, und es wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode anliegt.
  • Effekte der Erfindung
  • Bei der ersten Ausführungsform der Erfindung wird die Kanalschicht, die aus Alx1Iny1Ga1-x1-y1N besteht (wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1), auf der oberen Oberfläche des Halbleitersubstrats gebildet, die Barrierenschicht, die aus Alx2lny2Ga1-x2-y2N besteht (wobei 0 ≤ x2 ≤ 1,0 ≤ y2 ≤ 1) und die eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht ist, wird auf der oberen Oberfläche der Kanalschicht gebildet, die Gate-Isolierschicht, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine größere Bandlücke als jene der Barrierenschicht aufweist, wird zumindest teilweise auf der oberen Oberfläche der Barrierenschicht gebildet, die Gate-Elektrode wird auf der oberen Oberfläche der Gate-Isolierschicht gebildet, und es wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode anliegt.
  • Gemäß einer derartigen Konfiguration wird ein zwischen der Barrierenschicht und der Gate-Isolierschicht ausgebildeter Grenzschicht-Fallenlevel reduziert, indem die Wärmebehandlung durchgeführt wird, wobei eine positive Spannung an der Gate-Elektrode anliegt. Daher kann in einem Feldeffekttransistor, bei dem ein Nitrid-Halbleiter verwendet wird, ein ausreichend hoher Drain-Strom erzielt werden.
  • Darüber hinaus wird bei der zweiten Ausführungsform der Erfindung die Kanalschicht, die aus Alx1Iny1Ga1-x1-y1N besteht (wobei 0 ≤ x1 ≤ 1,0 ≤ y1 ≤ 1), auf der oberen Oberfläche eines Halbleitersubstrats gebildet, die Gate-Isolierschicht, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine größere Bandlücke als die Bandlücke der Kanalschicht aufweist, wird zumindest teilweise auf der oberen Oberfläche der Kanalschicht gebildet, die Gate-Elektrode wird auf der oberen Oberfläche der Gate-Isolierschicht gebildet, und es wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode anliegt.
  • Gemäß einer derartigen Konfiguration wird ein zwischen der Kanalschicht und der Gate-Isolierschicht ausgebildeter Grenzschicht-Fallenlevel reduziert, indem die Wärmebehandlung durchgeführt wird, wobei eine positive Spannung an der Gate-Elektrode anliegt. Daher kann in einem Feldeffekttransistor, bei dem ein Nitrid-Halbleiter verwendet wird, ein ausreichend hoher Drain-Strom erzielt werden.
  • Weitere Ziele, Merkmale, Aspekte und Vorteile der Erfindung werden aus der nachstehend angegebenen detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 2 eine Ansicht, die einen Prozess zur Herstellung eines Heterojunction-Feldeffekttransistors darstellt, bei dem ein Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 3 eine Ansicht, die den Prozess zur Herstellung des Heterojunction-Feldeffekttransistors darstellt, bei dem der Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 4 eine Ansicht, die den Prozess zur Herstellung des Heterojunction-Feldeffekttransistors darstellt, bei dem der Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 5 eine Ansicht, die den Prozess zur Herstellung des Heterojunction-Feldeffekttransistors darstellt, bei dem der Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 6 eine Ansicht, die den Prozess zur Herstellung des Heterojunction-Feldeffekttransistors darstellt, bei dem der Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 7 eine Ansicht, die den Prozess zur Herstellung des Heterojunction-Feldeffekttransistors darstellt, bei dem der Nitrid-Halbleiter verwendet wird und der die in 1 dargestellte Struktur aufweist;
    • 8 eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der eine hergestellte Struktur aufweist;
    • 9 eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der die in 1 dargestellte Struktur aufweist;
    • 10 eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der die in 1 dargestellte Struktur aufweist;
    • 11 eine graphische Darstellung, die die Abhängigkeit einer maximalen Drain-Stromdichte von der Temperspannung in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde;
    • 12 eine graphische Darstellung, die die Abhängigkeit einer maximalen Drain-Stromdichte von der Tempertemperatur in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde;
    • 13 eine graphische Darstellung, die die Abhängigkeit einer maximalen Drain-Stromdichte von der Temperzeit in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde;
    • 14 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 15 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 16 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 17 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 18 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 19 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 20 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 21 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 22 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 23 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 24 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 25 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 26 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 27 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 28 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 29 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 30 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 31 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
    • 32 eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß einer Ausführungsform schematisch darstellt;
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • Es ist anzumerken, dass die Zeichnungen schematisch dargestellt sind und der Einfachheit der Beschreibung halber ein Weglassen einer Konfiguration oder ein Vereinfachen einer Konfiguration vorgenommen werden kann, soweit erforderlich. Darüber hinaus ist eine Korrelation von Abmessungen und Positionen von Konfigurationen und dergleichen, die in verschiedenen Zeichnungen einzeln gezeigt sind, nicht zwangsläufig präzise beschrieben, sondern kann verändert werden, soweit erforderlich.
  • Außerdem sind in der nachstehend gezeigten Beschreibung gleichartige Komponenten mit den gleichen darzustellenden Bezugszeichen versehen, und Bezeichnungen und Funktionen derselben werden ebenfalls als gleichartig betrachtet. Dementsprechend können erneute detaillierte Beschreibungen derselben weggelassen sein, um eine Redundanz zu vermeiden.
  • Ferner werden in der folgenden Beschreibung auch in einem Fall, in dem Begriffe verwendet werden, mit denen eine spezifische Position und/oder Richtung gemeint sind, wie beispielsweise „oberer/obere/oberes“, „unterer/untere/unteres“, „links“, „rechts“, „seitlich“, „unten“, „vorne“ oder „hinten“, diese Begriffe nur der Einfachheit halber verwendet, um ein Verstehen der Inhalte der Ausführungsformen in einzelnen Figuren zu erleichtern, und weisen keinen Bezug auf eine Richtung einer tatsächlichen Realisierung auf.
  • Ferner werden in der folgenden Beschreibung auch in einem Fall, in dem Ordnungszahlen verwendet werden, wie beispielsweise „erster/erste/erstes“ oder „zweiter/zweite/zweites“, diese Begriffe nur der Einfachheit halber verwendet, um ein Verstehen der Inhalte der Ausführungsform zu erleichtern, ohne auf eine Reihenfolge und dergleichen beschränkt zu sein, die durch diese Ordnungszahlen entstehen kann.
  • Erste Ausführungsform
  • Im Folgenden werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • 1 ist eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellt. Insbesondere ist 1 eine Ansicht, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellt.
  • Wie in 1 dargestellt, weist der Heterojunction-Feldeffekttransistor in einer unteren Schicht ein Halbleitersubstrat 1 auf. Sodann ist in dem Heterojunction-Feldeffekttransistor über einer Pufferschicht 2 eine Kanalschicht 3a, die aus undotiertem GaN besteht, auf der oberen Oberfläche des Halbleitersubstrats 1 ausgebildet. Des Weiteren ist in dem Heterojunction-Feldeffekttransistor auf der oberen Oberfläche der Kanalschicht 3a eine aus undotiertem A1N bestehende Barrierenschicht 4a ausgebildet, die einen Heteroübergang mit der Kanalschicht 3a bildet.
  • In einer Tiefe, die von der oberen Oberfläche der Barrierenschicht 4a aus ins Innere der Kanalschicht 3a reicht, sind ein Störstellenbereich 7 vom n-Typ mit einer hohen Konzentration und ein Störstellenbereich 8 vom n-Typ mit einer hohen Konzentration teilweise und einzeln ausgebildet. Der Störstellenbereich 7 vom n-Typ und der Störstellenbereich 8 vom n-Typ enthalten Si mit einer hohen Konzentration.
  • Sodann ist eine Source-Elektrode 5 auf der oberen Oberfläche des Störstellenbereichs 7 vom n-Typ ausgebildet. Darüber hinaus ist eine Drain-Elektrode 6 auf der oberen Oberfläche des Störstellenbereichs 8 vom n-Typ ausgebildet.
  • Ferner ist in einer Tiefe, die von der oberen Oberfläche der Barrierenschicht 4a aus ins Innere der Pufferschicht 2 reicht, ein Elementtrennungsbereich 11 mit einem dazwischen angeordneten Elementbereich ausgebildet.
  • Ferner ist eine Gate-Isolierschicht 9a so ausgebildet, dass sie den Elementtrennungsbereich 11, die Barrierenschicht 4a, den Störstellenbereich 7 vom n-Typ, die Source-Elektrode 5, den Störstellenbereich 8 vom n-Typ sowie die Drain-Elektrode 5 bedeckt.
  • Sodann ist auf der oberen Oberfläche der Gate-Isolierschicht 9a eine Gate-Elektrode 10 an einer Position so ausgebildet, dass sie in einer Draufsicht sandwichartig zwischen der Source-Elektrode 5 und der Drain-Elektrode 6 angeordnet ist.
  • In der vorstehend beschriebenen Struktur sind die Gate-Isolierschicht 9a und die Gate-Elektrode 10 so ausgebildet, dass sie die gesamte obere Oberfläche der Barrierenschicht 4a bedecken, die in einer Draufsicht sandwichartig zwischen dem Störstellenbereich 7 vom n-Typ und dem Störstellenbereich 8 vom n-Typ angeordnet ist.
  • In einem Gleichgewichtszustand, das heißt, in einem Zustand, in dem an der Source-Elektrode 5, der Drain-Elektrode 6 und der Gate-Elektrode 10 keine Spannung anliegt, befindet sich ferner eine Energie an dem unteren Ende eines Leitungsbands einer Heterogrenzschicht zwischen der Kanalschicht 3a, die sich unterhalb der Gate-Elektrode 10 befindet, und der Barrierenschicht 4a an jener Position in einem Zustand, in dem sie höher als die Fermi-Energie ist.
  • Wenn in der in 1 dargestellten Struktur die Dicke der aus undotiertem AlN bestehenden Barrierenschicht 4a zum Beispiel gleich 1 nm ist, befindet sich in dem vorstehenden Gleichgewichtszustand eine Energie an dem unteren Ende des Leitungsbands der Heterogrenzschicht zwischen der Kanalschicht 3a, die sich unterhalb der Gate-Elektrode 10 befindet, und der Barrierenschicht 4a an jener Position in einem Zustand, in dem sie höher als die Fermi-Energie ist.
  • Im Fall eines idealen Zustands, in dem die Grenzschicht-Fallenlevel-Konzentration an der Grenzschicht zwischen der Barrierenschicht 4a und der Gate-Isolierschicht 9a in einem Kanalbereich gering ist, das heißt in einem Bereich, der sich unterhalb der Gate-Elektrode 10 befindet und der sandwichartig zwischen dem Störstellenbereich 7 vom n-Typ und dem Störstellenbereich 8 vom n-Typ angeordnet ist, ist ein normalerweise ausgeschalteter Betrieb in der vorstehend beschriebenen Struktur durch die Bedingung realisiert, wie vorstehend beschrieben. Wenn diese Grenzschicht-Fallenlevel-Konzentration geringer ist, wird die Steuerbarkeit eines Drain-Stroms durch eine Gate-Spannung in höherem Maße verbessert, und es kann ein höherer Drain-Strom erzielt werden.
  • Zweite Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung eines Verfahrens zur Herstellung einer Halbleitereinheit
  • Die 2 bis 7 sind Ansichten, die einen Prozess zur Herstellung eines Heterojunction-Feldeffekttransistors darstellen, bei dem ein Nitrid-Halbleiterverwendet wird und der die in 1 dargestellte Struktur aufweist.
  • Wie in 2 dargestellt, werden zunächst eine Pufferschicht 2, eine Kanalschicht 3a sowie eine Barrierenschicht 4a von unten aufeinanderfolgend auf einem Halbleitersubstrat 1 aufgewachsen, indem ein Verfahren für ein epitaxiales Aufwachsen eingesetzt wird, wie beispielsweise ein metallorganisches chemisches Gasphasenabscheidungs-Verfahren (MOCVD-Verfahren) oder Molekularstrahlepitaxie (MBE).
  • Wie in 3 dargestellt, werden als Nächstes Si-Ionen durch ein Ionenimplantations-Verfahren mit einer Resist-Struktur oder dergleichen als einer Maske in einen gewünschten Bereich implantiert. Bedingungen für die Ionenimplantation sind zum Beispiel eine Implantationsdosis von 1 × 1015 cm-2 sowie eine Implantationsenergie von 50 keV.
  • Danach werden ein Störstellenbereich 7 vom n-Typ und ein Störstellenbereich 8 vom n-Typ einzeln gebildet, indem zum Beispiel durch Verwenden eines Verfahrens zum schnellen thermischen Tempern (RTA) eine Wärmebehandlung bei einer Temperatur von 1150 °C durchgeführt wird, um die dotierten Si-Ionen zu aktivieren.
  • Wie in 4 dargestellt, werden als Nächstes eine Source-Elektrode 5 und eine Drain-Elektrode 6, die aus einer mehrschichtigen Metallschicht bestehen, mittels einer Gasphasenabscheidung und eines Lift-Off-Prozesses gebildet.
  • Wie in 5 dargestellt, wird durch Verwenden eines Ionenimplantationsverfahrens als Nächstes in der Kanalschicht 3a und der Barrierenschicht 4a, die sich außerhalb eines Elementbereichs befinden, in dem der Transistor hergestellt wird, ein Elementtrennungsbereich 11 gebildet, der bis zu der Pufferschicht 2 reicht.
  • Wie in 6 dargestellt, wird als Nächstes unter Verwendung eines Verfahrens zur atomaren Schichtabscheidung (ALD) mit Ozon als einer Sauerstoff-Versorgungsquelle und Trimethylaluminium als einer Al-Versorgungsquelle eine Gate-Isolierschicht 9a abgeschieden, die aus AlOa besteht.
  • Wie in 7 dargestellt, wird als Nächstes mittels einer Gasphasenabscheidung und eines Lift-Off-Prozesses eine Gate-Elektrode 10 gebildet, die aus einer Metallschicht besteht.
  • Mittels des vorstehenden Verfahrens kann der Heterojunction-Feldeffekttransistor mit der in 1 dargestellten Struktur hergestellt werden. Es ist anzumerken, dass bei der vorliegenden Ausführungsform nur eine geringe Anzahl von Elementen beschrieben wird, die für die Funktion als Transistor erforderlich sind, eine Verwendung als eine Einheit wird jedoch schlussendlich durch einen Prozess zur Herstellung einer Schutzschicht, einer Feldplatten-Elektrode, einer Verdrahtung, einer Luftbrücke oder eines Durchgangslochs erreicht.
  • 8 ist eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der eine mittels des vorstehenden Verfahrens hergestellte Struktur aufweist. In 8 repräsentiert die vertikale Achse eine Drain-Stromdichte [mA/mm], und die horizontale Achse repräsentiert eine Gate-Spannung [V]. Es ist anzumerken, dass es sich bei dem hergestellten Element um einen Typ mit einem einzelnen Finger handelt, die Breite der Gate-Elektrode gleich 100 µm ist und eine Kanallänge gleich 1 µm ist. Hierbei bezieht sich die Kanallänge spezifisch auf einen Abstand zwischen dem Störstellenbereich 7 vom n-Typ und dem Störstellenbereich 8 vom n-Typ.
  • Wie in 8 dargestellt, wird bei dem mittels des vorstehenden Herstellungsprozesses hergestellten Transistor ein Betrieb vom normalerweise ausgeschalteten Typ durchgeführt, die erzielte Drain-Stromdichte ist jedoch gleich 3 mA/mm, was ein sehr geringer Wert ist.
  • Dies scheint daran zu liegen, dass an einer Grenzschicht zwischen der Barrierenschicht 4a und der Gate-Isolierschicht 9a in dem Kanalbereich ein Grenzschicht-Fallenlevel mit hoher Konzentration ausgebildet ist und eine ausreichend hohe Steuerbarkeit eines Drain-Stroms aufgrund einer Gate-Spannung nicht erzielt wird.
  • 9 ist eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der die in 1 dargestellte Struktur aufweist. In 9 repräsentiert die vertikale Achse eine Drain-Stromdichte [mA/mm], und die horizontale Achse repräsentiert eine Gate-Spannung [V]. Hierbei wurde dieser Heterojunction-Feldeffekttransistor hergestellt, indem nach der Bildung der in 7 dargestellten Gate-Elektrode 10 ein Temperprozess (normales Tempern: NA) mittels des RTA-Verfahrens durchgeführt wurde.
  • Der normale Temperprozess wird unter der Bedingung einer Temperatur von 500 °C über fünf Minuten hinweg in einer Stickstoff-Atmosphäre durchgeführt. Die Breite und die Kanallänge der Gate-Elektrode 10 sind die gleichen wie in dem Fall des vorstehend beschriebenen Transistors.
  • Wie in 9 dargestellt, wurde eine Drain-Stromdichte von mehr als 300 mA/mm erzielt, indem nach der Bildung der Gate-Elektrode 10 eine Wärmebehandlung bei 500 °C durchgeführt wurde. Es ist anzumerken, dass auch in diesem Fall der normalerweise ausgeschaltete Betrieb durchgeführt wird.
  • Als Ursache für eine derartige Erhöhung des Drain-Stroms kann angeführt werden, dass durch die Wärmebehandlung der an der Grenzschicht zwischen der Barrierenschicht 4a und der Gate-Isolierschicht 9a in dem Kanalbereich ausgebildete Grenzschicht-Fallenlevel reduziert wird. Unter der Annahme, dass der Grenzschicht-Fallenlevel durch nicht abgesättigte oder offene Bindungen (Dangling Bonds) der Grenzschicht gebildet wird, ist erklärbar, dass die Wärmebehandlung ein Rekombinieren der nicht abgesättigten oder offenen Bindungen verursacht, so dass dadurch der Grenzschicht-Fallenlevel reduziert wird.
  • 10 ist eine graphische Darstellung, die eine Drain-Stromdichte-Gate-Spannungs-Kennlinie, die mit einer Drain-Spannung von 5 V gemessen wurde, in einem Heterojunction-Feldeffekttransistor zeigt, der die in 1 dargestellte Struktur aufweist. In 10 repräsentiert die vertikale Achse eine Drain-Stromdichte [mA/mm], und die horizontale Achse repräsentiert eine Gate-Spannung [V]. Hierbei wurde dieser Heterojunction-Feldeffekttransistor hergestellt, indem nach der Bildung der in 7 dargestellten Gate-Elektrode 10 ein Temperprozess (ein Temperprozess mit Vorspannung: BA) durchgeführt wurde, wobei zwischen der Gate-Elektrode und der Source-Elektrode eine Vorspannung anlag.
  • Der Temperprozess mit Vorspannung wird an Luft mit einer Vorspannung in Durchlassrichtung von +8 V durchgeführt, die an die Gate-Elektrode 10 angelegt wird, und wird bei einer Tempertemperatur von 300 °C über 10 Minuten hinweg durchgeführt. Die Breite und die Kanallänge der Gate-Elektrode 10 des Transistors sind die gleichen wie jene des vorstehend beschriebenen Transistors.
  • Wie in 10 dargestellt, wurde die Drain-Stromdichte weiter erhöht, indem der Temperprozess mit Vorspannung nach der Bildung der Gate-Elektrode 10 durchgeführt wurde, und es wurde ein ausreichend hoher Stromdichtewert von 700 mA/mm erzielt. Es ist anzumerken, dass auch in diesem Fall der normalerweise ausgeschaltete Betrieb durchgeführt wird.
  • Eine Ursache für die Erhöhung des Drain-Stroms ist ähnlich wie bei dem Fall des vorstehend beschriebenen normalen Temperprozesses nach der Bildung der Gate-Elektrode 10 durch eine Reduktion des Grenzschicht-Fallenlevels aufgrund der Wärmebehandlung erklärbar. Es wird in Betracht gezogen, dass die Ursache dafür, dass die Erhöhung des Drain-Stroms in einem Fall, in dem der Temperprozess mit Vorspannung durchgeführt wird, ausgeprägter als in einem Fall ist, in dem der normale Temperprozess durchgeführt wird, darin liegt, dass das Ausmaß der Reduktion des Grenzschicht-Fallenlevels hoch ist.
  • Indem an der Gate-Elektrode 10 eine Vorspannung in Durchlassrichtung erzeugt wird, wird die Energiebandstruktur der Barrierenschicht 4a und der Gate-Isolierschicht 9a geändert, die sich unterhalb der Gate-Elektrode 10 befinden. Es wird in Betracht gezogen, dass als ein Resultat des Vorstehenden das Ausmaß der Reduktion des Grenzschicht-Fallenlevels aufgrund einer Beschleunigung der Rekombination von nicht abgesättigten oder offenen Bindungen erhöht wurde.
  • Darüber hinaus wird auch eine Verringerung der Menge an Wasserstoff, der im Volumen der Gate-Isolierschicht 9a enthalten ist, durch einen Temperprozess an Luft als eine weitere Ursache in Betracht gezogen.
  • Bei der Abscheidung der Gate-Isolierschicht 9a wird Trimethylaluminium als eine Versorgungsquelle für Al verwendet. Daher besteht die Möglichkeit, dass von einer Methyl-Gruppe abgeleiteter Wasserstoff ins Volumen der Gate-Isolierschicht 9a gemischt wird, und dieser Wasserstoff bildet ein Fallenlevel in der Gate-Isolierschicht 9a.
  • Da Luft etwa 20 % Sauerstoff enthält, ist erklärbar, dass während des Temperprozesses mit Vorspannung eine durch diesen Sauerstoff verursachte Getter-Wirkung von Wasserstoff die Menge an Wasserstoff verringert, die einen Fallenlevel bildet, und der Drain-Strom erhöht wird. Es ist anzumerken, dass die Verringerung der Menge an Wasserstoff zunimmt, die einen Fallenlevel bildet, und die Erhöhung des Drain-Stroms beschleunigt wird, indem der Temperprozess mit Vorspannung in einer Atmosphäre mit einer Sauerstoffkonzentration durchgeführt wird, die höher als jene in Luft ist, zum Beispiel in einer Atmosphäre mit einer Sauerstoffkonzentration von 20 % oder mehr.
  • 11 ist eine graphische Darstellung, welche die Abhängigkeit der maximalen Drain-Stromdichte von der Temperspannung in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde. In 11 repräsentiert die vertikale Achse eine maximale Drain-Stromdichte [A/mm], und die horizontale Achse repräsentiert eine Temperspannung [V]. Ferner stellt 11 eine maximale Drain-Stromdichte für den Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dar.
  • Dieser Transistor wird hergestellt, indem ein Temperprozess mit Vorspannung an Luft mit einer Tempertemperatur von 300 °C, einer Temperzeit von 300 Sekunden und einer Temperspannung von 0 V bis +9 V durchgeführt wird. Es ist anzumerken, dass es sich bei der Temperspannung um eine Spannung handelt, die bei der Durchführung des Temperprozesses mit Vorspannung an der Gate-Elektrode 10 anliegt.
  • Ferner stellt 11 die maximale Drain-Stromdichte in einem Transistor dar, der mit der Durchführung eines normalen Temperprozesses mit einer Tempertemperatur von 500 °C und einer Temperzeit von 300 Sekunden in einer Stickstoff-Atmosphäre hergestellt wurde. Für den Transistor, der mit der Durchführung des normalen Temperprozesses hergestellt wurde, ist außerdem die maximale Drain-Stromdichte im Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dargestellt.
  • In 11 ist die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des Temperprozesses mit Vorspannung hergestellt wurde, durch Kreise gekennzeichnet, und die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des normalen Temperprozesses hergestellt wurde, ist durch ein Viereck gekennzeichnet. Es ist anzumerken, dass die Breite und die Kanallänge der Gate-Elektrode 10 des Transistors die gleichen wie jene des vorstehend beschriebenen Transistors sind.
  • Gemäß 11 ist ersichtlich, dass eine Drain-Stromdichte erzielt werden kann, der höher als jener bei dem normalen Temperprozess ist, wenn der Temperprozess mit Vorspannung durchgeführt wird, indem eine Spannung von +5 V oder eine höhere Spannung an die Gate-Elektrode 10 angelegt wird.
  • 12 ist eine graphische Darstellung, die die Abhängigkeit der maximalen Drain-Stromdichte von der Tempertemperatur in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde. In 12 repräsentiert die vertikale Achse eine maximale Drain-Stromdichte [A/mm], und die horizontale Achse repräsentiert eine Tempertemperatur [°C]. Ferner stellt 12 die maximale Drain-Stromdichte im Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dar. Dieser Transistor wurde mit der Durchführung eines Temperprozesses mit Vorspannung an Luft bei einer Temperaturtemperatur von 0 °C bis 300 °C mit einer Temperspannung von +8 V und einer Temperzeit von 300 Sekunden hergestellt.
  • Ferner stellt 12 die Abhängigkeit der maximalen Drain-Stromdichte von der Tempertemperatur in einem Transistor dar, der mit der Durchführung eines normalen Temperprozesses mit einer Tempertemperatur von 0 °C bis 600 °C und einer Temperzeit von 300 Sekunden in einer Stickstoff-Atmosphäre hergestellt wurde. Für den Transistor, der mit der Durchführung eines normalen Temperprozesses hergestellt wurde, ist außerdem die maximale Drain-Stromdichte im Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dargestellt.
  • In 12 ist die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des Temperprozesses mit Vorspannung hergestellt wurde, durch Kreise gekennzeichnet, und die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des normalen Temperprozesses hergestellt wurde, ist durch Vierecke gekennzeichnet. Es ist anzumerken, dass die Breite und die Kanallänge der Gate-Elektrode 10 des Transistors die gleichen wie jene des vorstehend beschriebenen Transistors sind.
  • Wie in 12 dargestellt, wurde im Fall des normalen Temperprozesses bei 500 °C eine maximaler Drain-Stromdichte (0,35 A/mm) erhalten. Wohingegen im Fall des Temperprozesses mit Vorspannung eine Wärmebehandlung bei 300 °C oder einer höheren Temperatur aufgrund der Konfiguration der Vorrichtung nicht durchgeführt werden konnte, bei dem Temperprozess mit Vorspannung bei 250 °C bis 300 °C jedoch ein höherer Drain-Strom als jener bei der Durchführung eines normalen Temperprozesses erzielt wurde.
  • 13 ist eine graphische Darstellung, die die Abhängigkeit der maximalen Drain-Stromdichte von der Temperzeit in einem Transistor zeigt, der mit der Durchführung eines Temperprozesses mit Vorspannung an Luft hergestellt wurde. In 13 repräsentiert die vertikale Achse die maximale Drain-Stromdichte [A/mm], und die horizontale Achse repräsentiert die Temperzeit [Sekunden]. Ferner stellt 13 die maximale Drain-Stromdichte im Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dar. Dieser Transistor wurde mit der Durchführung eines Temperprozesses mit Vorspannung an Luft bei einer Temperspannung von +8 V, einer Tempertemperatur von 300 °C und einer Temperzeit von 0 Sekunden bis 600 Sekunden hergestellt.
  • Ferner stellt 13 die maximale Drain-Stromdichte in einem Transistor dar, der mit der Durchführung eines normalen Temperprozesses bei einer Tempertemperatur von 500 °C und einer Temperzeit von 300 Sekunden in einer Stickstoff-Atmosphäre hergestellt wurde. Für den Transistor, der mit der Durchführung des normalen Temperprozesses hergestellt wurde, ist außerdem die maximale Drain-Stromdichte im Fall einer Drain-Spannung von 5 V und einer Gate-Spannung von 10 V dargestellt.
  • In 13 ist die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des Temperprozesses mit Vorspannung hergestellt wurde, durch Kreise gekennzeichnet, und die maximale Drain-Stromdichte des Transistors, der mit der Durchführung des normalen Temperprozesses hergestellt wurde, ist durch ein Viereck gekennzeichnet. Es ist anzumerken, dass die Breite und die Kanallänge der Gate-Elektrode 10 des Transistors die gleichen wie jene des vorstehend beschriebenen Transistors sind.
  • Gemäß 13 ist ersichtlich, dass eine Drain-Stromdichte erzielt werden kann, der höher als jener bei dem normalen Temperprozess ist, wenn der Temperprozess mit Vorspannung über 60 Sekunden hinweg oder länger durchgeführt wird.
  • Im Allgemeinen wird ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) mit isoliertem Gate, bei dem Si, GaAs oder SiC verwendet wird, mit einer Gate-Isolierschicht, zum Beispiel einer Oxidschicht, auf der oberen Oberfläche einer Halbleiterschicht aus einer einzelnen Schicht hergestellt und wird mit einer Grenzschicht zwischen der Halbleiterschicht und der Oxidschicht als einem Kanal betrieben.
  • Bei dem Feldeffekttransistor gemäß der vorliegenden Ausführungsform, bei dem der Nitrid-Halbleiter verwendet wird, ist die Halbleiterschicht indessen über die Barrierenschicht mit der Gate-Isolierschicht verbunden, und der Kanal ist eine Heterogrenzschicht zwischen der Barrierenschicht und der Kanalschicht.
  • Im Fall einer derartigen Struktur treten in der Barrierenschicht zwei starke elektrische Polarisationsfelder mit Piezo-Polarisation und spontaner Polarisation auf, die in anderen Halbleitern nicht auftreten, und das Potential auf der Seite der Gate-Isolierschicht der Barrierenschicht ist angehoben. Dann befindet sich ein niedriger Fallenlevel in der Nähe der Fermi-Oberfläche, der die Charakteristika im Fall einer einzelnen Schicht kaum beeinflusst, die Charakteristika der Halbleitereinheit jedoch stark beeinflusst.
  • Als ein Grund dafür, dass ein Drain-Strom kaum fließt, wenn die Wärmebehandlung nicht durchgeführt wurde, wie in 8 dargestellt, ist der Einfluss eines tiefen Levels der Grenzschicht zwischen der Gate-Oxid-Schicht und der Barrierenschicht zu erwähnen. Als ein Weg für eine Reduzierung eines niedrigen Fallenlevels ist eine Wärmebehandlung bei einer hohen Temperatur zu erwähnen, bei einer Wärmebehandlung bei über 600 °C, wie in dem in 12 dargestellten Fall, wurde hingegen jedoch der Drain-Strom reduziert.
  • Als eine Ursache dafür wird in Betracht gezogen, dass eine Wechselwirkung, die nicht nur zwischen der Grenzschicht zwischen der Gate-Isolierschicht 9a und der Barrierenschicht 4a, sondern auch zwischen Volumina derselben auftritt, und dass der Fallenlevel in der Grenzschicht und im Volumen hingegen verstärkt worden ist.
  • Während ein Temperprozess bei einer hohen Temperatur eine derartige Beschränkung aufweist, wurde durch experimentelle Resultate nachgewiesen, dass der Temperprozess mit Vorspannung gemäß der vorliegenden Ausführungsform auch bei einer niedrigen Temperatur von 250 °C bis 300 °C eine ausreichende Wirkung in Bezug auf eine Reduzierung eines niedrigen Fallenlevels aufweist.
  • Wie vorstehend beschrieben, lässt sich sagen, dass die Wirkung eines Temperprozesses mit Vorspannung in einer Struktur einzigartig ist, die einen aus einem Nitrid-Halbleiter bestehenden Heteroübergang mit einem starken elektrischen Polarisationsfeld aufweist.
  • Es ist anzumerken, dass sich hingegen auch bei dem Temperprozess mit Vorspannung gemäß der vorliegenden Ausführungsform ähnlich wie bei dem normalen Temperprozess bei einer Temperatur von mehr als 600 °C die Charakteristika verschlechtern können, wenn ein Temperprozess mit Vorspannung bei einer hohen Temperatur und über eine lange Zeit hinweg durchgeführt wird, der eine Wechselwirkung nicht nur an der Grenzschicht zwischen der Gate-Isolierschicht 9a und der Barrierenschicht 4a, sondern auch zwischen den Volumina derselben verursacht.
  • Da Daten in Bezug auf Temperatur und Zeit über jene beschriebenen hinaus aufgrund von Beschränkungen der bei dem Experiment verwendeten Vorrichtung nicht erhalten werden können, wird bei der vorliegenden Ausführungsform kein oberer Grenzwert für Temperatur und Zeit zum Zeitpunkt des Temperprozesses mit Vorspannung angegeben. Diese oberen Grenzwerte müssen jedoch derart vorgegeben werden, dass der Temperprozess mit Vorspannung innerhalb eines Bereichs durchgeführt wird, in dem sich die Charakteristika nicht verschlechtern.
  • Wenn ferner eine Spannung, welche ein elektrisches Feld für einen Durchschlag der Gate-Isolierschicht 9a überschreitet, an der Gate-Elektrode 10 anliegt, bricht die Gate-Isolierschicht 9a durch, und die Charakteristika verschlechtern sich in diesem Fall ebenfalls. Daher muss die an die Gate-Elektrode 10 anzulegende Spannung einen Wert aufweisen, der das elektrische Feld für einen Durchschlag der Gate-Isolierschicht 9a nicht überschreitet.
  • Ferner wird in einer Struktur, mit der ein normalerweise eingeschalteter Betrieb mit einem Zustand durchgeführt wird, in dem eine Energie an einem unteren Ende eines Leitungsbands einer Heterogrenzschicht zwischen der Kanalschicht 3a, die sich unterhalb der Gate-Elektrode 10 befindet, und der Barrierenschicht 4a an jener Position in einem Gleichgewichtszustand, das heißt, in einem Zustand, in dem an der Source-Elektrode 5, der Drain-Elektrode 6 und der Gate-Elektrode 10 keine Spannung anliegt, niedriger als die Fermi-Energie ist, ein zweidimensionales Elektronengas mit einer hohen Konzentration an der Heterogrenzschicht erzeugt, das für den Drain-Strom verantwortlich ist.
  • Daher ist der Einfluss einer Änderung des Fallenlevels an der Grenzschicht zwischen der Barrierenschicht 4a und der Gate-Isolierschicht 9 auf die Höhe des Drain-Stroms im Vergleich zu einer Struktur gering, mit welcher der normalerweise ausgeschaltete Betrieb mit einem Zustand durchgeführt wird, in dem die Energie an dem unteren Ende des Leitungsbands der Heterogrenzschicht zwischen der Kanalschicht 3a, die sich unterhalb der Gate-Elektrode 10 befindet, und der Barrierenschicht 4a an jener Position höher als die Fermi-Energie ist.
  • Daher lässt sich sagen, dass die Wärmebehandlung nach der Abscheidung der Gate-Isolierschicht 9a und nach der Bildung der Gate-Elektrode 10 für eine Erhöhung des Drain-Stroms bei einer Struktur effektiver ist, mit welcher der normalerweise ausgeschaltete Betrieb durchgeführt wird, wobei eine Energie an dem unteren Ende des Leitungsbands der Heterogrenzschicht zwischen der Kanalschicht 3a, die sich unterhalb der Gate-Elektrode 10 befindet, und der Barrierenschicht 4a an jener Position in einem Gleichgewichtszustand höher als die Fermi-Energie ist.
  • Dritte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • 14 ist eine Ansicht, die die Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellt. Insbesondere ist 14 eine Ansicht, die die Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellt.
  • Die vorstehend erwähnte 1 stellt die Struktur eines Transistors dar, der tatsächlich experimentell so hergestellt wurde, dass er die in den 8 bis 13 dargestellten Charakteristika aufweist, es wird jedoch in Betracht gezogen, dass die bei der zweiten Ausführungsform beispielhaft dargelegte Wirkung eines Temperprozesses mit Vorspannung nach der Bildung der Gate-Elektrode 10 in einer ähnlichen Weise auch bei einer anderen Struktur als der Struktur des in 1 dargestellten Transistors erzielt wird, wenn die Grenzschicht zwischen der Gate-Isolierschicht und der aus dem Nitrid-Halbleiter bestehenden Schicht unterhalb der Gate-Elektrode 10 ausgebildet ist. Daher kann die Struktur so aufgebaut sein, wie in 14 dargestellt, muss jedoch nicht zwangsläufig gleich wie die in 1 dargestellte Struktur sein.
  • Wie in 14 dargestellt, weist der Heterojunction-Feldeffekttransistor eine Struktur auf, bei der die aus GaN bestehende Kanalschicht 3a und die aus AlN bestehende Barrierenschicht 4a gemäß 1 in eine Kanalschicht 3, die aus Alx1lny1Ga1-x1-y1N besteht (wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1), bzw. eine Barrierenschicht 4 abgeändert sind, die aus Alx2Iny2Ga1-x2-y2N besteht (wobei 0 ≤ x2 ≤ 1,0 ≤ y2 ≤ 1). Es ist anzumerken, dass für Alx2Iny2Ga1-x2-y2N, das die Barrierenschicht 4 bildet, eine Bandlücke angenommen wird, die größer als jene von Alx1lny1Ga1-x1-y1N ist, das die Kanalschicht 3 bildet.
  • Darüber hinaus weist der in 14 dargestellte Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die aus AlOa bestehende Gate-Isolierschicht 9a gemäß 1 in eine Gate-Isolierschicht 9 abgeändert ist, die aus einem Isolator oder einem Halbleiter besteht und eine Bandlücke aufweist, die größer als jene von Alx1lny1Ga1-x1-y1N ist, bei dem es sich um ein Material handelt, das die Barrierenschicht 4 bildet.
  • Außerdem ist in einer derartigen Struktur die Struktur unterhalb der Gate-Elektrode 10 äquivalent mit der in 1 der ersten Ausführungsform dargestellten Struktur, und es ist möglich, die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung zu erzielen, die durch einen Temperprozess mit Vorspannung nach einer Bildung der Gate-Elektrode 10 hervorgerufen wird.
  • Der Heterojunction-Feldeffekttransistor mit einer derartigen Struktur kann hergestellt werden, indem ein Strömungsdurchsatz, ein Druck und eine Temperatur (die Aufwachsbedingungen) von Trimethylindium, Trimethylaluminium, Trimethylgallium, Ammoniak und dergleichen eingestellt werden, bei denen es sich um das Rohmaterialgas für Alx1lny1Ga1-x1-y1N handelt (wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1), um so eine gewünschte Zusammensetzung der Pufferschicht 2, der Kanalschicht 3 sowie der Barrierenschicht 4 zum Zeitpunkt des Aufwachsens der Pufferschicht 2, der Kanalschicht 3a sowie der Barrierenschicht 4a zu erreichen, die in 2 der zweiten Ausführungsform dargestellt sind.
  • Vierte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 15 und 16 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 15 und 16 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Bei dem in 14 dargestellten Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, ist ein Teilbereich eines Störstellenbereichs 7 vom n-Typ so ausgebildet, dass er in einer Draufsicht mit der Gate-Elektrode 10 überlappt. Währenddessen überlappt ein Störstellenbereich 7a vom n-Typ bei einem in 15 dargestellten Transistor in einer Draufsicht nicht mit der Gate-Elektrode 10.
  • Auch bei einer derartigen Struktur ist die Struktur unterhalb der Gate-Elektrode 10 äquivalent mit der Struktur, die bei der ersten Ausführungsform und der dritten Ausführungsform beispielhaft aufgezeigt wurde, und es ist möglich, die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung zu erzielen, die durch einen Temperprozess mit Vorspannung nach einer Bildung der Gate-Elektrode 10 hervorgerufen wird.
  • In diesem Fall handelt es sich bei dem Bereich zwischen dem Störstellenbereich 7a vom n-Typ unterhalb einer Source-Elektrode 5 und der Gate-Elektrode 10 jedoch um einen Bereich mit einem hohen Widerstand, da keine Ladungsträger vorhanden sind. Sodann wird der Widerstand höher, wenn ein Bildungsabstand dieses Bereichs größer wird, während ein Drain-Strom abnimmt. Daher kann die in 14 dargestellte Struktur einen höheren Drain-Strom als jenen in der in 15 dargestellten Struktur erzielen.
  • Es ist anzumerken, dass die Gate-Elektrode 10 bei der in 14 dargestellten Struktur eine Struktur aufweist, die einen Bereich des Störstellenbereichs 7 vom n-Typ bedeckt, und in einem Fall, in dem der Störstellenbereich 7 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht auf diese Weise überlappen, entsteht in einem Bereich, in dem der Störstellenbereich 7 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, eine parasitäre Kapazität. Diese parasitäre Kapazität beeinträchtigt dann einen Hochfrequenz-Betrieb.
  • Daher ist es bevorzugt, den Bereich zu minimieren, in dem der Störstellenbereich 7 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, und eine optimale Struktur ist zum Beispiel eine in 16 dargestellte Struktur, bei der sich ein Endbereich der Gate-Elektrode 10 in einer Draufsicht mit einem Endbereich eines Störstellenbereichs 7b vom n-Typ deckt.
  • Der Heterojunction-Feldeffekttransistor mit der in 15 oder 16 dargestellten Struktur kann hergestellt werden, indem eine Maskenstruktur zum Zeitpunkt der in 3 der zweiten Ausführungsform dargestellten Ionenimplantation abgeändert wird.
  • Fünfte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 17 und 18 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 17 und 18 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Bei dem in 14 dargestellten Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, ist ein Teilbereich des Störstellenbereichs 8 vom n-Typ so ausgebildet, dass er in einer Draufsicht mit der Gate-Elektrode 10 überlappt. Währenddessen überlappt ein Störstellenbereich 8a vom n-Typ bei einem in 17 dargestellten Transistor in einer Draufsicht nicht mit der Gate-Elektrode 10.
  • Außerdem ist die Struktur unterhalb der Gate-Elektrode 10 bei einer derartigen Struktur äquivalent mit der Struktur, die bei der ersten Ausführungsform, der dritten Ausführungsform und der vierten Ausführungsform beispielhaft aufgezeigt wurde, und es ist möglich, die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung zu erzielen, die durch einen Temperprozess mit Vorspannung nach einer Bildung der Gate-Elektrode 10 hervorgerufen wird.
  • In diesem Fall ist der Bereich zwischen dem Störstellenbereich 8a vom n-Typ unterhalb der Drain-Elektrode 6 und der Gate-Elektrode 10 jedoch ein Bereich mit einem hohen Widerstand, da keine Ladungsträger vorhanden sind. Sodann wird der Widerstand höher, wenn ein Bildungsabstand dieses Bereichs größer wird, während ein Drain-Strom abnimmt. Daher kann die in 14 dargestellte Struktur einen höheren Drain-Strom als jenen in der in 17 dargestellten Struktur erzielen.
  • Es ist anzumerken, dass die Gate-Elektrode 10 bei der in 14 dargestellten Struktur eine Struktur aufweist, die einen Bereich des Störstellenbereichs 8 vom n-Typ bedeckt, und in einem Fall, in dem der Störstellenbereich 8 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht auf diese Weise überlappen, entsteht in einem Bereich, in dem der Störstellenbereich 8 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, eine parasitäre Kapazität. Diese parasitäre Kapazität beeinträchtigt dann einen Hochfrequenz-Betrieb.
  • Daher ist es bevorzugt, den Bereich zu minimieren, in dem der Störstellenbereich 8 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, und eine wünschenswerte Struktur ist zum Beispiel eine in 18 dargestellte Struktur, bei der sich ein Endbereich der Gate-Elektrode 10 in einer Draufsicht mit einem Endbereich eines Störstellenbereichs 8b vom n-Typ deckt.
  • Der Heterojunction-Feldeffekttransistor mit der in 17 oder 18 dargestellten Struktur kann hergestellt werden, indem eine Maskenstruktur zum Zeitpunkt der in 3 der zweiten Ausführungsform dargestellten Ionenimplantation abgeändert wird.
  • Sechste Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 19, 20 und 21 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 19, 20 und 21 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Der in den 19, 20 und 21 dargestellte Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, weist eine Struktur auf, die einen Störstellenbereich 12 vom n-Typ mit einer geringen Konzentration aufweist, der so ausgebildet ist, dass er in einer Draufsicht sandwichartig zwischen dem Störstellenbereich 7 vom n-Typ und dem Störstellenbereich 8a vom n-Typ in der in 17 dargestellten Struktur angeordnet ist. Der Störstellenbereich 12 vom n-Typ ist benachbart zu dem Störstellenbereich 8a vom n-Typ ausgebildet. Ferner ist die Störstellenkonzentration des Störstellenbereichs 12 vom n-Typ geringer als die Störstellenkonzentration des Störstellenbereichs 8a vom n-Typ.
  • Durch Einführen einer derartigen Struktur wird beim Anlegen einer hohen Spannung an die Drain-Elektrode 6 ein elektrisches Feld abgeschwächt, das zwischen der Gate-Elektrode 10 und dem Störstellenbereich 8a vom n-Typ erzeugt wird, der sich unterhalb der Drain-Elektrode 6 befindet. Daher kann eine höhere Spannung an die Drain-Elektrode 6 angelegt werden.
  • Außerdem ist bei einer derartigen Struktur die Struktur unterhalb der Gate-Elektrode 10 äquivalent mit der bei der ersten Ausführungsform, der dritten Ausführungsform, der vierten Ausführungsform und der fünften Ausführungsform beispielhaft aufgezeigten Struktur, und es ist möglich, die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung zu erzielen, die durch einen Temperprozess mit Vorspannung nach einer Bildung der Gate-Elektrode 10 hervorgerufen wird.
  • Es ist anzumerken, dass ein Störstellenbereich 12a und die Gate-Elektrode 10 bei der in 20 dargestellten Struktur in einer Draufsicht nicht überlappen. Im Fall einer derartigen Struktur nimmt der parasitäre Widerstand in dem Bereich zu, in dem die Gate-Elektrode 10 und der Störstellenbereich 12a vom n-Typ nicht überlappen. Daher ist die in 19 dargestellte Struktur, bei der die Gate-Elektrode 10 und der Störstellenbereich 12 vom n-Typ in einer Draufsicht überlappen, zur Erzielung eines ausreichend hohen Drain-Stroms bevorzugt, da der parasitäre Widerstand reduziert werden kann.
  • Es ist anzumerken, dass die Gate-Elektrode 10 bei der in 19 dargestellten Struktur so ausgebildet ist, dass sie in einer Draufsicht teilweise mit dem Störstellenbereich 12 vom n-Typ überlappt, in einem Fall, in dem der Störstellenbereich 12 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, entsteht jedoch eine parasitäre Kapazität in einem Bereich, in dem der Störstellenbereich 12 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, und beeinträchtigt einen Hochfrequenz-Betrieb.
  • Daher ist es wünschenswert, den Bereich zu minimieren, in dem der Störstellenbereich 12 vom n-Typ und die Gate-Elektrode 10 in einer Draufsicht überlappen, und eine wünschenswerte Struktur ist zum Beispiel eine in 21 dargestellte Struktur, bei der sich ein Endbereich der Gate-Elektrode 10 in einer Draufsicht mit einem Endbereich eines Störstellenbereichs 12b vom n-Typ deckt.
  • Der Heterojunction-Feldeffekttransistor mit der in den 19, 20 und 21 dargestellten Struktur kann hergestellt werden, indem die in 3 der zweiten Ausführungsform dargestellte Ionenimplantation mit veränderten Ionenimplantationsbedingungen und einer veränderten Maskenstruktur zweimal durchgeführt wird.
  • Siebte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • 22 ist eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellt. Insbesondere ist 22 eine Ansicht, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellt.
  • Wie in 22 dargestellt, weist der Heterojunction-Feldeffekttransistor ein Halbleitersubstrat 1a auf, das aus Alx3Iny3Ga1-x3-y3N vom n-Typ besteht. Sodann ist bei dem Heterojunction-Feldeffekttransistor auf der oberen Oberfläche des Halbleitersubstrats 1a eine Drift-Schicht 13 ausgebildet, die aus Alx4Iny4Ga1-x4-y4N vom n-Typ mit einer geringeren Konzentration als jener des Halbleitersubstrats 1a besteht. Ferner ist bei dem Heterojunction-Feldeffekttransistor auf der oberen Oberfläche der Drift-Schicht 13 eine Einengungsschicht 14 ausgebildet, die aus AIx5Iny5Ga1-x5-y5N vom p-Typ besteht.
  • Auf der oberen Oberfläche der Einengungsschicht 14 ist die Kanalschicht 3 ausgebildet, und weiter ist die Barrierenschicht 4 auf der oberen Oberfläche der Kanalschicht 3 ausgebildet.
  • In einer Tiefe, die von der oberen Oberfläche der Barrierenschicht 4 aus ins Innere der Kanalschicht 3 reicht, sind teilweise ein Störstellenbereich 7c vom n-Typ und ein Störstellenbereich 7d vom n-Typ einzeln ausgebildet. Auf der oberen Oberfläche des Störstellenbereichs 7c vom n-Typ und der oberen Oberfläche des Störstellenbereichs 7d vom n-Typ sind sodann eine Source-Elektrode 5c bzw. eine Source-Elektrode 5d ausgebildet.
  • Ferner ist eine Drain-Elektrode 6a an einer unteren Oberfläche des Halbleitersubstrats 1a ausgebildet. Des Weiteren sind unterhalb der Source-Elektrode 5c und der Source-Elektrode 5d ein Störstellenbereich 15c vom p-Typ bzw. ein Störstellenbereich 15d vom p-Typ, die Störstellen enthalten, die in Bezug auf einen Nitrid-Halbleiter vom p-Typ sind, bis in eine Tiefe ausgebildet, die bis zu der Einengungsschicht 14 reicht.
  • Ferner ist bei dem Heterojunction-Feldeffekttransistor ein Störstellenbereich 12c vom n-Typ von der Barrierenschicht 4 aus bis in eine Tiefe ausgebildet, die bis zu der Drift-Schicht 13 reicht. Ferner sind eine Gate-Isolierschicht 9 und eine Gate-Elektrode 10c so ausgebildet, dass sie einen Kanalbereich bedecken, der sandwichartig zwischen dem Störstellenbereich 7c vom n-Typ und dem Störstellenbereich 12c vom n-Typ angeordnet ist.
  • Bei der vorstehend beschriebenen Struktur fließt ein Drain-Strom von der Source-Elektrode 5c oder der Source-Elektrode 5d durch den Störstellenbereich 7c vom n-Typ oder den Störstellenbereich 7d vom n-Typ, einen Kanalbereich, der sandwichartig zwischen dem Störstellenbereich 7c vom n-Typ oder dem Störstellenbereich 7d vom n-Typ und dem Störstellenbereich 12c vom n-Typ angeordnet ist, den Störstellenbereich 12c vom n-Typ, die Drift-Schicht 13 und das Halbleitersubstrat 1a hindurch zu der Drain-Elektrode 6a.
  • Daher lässt sich sagen, dass die vorstehend beschriebene Struktur ein vertikaler Transistor ist. Durch Einführen einer derartigen vertikalen Transistor-Struktur kann die Anordnung jeder Komponente so konzipiert werden, dass ein Drain-Strom pro Fläche erhöht wird.
  • Außerdem ist der Kanalbereich, der sandwichartig zwischen dem Störstellenbereich 7c vom n-Typ oder dem Störstellenbereich 7d vom n-Typ und dem Störstellenbereich 12c vom n-Typ angeordnet ist, bei einem derartigen vertikalen Transistor äquivalent mit der Struktur, die bei der ersten Ausführungsform, der dritten Ausführungsform, der vierten Ausführungsform, der fünften Ausführungsform und der sechsten Ausführungsform beispielhaft aufgezeigt wurde, und es ist möglich, die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung zu erzielen, die durch einen Temperprozess mit Vorspannung nach einer Bildung der Gate-Elektrode 10 hervorgerufen wird.
  • Es ist anzumerken, dass eine positionsmäßige Beziehung zwischen dem Störstellenbereich 7c vom n-Typ oder dem Störstellenbereich 7d vom n-Typ und der Gate-Elektrode 10c bei der in 22 dargestellten Struktur einer positionsmäßigen Beziehung ähnlich ist, die in 14 der dritten Ausführungsform, 15 der vierten Ausführungsform und 16 der vierten Ausführungsform dargestellt ist, dass eine positionsmäßige Beziehung zwischen dem Störstellenbereich 12c vom n-Typ und der Gate-Elektrode 10c einer positionsmäßigen Beziehung ähnlich ist, die in 19 der sechsten Ausführungsform, 20 der sechsten Ausführungsform und 21 der sechsten Ausführungsform gezeigt ist, und dass jede dieser positionsmäßigen Beziehungen eingeführt werden kann.
  • Achte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 23 und 24 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 23 und 24 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Wie in 23 dargestellt, weist der Heterojunction-Feldeffekttransistor eine Struktur auf, bei der die Kanalschicht 3 in der in 19 dargestellten Struktur, die aus Alx1lny1Ga1-x1-y1N besteht, in eine Kanalschicht 3b abgeändert ist, die aus Alx1Ga1-x1N (y1 = 0) besteht.
  • Indem die Kanalschicht 3b, die aus Alx1Ga1-x1N besteht, auf diese Weise angeordnet wird, so wird eine Legierungsstreuung im Vergleich zu einem Fall niedrig gehalten, in dem die Kanalschicht 3 aus Alx1Iny1Ga1-x1-y1N angeordnet ist, die aus vier Elementen besteht. Daher kann die Beweglichkeit von Elektronen in einem Kanal verbessert werden, der an einer Heterogrenzschicht ausgebildet ist, und ein Drain-Strom kann erhöht werden.
  • Wenn des Weiteren ein Material mit einem relativ hohen Al-Anteil (x1) für die Kanalschicht 3b verwendet wird, so wird die Bandlücke vergrößert. Daher wird eine Beständigkeit bei hoher Spannung verbessert, und ein Betrieb bei hoher Spannung wird möglich.
  • Des Weiteren weist ein in 24 dargestellter Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die in 23 dargestellte Kanalschicht 3b, die aus Alx1Ga1-x1N besteht, in eine Kanalschicht 3a abgeändert ist, die aus GaN besteht (x1 = 0, y1 = 0).
  • Indem die aus GaN bestehende Kanalschicht 3a auf diese Weise angeordnet wird, wird eine Legierungsstreuung im Vergleich zu der Kanalschicht 3b aus Alx1Ga1-x1N, die aus drei Elementen besteht, weiter verringert. Daher kann die Beweg-lichkeit von Elektronen in einem Kanal weiter verbessert werden, der an einer Heterogrenzschicht ausgebildet ist, und ein Drain-Strom kann weiter erhöht werden.
  • Da des Weiteren ein Aufwachsen von Kristallen erleichtert werden kann und unabsichtlich in die Kanalschicht 3a gemischte Störstellen verringert werden können, wird es möglich, einen Stromzusammenbruch zu unterbinden, der durch eine Elektronenfalle aufgrund dieser Störstellen verursacht wird.
  • Es ist anzumerken, dass bei der vorliegenden Ausführungsform die Materialien erwähnt sind, welche die Kanalschicht 3a und die Kanalschicht 3b bilden, um so die in 19 dargestellte Struktur mit der in 23 dargestellten Struktur und der in 24 dargestellten Struktur zu vergleichen, die Effekte, die durch die vorliegende Ausführungsform hervorgerufen werden, decken jedoch sämtliche Strukturen ab, die in den 1, 2 bis 7, 14, 15, 16, 17, 18, 19 bis 21 und 22 dargestellt sind.
  • Der Heterojunction-Feldeffekttransistor mit der in den 23 und 24 dargestellten Struktur kann hergestellt werden, indem ein Strömungsdurchsatz oder ein Druck sowie eine Temperatur (die Aufwachsbedingungen) von Trimethylindium, Trimethylaluminium, Trimethylgallium, Ammoniak und dergleichen eingestellt werden, bei denen es sich um das Rohmaterialgas von AlxInyGa1-x-yN handelt (0 ≤ x ≤ 1, 0 ≤ y ≤ 1), um so zum Zeitpunkt des Aufwachsens der in 2 der zweiten Ausführungsform dargestellten Kanalschicht 3a eine gewünschte Zusammensetzung der Kanalschicht 3 zu erreichen.
  • Neunte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen bezeichnet, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 25, 26 und 27 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 25, 26 und 27 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Wie in 25 dargestellt, weist der Heterojunction-Feldeffekttransistor eine Struktur auf, bei der die in 19 dargestellte Barrierenschicht 4, die aus Alx2Iny2Ga1-x2-y2N besteht, in eine Barrierenschicht 4b abgeändert ist, die aus Alx2Ga1-x2N besteht (y2 = 0, zum Beispiel AlGaN).
  • Indem die aus Alx2Ga1-x2N bestehende Barrierenschicht 4b auf diese Weise angeordnet wird, wird eine Legierungsstreuung reduziert, die durch Elektronen erhalten wird, die sich als Ladungsträger an einer Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4b bewegen. Daher kann die Beweglichkeit von Elektronen verbessert werden, und ein Drain-Strom kann erhöht werden.
  • Ferner weist der in 26 dargestellte Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die in 19 dargestellte Barrierenschicht 4, die aus Alx2Iny2Ga1-x2-y2N besteht, in eine Barrierenschicht 4c abgeändert ist, die aus Iny2Aly2N besteht (x2 + y2 = 1).
  • Wenn die aus Iny2Aly2N bestehende Barrierenschicht 4c auf diese Weise angeordnet wird, so wird eine Legierungsstreuung reduziert, die durch Elektronen erhalten wird, die sich als Ladungsträger an einer Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4c bewegen. Daher kann die Beweglichkeit von Elektronen verbessert werden, und ein Drain-Strom kann erhöht werden.
  • Des Weiteren weist der in 27 dargestellte Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die in 19 dargestellte Barrierenschicht 4, die aus Alx2Iny2Ga1-x2-y2N besteht, in eine Barrierenschicht 4a abgeändert ist, die aus AlN besteht (x2 = 0, y2 = 0).
  • Wenn die aus AlN bestehende Barrierenschicht 4a auf diese Weise angeordnet wird, so wird eine Legierungsstreuung weiter reduziert, die durch Elektronen erhalten wird, die sich als Ladungsträger an einer Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4a bewegen. Daher kann die Beweglichkeit von Elektronen weiter verbessert werden, und ein Drain-Strom kann weiter erhöht werden.
  • Es ist anzumerken, dass bei der vorliegenden Ausführungsform Materialien erwähnt sind, welche die Barrierenschicht 4a, die Barrierenschicht 4b und die Barrierenschicht 4c bilden, um so die in 19 dargestellte Struktur mit der in 25 dargestellten Struktur, der in 26 dargestellten Struktur und der in 27 dargestellten Struktur zu vergleichen, die Effekte, die durch die vorliegende Ausführungsform hervorgerufen werden, decken jedoch sämtliche Strukturen ab, die in den 1, 2 bis 7, 14, 15, 16, 17, 18, 19 bis 21, 22, 23 und 24 dargestellt sind.
  • Der Heterojunction-Feldeffekttransistor mit der in den 25, 26 und 27 dargestellten Struktur kann hergestellt werden, indem ein Strömungsdurchsatz oder ein Druck sowie eine Temperatur (die Aufwachsbedingungen) von Trimethylindium, Trimethylaluminium, Trimethylgallium, Ammoniak und dergleichen eingestellt werden, bei denen es sich um das Rohmaterialgas von AlxInyGa1-x-yN handelt (0 ≤ x ≤ 1, 0 ≤ y ≤ 1), um so zum Zeitpunkt des Aufwachsens der in 2 der zweiten Ausführungsform dargestellten Barrierenschicht 4a eine gewünschte Zusammensetzung der Barrierenschicht 4 zu erreichen.
  • Zehnte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • Die 28, 29 und 30 sind Ansichten, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellen. Insbesondere sind die 28, 29 und 30 Ansichten, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellen.
  • Wie in 28 dargestellt, weist der Heterojunction-Feldeffekttransistor eine Struktur auf, bei der die in 19 dargestellte Gate-Isolierschicht 9, die aus einem Isolator oder einem Halbleiter besteht und eine Bandlücke aufweist, die größer als jene von Alx1lny1Ga1-x1-y1N ist, in eine Gate-Isolierschicht 9b abgeändert ist, die aus AlGacOaNb besteht.
  • AlGacOaNb ist mit Ausnahme des Sauerstoffs die gleiche Komponente oder der gleiche Bestandteil wie eine Komponente oder ein Bestandteil eines Halbleiters, der die Barrierenschicht 4 bildet. Daher ist es im Vergleich zu einem Material, wie beispielsweise SiO2, das eine andere Komponente aufweist, leicht, einen Grenzschicht-Fallenlevel zu verringern, der an einer Grenzschicht zwischen der Barrierenschicht 4 und der Gate-Isolierschicht 9b erzeugt wird, und es ist leicht, einen hohen Drain-Strom zu erzielen.
  • Des Weiteren weist der in 29 dargestellte Heterojunction-Feldeffekttransistor, der aus dem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die in 28 dargestellte Gate-Isolierschicht 9b, die aus AlGacOaNb besteht, in eine Gate-Isolierschicht 9c abgeändert ist, die aus AlOaNb besteht.
  • AlOaNb weist eine größere Bandlücke als jene von AlGacOaNb auf. Daher kann durch Einführen einer derartigen Struktur eine hohe positive Spannung an eine Gate-Elektrode angelegt werden, und es kann ein höherer Drain-Strom erzielt werden.
  • Des Weiteren weist ein in 30 dargestellter Heterojunction-Feldeffekttransistor, der aus einem Nitrid-Halbleiter besteht, eine Struktur auf, bei der die in 29 dargestellte Gate-Isolierschicht 9c, die aus AlOaNb besteht, in eine Gate-Isolierschicht 9a abgeändert ist, die aus AlOa besteht (zum Beispiel AlO).
  • AlOa weist eine noch größere Bandlücke als jene von AlOaNb auf. Daher kann durch Einführen einer derartigen Struktur eine noch höhere positive Spannung an die Gate-Elektrode 10 angelegt werden, und es kann ein noch höherer Drain-Strom erzielt werden.
  • Es ist anzumerken, dass bei der vorliegenden Ausführungsform Materialien erwähnt sind, welche die Gate-Isolierschicht 9a, die Gate-Isolierschicht 9b und die Gate-Isolierschicht 9c bilden, um so die in 19 dargestellte Struktur mit den Strukturen zu vergleichen, die in den 28, 29 und 30 dargestellt sind, die Effekte, die durch die vorliegende Ausführungsform hervorgerufen werden, decken jedoch sämtliche Strukturen ab, die in den 1, 2 bis 7, 14, 15, 16, 17, 18, 19 bis 21, 22, 23, 24, 25 bis 27 dargestellt sind.
  • Der Heterojunction-Feldeffekttransistor mit der in den 28, 29 und 30 dargestellten Struktur kann hergestellt werden, indem ein Strömungsdurchsatz oder ein Druck sowie eine Temperatur (die Aufwachsbedingungen) von Trimethylaluminium, Trimethylgallium, Sauerstoff, Ozon, Stickstoff und dergleichen eingestellt werden, bei denen es sich um das Rohmaterialgas für die Gate-Isolierschicht handelt, um so zum Zeitpunkt einer Abscheidung der in 6 der zweiten Ausführungsform dargestellten Gate-Isolierschicht 9a eine gewünschte Zusammensetzung der Gate-Isolierschicht 9 zu erreichen.
  • Elfte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • 31 ist eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellt. Insbesondere ist 31 eine Ansicht, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellt.
  • Wie in 31 dargestellt, weist der Heterojunction-Feldeffekttransistor eine Struktur auf, bei der die aus Alx2Iny2Ga1-x2-y2N bestehende Barrierenschicht 4 in der in 19 dargestellten Struktur nicht ausgebildet ist.
  • Auch in einem Fall, in dem die Barrierenschicht 4 auf diese Weise nicht ausgebildet ist, wird ein normalerweise ausgeschalteter Betrieb realisiert, solange in einem Gleichgewichtszustand an einer Grenzschicht zwischen einer Kanalschicht 3 und einer Gate-Isolierschicht 9 keine Elektronen erzeugt werden, und es kann ein ausreichend hoher Drain-Strom erzielt werden, solange ein Grenzschicht-Fallenlevel zwischen der Kanalschicht 3 und der Gate-Isolierschicht 9 ausreichend gering ist.
  • Da auch bei einer derartigen Struktur in Betracht gezogen wird, dass ein Grenzschicht-Fallenlevel zwischen der Kanalschicht 3 und der Gate-Isolierschicht 9 ausgebildet ist, wird in Betracht gezogen, dass die bei der zweiten Ausführungsform beispielhaft aufgezeigte Wirkung der Wärmebehandlung nach einer Abscheidung der Gate-Isolierschicht 9 und nach einer Bildung der Gate-Elektrode 10 erzielt werden kann.
  • Bei der vorstehend beschriebenen Struktur bestehen jedoch Bedenken, dass im Vergleich zu einem Fall, in dem die aus Alx2Iny2Ga1-x2-y2N bestehende Barrierenschicht 4 ausgebildet ist, die Beweglichkeit reduziert und ein Drain-Strom verringert ist.
  • Daher lässt sich sagen, dass bei der Struktur, die in den 1, 2 bis 7, 14, 15, 16, 17, 18, 19 bis 21, 22, 23, 24, 25 bis 27 sowie 28 bis 30 dargestellt ist und bei der die Barrierenschicht 4, die Barrierenschicht 4a oder die Barrierenschicht 4b ausgebildet ist, ein hoher Drain-Strom leicht erzielt werden kann und die Struktur geeignet ist.
  • Es ist anzumerken, dass die Struktur der Barrierenschicht 4 bei der vorliegenden Ausführungsform erwähnt wird, um so die in 19 dargestellte Struktur mit der in 31 dargestellten Struktur zu vergleichen; die Effekte, die durch die vorliegende Ausführungsform hervorgerufen werden, decken jedoch sämtliche Strukturen ab, die in den 1, 2 bis 7, 14, 15, 16, 17, 18, 19 bis 21, 22, 23, 24, 25 bis 27 sowie 28 bis 30 dargestellt sind.
  • Der Heterojunction-Feldeffekttransistor mit der in 31 dargestellten Struktur kann hergestellt werden, wenn die in 2 der zweiten Ausführungsform dargestellte Barrierenschicht 4a nicht aufgewachsen wird.
  • Zwölfte Ausführungsform
  • Es werden eine Halbleitereinheit sowie ein Verfahren zur Herstellung einer Halbleitereinheit gemäß der vorliegenden Ausführungsform beschrieben. In der folgenden Beschreibung sind Konfigurationen, die den bei der vorstehend beschriebenen Ausführungsform beschriebenen Konfigurationen ähnlich sind, mit den gleichen Bezugszeichen versehen, und die erneute detaillierte Beschreibung derselben ist demgemäß weggelassen.
  • Betrachtung der Konfiguration einer Halbleitereinheit
  • 32 ist eine Ansicht, die eine Struktur einer Halbleitereinheit gemäß der vorliegenden Ausführungsform schematisch darstellt. Insbesondere ist 32 eine Ansicht, die eine Struktur eines Heterojunction-Feldeffekttransistors, bei dem ein Nitrid-Halbleiter verwendet wird, gemäß der vorliegenden Ausführungsform schematisch darstellt.
  • Es wird der aus dem Nitrid-Halbleiter bestehende Feldeffekttransistor beschrieben, der in der ersten bis elften Ausführungsform beispielhaft aufgezeigt wurde, die vorstehend beschrieben sind, wobei jeder Ausführungsform nur die interessierende Struktur entnommen wird, er kann jedoch eine Struktur aufweisen, wie nachstehend beispielhaft aufgezeigt, solange er als ein Transistor wirkt, und er muss nicht zwangsläufig die gleiche Struktur aufweisen, wie in der ersten bis elften Ausführungsform beispielhaft aufgezeigt.
  • In einem Fall, in dem als Halbleitersubstrat SiC oder Si verwendet wird, das sich von einer Kanalschicht unterscheidet, ist eine Pufferschicht 2 erforderlich, in einem Fall jedoch, in dem als Halbleitersubstrat das gleiche Material wie jenes der Kanalschicht aus GaN, AlGaN oder InAlGaN verwendet wird, ist die Pufferschicht 2 nicht zwangsläufig erforderlich. Ferner muss die Pufferschicht 2 nicht zwangsläufig undotiert sein. In einem Fall jedoch, in dem die in der siebten Ausführungsform beispielhaft aufgezeigte vertikale Struktur eingesetzt wird, ist es wünschenswert, dass das Halbleitersubstrat den n-Typ aufweist.
  • Wenn ferner drei Schichten aus einer Kanalschicht, einer Barrierenschicht und einer Gate-Isolierschicht auf einem Halbleitersubstrat gebildet werden, wird ein Kanal zum Betreiben des Transistors an einer Grenzschicht zwischen der Kanalschicht und der Barrierenschicht gebildet, und es wird die Funktion als Transistor erreicht. Bei den vorstehenden Ausführungsformen ist lediglich eine geringe Anzahl von Halbleiterschichten für die Funktion als ein Transistor beschrieben, es kann jedoch zusätzlich zu den vorstehenden drei Schichten eine Mehrzahl weiterer Schichten ausgebildet sein, solange die Funktion als ein Transistor erreicht wird.
  • Unterhalb der Kanalschicht 3 kann zum Beispiel eine Schicht aus einem Nitrid-Halbleiter mit einer Zusammensetzung ausgebildet sein, die sich von jener der Kanalschicht 3 oder der Barrierenschicht 4 unterscheidet. Ferner müssen diese Schichten aus einem Nitrid-Halbleiter, welche die Kanalschicht 3 oder die Barrierenschicht 4 umfassen, nicht zwangsläufig undotiert sein, sondern können Störstellen, wie beispielsweise Si, Mg, Fe, C oder Ge, in einer Menge enthalten, welche die Funktion des Transistors nicht behindert.
  • Ferner weist die Gate-Isolierschicht bei den vorstehenden Ausführungsformen eine Struktur auf, die auf der gesamten Oberfläche der Halbleitereinheit aufgebracht ist, weist jedoch nicht zwangsläufig eine Struktur auf, die auf der gesamten Oberfläche aufgebracht ist, sondern kann eine Struktur aufweisen, bei der die Gate-Isolierschicht 9d nicht zwischen der Gate-Elektrode 10 und der Source-Elektrode 5 oder zwischen der Gate-Elektrode 10 und der Drain-Elektrode 6 abgeschieden ist, wie in 32 dargestellt, da der vorstehend beschriebene Effekt erzielt werden kann, solange diese zumindest zwischen der Barrierenschicht 4 und der Gate-Elektrode 10 ausgebildet ist.
  • Betrachtung der mit den vorstehend beschriebenen Ausführungsformen hervorgerufenen Effekten
  • Als Nächstes werden durch die vorstehend beschriebenen Ausführungsformen hervorgerufene Effekte beispielhaft aufgezeigt. Es ist anzumerken, dass diese Effekte in der folgenden Beschreibung auf der Basis einer spezifischen Konfiguration beschrieben werden, die in den vorstehend beschriebenen Ausführungsformen beispielhaft aufgezeigt ist, dass jedoch in einem Bereich, in dem ähnliche Effekte hervorgerufen werden, eine Ersetzung durch eine andere spezifische Konfiguration durchgeführt werden kann, die in dieser Beschreibung beispielhaft aufgezeigt ist.
  • Ferner kann diese Ersetzung mit mehreren Ausführungsformen durchgeführt werden. Das heißt, es kann einen Fall geben, in dem einzelne Konfigurationen, die in unterschiedlichen Ausführungsformen dargestellt sind, miteinander kombiniert werden und ähnliche Effekte aufweisen.
  • Ferner handelt es sich bei den in der ersten bis elften Ausführungsform beispielhaft aufgezeigten Strukturen nicht zwangsläufig einzeln um unabhängige Strukturen, sondern sie können eine kombinierte Struktur aufweisen.
  • Gemäß der vorstehend beschriebenen Ausführungsform wird bei dem Verfahren zur Herstellung einer Halbleitereinheit die Kanalschicht 3, bei der es sich um Alx1lny1Ga1-x1-y1N handelt (wobei 0 ≤ x1 ≤ 1,0 ≤ y1 ≤ 1), auf der oberen Oberfläche des Halbleitersubstrats 1 gebildet. Sodann wird auf der oberen Oberfläche der Kanalschicht 3 die Barrierenschicht 4 gebildet, bei der es sich um Alx2Iny2Ga1-x2-y2N handelt (wobei 0 ≤ x2 ≤ 1,0 ≤ y2 ≤ 1), das eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht 3 ist.
  • Auf der oberen Oberfläche der Barrierenschicht 4 wird sodann zumindest teilweise die Gate-Isolierschicht 9 gebildet, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine Bandlücke aufweist, die größer als jene der Barrierenschicht 4 ist. Auf der oberen Oberfläche der Gate-Isolierschicht 9 wird dann die Gate-Elektrode 10 gebildet. Danach wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode 10 anliegt.
  • Gemäß einer derartigen Konfiguration wird ein Grenzschicht-Fallenlevel verringert, der zwischen der Barrierenschicht 4 und der Gate-Isolierschicht 9 ausgebildet isst, indem ein Temperprozess mit Vorspannung an der Gate-Elektrode 10 durchgeführt wird. Daher kann in einem Feldeffekttransistor, bei dem ein Nitrid-Halbleiter verwendet wird, ein ausreichend hoher Drain-Strom erzielt werden.
  • Es ist anzumerken, dass bei Bedarf weitere, in dieser Beschreibung beispielhaft aufgezeigte Konfigurationen, die sich von diesen Strukturen unterscheiden, weggelassen werden können. Das heißt, solange zumindest diese Konfigurationen zur Verfügung stehen, können die vorstehend beschriebenen Effekte hervorgerufen werden.
  • In einem Fall jedoch, in dem zumindest eine der in dieser Beschreibung beispielhaft aufgezeigten anderen Konfigurationen zu der vorstehend beschriebenen Konfiguration hinzugefügt wird, das heißt, auch in einem Fall, in dem eine andere, in dieser Beschreibung beispielhaft aufgezeigte Konfiguration, die nicht als die vorstehend beschriebene Konfiguration beschrieben wurde, zu der vorstehend beschriebenen Konfiguration hinzugefügt wird, können die vorstehend beschriebenen Effekte in einer ähnlichen Weise hervorgerufen werden.
  • Wenn darüber hinaus keine spezielle Beschränkung existiert, kann die Reihenfolge für eine Durchführung der jeweiligen Prozesse geändert werden.
  • Ferner ist gemäß der vorstehend beschriebenen Ausführungsform eine Mehrzahl von ersten Störstellenbereichen ausgebildet, die von der oberen Oberfläche der Barrierenschicht 4 aus bis zu der Kanalschicht 3 reichen. Hierbei entspricht der erste Störstellenbereich zumindest einem von zum Beispiel dem Störstellenbereich 7 vom n-Typ, dem Störstellenbereich 7a vom n-Typ, dem Störstellenbereich 7b vom n-Typ, dem Störstellenbereich 7c vom n-Typ, dem Störstellenbereich 7d vom n-Typ, dem Störstellenbereich 8 vom n-Typ, dem Störstellenbereich 8a vom n-Typ und dem Störstellenbereich 8b vom n-Typ.
  • Die Gate-Isolierschicht 9 ist dann zumindest auf der oberen Oberfläche der Barrierenschicht 4 ausgebildet, die in einer Draufsicht sandwichartig zwischen dem Störstellenbereich 7 vom n-Typ und dem Störstellenbereich 8a vom n-Typ angeordnet ist. Gemäß einer derartigen Konfiguration wird ein Grenzschicht-Fallenlevel verringert, der zwischen der Barrierenschicht 4 und der Gate-Isolierschicht 9 ausgebildet ist, indem an der Gate-Elektrode 10 ein Temperprozess mit Vorspannung durchgeführt wird. Daher kann ein ausreichend hoher Drain-Strom erzielt werden.
  • Ferner ist die Gate-Elektrode 10 gemäß der vorstehend beschriebenen Ausführungsform in einem Bereich, der in einer Draufsicht nicht mit dem Störstellenbereich 7a vom n-Typ überlappt, auf der oberen Oberfläche der Gate-Isolierschicht 9 ausgebildet. Ferner ist die Gate-Elektrode 10 gemäß der vorstehend beschriebenen Ausführungsform in einem Bereich, der in einer Draufsicht nicht mit dem Störstellenbereich 8a vom n-Typ überlappt, auf der oberen Oberfläche der Gate-Isolierschicht 9 ausgebildet. Gemäß einer derartigen Konfiguration kann eine parasitäre Kapazität unterbunden werden, die in einem Bereich erzeugt wird, in dem der Störstellenbereich und die Gate-Elektrode 10 in einer Draufsicht überlappen.
  • Ferner ist die Gate-Elektrode 10 gemäß der vorstehend beschriebenen Ausführungsform in einem Bereich, in dem sich der Endbereich in einer Draufsicht mit dem Störstellenbereich 7b vom n-Typ deckt, auf der oberen Oberfläche der Gate-Isolierschicht 9 ausgebildet. Ferner ist die Gate-Elektrode 10 gemäß der vorstehend beschriebenen Ausführungsform in einem Bereich, in dem sich der Endbereich in einer Draufsicht mit dem Störstellenbereich 8b vom n-Typ deckt, auf der oberen Oberfläche der Gate-Isolierschicht 9 ausgebildet. Gemäß einer derartigen Konfiguration ist es möglich, sowohl eine parasitäre Kapazität, die in einem Bereich erzeugt wird, in dem der Störstellenbereich und die Gate-Elektrode 10 in einer Draufsicht überlappen, als auch einen Widerstand zu unterbinden, der durch den Bereich zwischen dem Störstellenbereich und der Gate-Elektrode 10 erzeugt wird.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner der zweite Störstellenbereich ausgebildet, der von der oberen Oberfläche der Barrierenschicht 4 aus bis zu der Kanalschicht 3 reicht und der in einer Draufsicht sandwichartig zwischen dem Störstellenbereich 7c vom n-Typ und dem Störstellenbereich 7d vom n-Typ angeordnet ist. Hierbei entspricht der zweite Störstellenbereich zum Beispiel zumindest einem von dem Störstellenbereich 12 vom n-Typ, dem Störstellenbereich 12a vom n-Typ, dem Störstellenbereich 12b vom n-Typ und dem Störstellenbereich 12c vom n-Typ.
  • Die Störstellenkonzentration des Störstellenbereichs 12c vom n-Typ ist geringer als die Störstellenkonzentration des Störstellenbereichs 7c vom n-Typ und die Störstellenkonzentration des Störstellenbereichs 7d vom n-Typ. Wenn eine hohe Spannung an der Drain-Elektrode 6 anliegt, wird ein elektrisches Feld, das zwischen der Gate-Elektrode 10 und dem Störstellenbereich 8a vom n-Typ erzeugt wird, der sich unterhalb der Drain-Elektrode 6 befindet, gemäß einer derartigen Konfiguration abgeschwächt. Daher kann eine höhere Spannung an die Drain-Elektrode 6 angelegt werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist der Störstellenbereich 12 vom n-Typ an einer Position benachbart zu dem Störstellenbereich 8a vom n-Typ ausgebildet. Wenn eine hohe Spannung an der Drain-Elektrode 6 anliegt, wird ein elektrisches Feld, das zwischen der Gate-Elektrode 10 und dem Störstellenbereich 8a erzeugt wird, der sich unterhalb der Drain-Elektrode 6 befindet, gemäß einer derartigen Konfiguration effektiv abgeschwächt. Daher kann eine höhere Spannung an die Drain-Elektrode 6 angelegt werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform wird ferner eine Wärmebehandlung bei einer Temperatur von 250 °C oder einer höheren Temperatur über 60 Sekunden oder eine längere Zeit hinweg durchgeführt, wobei +5 V als eine positive Spannung an der Gate-Elektrode 10 anliegt. Da gemäß einer derartigen Konfiguration ein zwischen der Barrierenschicht 4a und der Gate-Isolierschicht 9a ausgebildeter Grenzschicht-Fallenlevel verringert wird, kann ein ausreichend hoher Drain-Strom erzielt werden.
  • Ferner wird gemäß der vorstehend beschriebenen Ausführungsform eine Wärmebehandlung in einer Atmosphäre durchgeführt, die eine Sauerstoffkonzentration von 20 % oder mehr aufweist, wobei eine positive Spannung an der Gate-Elektrode 10 anliegt. Gemäß einer derartigen Konfiguration wird die Menge an Wasserstoff, der ein Fallenlevel bildet, während des Temperprozesses mit Vorspannung verringert, und ein Drain-Strom kann erhöht werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner eine Energie an dem unteren Ende des Leitungsbands an der Heterogrenzschicht zwischen der Kanalschicht 3a und der Barrierenschicht 4a, die sich unterhalb der Gate-Elektrode 10 befindet, in einem Zustand, in dem keine Spannung an der Gate-Elektrode 10 anliegt, höher als die Fermi-Energie. Gemäß einer derartigen Konfiguration wird an der Heterogrenzschicht zwischen der Kanalschicht 3a und der Barrierenschicht 4a kein zweidimensionales Elektronengas erzeugt. Daher kann bewirkt werden, dass der Transistor den normalerweise ausgeschalteten Betrieb ausführt.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner die Kanalschicht 3a, bei der es sich um GaN handelt, auf der oberen Oberfläche des Halbleitersubstrats 1 ausgebildet. Gemäß einer derartigen Konfiguration wird eine Legierungsstreuung im Vergleich zu der aus drei Elementen bestehenden Kanalschicht 3b aus Alx1Ga1-x1N niedrig gehalten. Daher kann die Beweglichkeit von Elektronen in einem an einer Heterogrenzschicht ausgebildeten Kanal verbessert werden, und ein Drain-Strom kann erhöht werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner die Barrierenschicht 4b, bei der es sich um AlGaN handelt, auf der oberen Oberfläche der Kanalschicht 3 ausgebildet. Gemäß einer derartigen Konfiguration wird eine Legierungsstreuung verringert, die durch Elektronen erhalten wird, die sich als Ladungsträger an der Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4b bewegen. Daher kann die Beweglichkeit von Elektronen verbessert werden, und ein Drain-Strom kann erhöht werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner die Barrierenschicht 4c, bei der es sich um InAlN handelt, auf der oberen Oberfläche der Kanalschicht 3 ausgebildet. Gemäß einer derartigen Konfiguration wird eine Legierungsstreuung verringert, die durch Elektronen erhalten wird, die sich als Ladungsträger an der Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrrierenschicht 4c bewegen. Daher kann die Beweglichkeit von Elektronen verbessert werden, und der Drain-Strom kann erhöht werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist ferner die Barrierenschicht 4a, bei der es sich um AlN handelt, auf der oberen Oberfläche der Kanalschicht 3 ausgebildet. Gemäß einer derartigen Konfiguration wird eine Legierungsstreuung verringert, die durch Elektronen erhalten wird, die sich als Ladungsträger an der Heterogrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4a bewegen. Daher kann die Beweglichkeit von Elektronen verbessert werden, und der Drain-Strom kann erhöht werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform ist die Gate-Isolierschicht 9a, bei der es sich um AlO handelt, ferner zumindest teilweise auf der oberen Oberfläche der Barrierenschicht 4 ausgebildet. Da die Bandlücke von AlO vergleichsweise groß ist, kann gemäß einer derartigen Konfiguration eine hohe positive Spannung an der Gate-Elektrode 10 angelegt werden. Daher kann ein hoher Drain-Strom erzielt werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform wird bei dem Verfahren zur Herstellung einer Halbleitereinheit ferner die Kanalschicht 3, bei der es sich um Alx1lny1Ga1-x1-y1N handelt (wobei 0 ≤ x1 ≤ 1,0 ≤ y1 ≤ 1), auf der oberen Oberfläche des Halbleitersubstrats 1 gebildet. Die Gate-Isolierschicht 9, bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht 3 ist, wird dann zumindest teilweise auf der oberen Oberfläche der Kanalschicht 3 gebildet.
  • Auf der oberen Oberfläche der Gate-Isolierschicht 9 wird sodann die Gate-Elektrode 10 gebildet. Danach wird eine Wärmebehandlung durchgeführt, wobei eine positive Spannung an der Gate-Elektrode 10 anliegt. Gemäß einer derartigen Konfiguration wird ein Grenzschicht-Fallenlevel, der zwischen der Kanalschicht 3 und der Gate-Isolierschicht 9 ausgebildet ist, mit der Durchführung eines Temperprozesses mit Vorspannung an der Gate-Elektrode 10 verringert. Daher kann ein ausreichend hoher Drain-Strom erzielt werden.
  • Betrachtung von Modifikationen vorstehend beschriebener Ausführungsformen
  • Bei Störstellen vom n-Typ zur Dotierung des Störstellenbereichs 7 vom n-Typ, des Störstellenbereichs 7a vom n-Typ, des Störstellenbereichs 7b vom n-Typ, des Störstellenbereichs 7c vom n-Typ, des Störstellenbereichs 7d vom n-Typ, des Störstellenbereichs 8 vom n-Typ, des Störstellenbereichs 8a vom n-Typ, des Störstellenbereichs 8b vom n-Typ, des Störstellenbereichs 12 vom n-Typ, des Störstellenbereichs 12a vom n-Typ, des Störstellenbereichs 12b vom n-Typ, des Störstellenbereichs 12c vom n-Typ, der Drift-Schicht 13 oder des Halbleitersubstrats 1a kann es sich um irgendwelche Störstellen handeln, die als ein Dotierstoff vom n-Typ in einem Nitrid-Halbleiter wirken, wie beispielsweise Si, Ge, Sauerstoff, Stickstoff oder eine Fehlstelle.
  • Bei Störstellen vom p-Typ zur Dotierung des Störstellenbereichs 15c vom p-Typ, des Störstellenbereichs 15d vom p-Typ oder der Einengungsschicht 14 kann es sich ferner um Störstellen handeln, die als ein Dotierstoff vom p-Typ in einem Nitrid-Halbleiter wirken, wie beispielsweise Mg oder Fe.
  • Ferner besteht die Gate-Isolierschicht 9, die Gate-Isolierschicht 9a, die Gate-Isolierschicht 9b, die Gate-Isolierschicht 9c oder die Gate-Isolierschicht 9d nicht zwangsläufig aus einer einzelnen Schicht, sondern kann auch aus einer Mehrzahl von Schichten bestehen, wie beispielsweise AlGacOaNb, AlOaNb, AlOa, SiO2 oder Si3N4.
  • Bei der vorstehenden Ausführungsform ist ferner lediglich eine geringe Anzahl von Elementen beschrieben, die für die Funktion als Transistor erforderlich ist, eine Nutzung als eine Einheit wird jedoch schlussendlich mit einer Struktur erzielt, die mit einer Schutzschicht, einer Feldplatten-Elektrode, einer Verdrahtung, einer Luftbrücke oder einem Durchkontaktloch ausgebildet ist.
  • Bei den vorstehend beschriebenen Ausführungsformen können ferner außerdem Materialeigenschaften, Materialien, Abmessungen, Formen, Relationen in Bezug auf relative Anordnungen oder Realisierungsbedingungen einzelner Komponenten beschrieben sein, diese sind jedoch in jeglicher Hinsicht nur illustrativ und nicht auf die in dieser Beschreibung beschriebenen beschränkt.
  • Dementsprechend sind zahlreiche Modifikationen nicht dargestellt, und Äquivalente werden als innerhalb des Umfangs der in dieser Beschreibung offenbarten Technologie liegend betrachtet. Im Fall einer Modifizierung zumindest einer Komponente sind zum Beispiel ein Fall, bei dem zumindest eine Komponente hinzugefügt oder weggelassen wird und ferner ein Fall enthalten, in dem zumindest eine Komponente in zumindest einer Ausführungsform entnommen und mit einer Komponente einer anderen Ausführungsform kombiniert wird.
  • Wenn sich kein Widerspruch ergibt, kann darüber hinaus eine Komponente, die so beschrieben ist, dass sie als „eine“ in den vorstehend beschriebenen Ausführungsformen enthalten ist, als „eine oder mehrere“ enthalten sein.
  • Des Weiteren ist jede Komponente bei den vorstehend beschriebenen Ausführungsformen eine konzeptionelle Einheit, und der in dieser Beschreibung offenbarte Umfang der Technologie weist Folgendes auf: einen Fall, in dem eine Komponente aus einer Mehrzahl von Strukturen besteht; einen Fall, in dem eine Komponente einem Teil einer Struktur entspricht; und ferner einen Fall, in dem eine Mehrzahl von Komponenten in einer Struktur angeordnet ist.
  • Ferner weist jede Komponente bei den vorstehend beschriebenen Ausführungsformen eine Struktur mit einer anderen Struktur oder einer anderen Form auf, solange sie die gleiche Funktion zeigt.
  • Darüber hinaus wird auf die Beschreibung hier für sämtliche Zwecke Bezug genommen, die mit der vorliegenden Erfindung in Beziehung stehen, und nichts gilt als Stand der Technik.
  • Wenn bei den vorstehend beschriebenen Ausführungsformen eine Materialbezeichnung und dergleichen ohne Spezifizierung beschrieben ist, wird außerdem in Betracht gezogen, dass dieses Material weitere Zusatzstoffe enthält, wie z.B. eine Legierung, wenn sich kein Widerspruch ergibt.
  • Bezugszeichenliste
    • 1, 1a
    Halbleitersubstrat
    2
    Pufferschicht
    3, 3a, 3b
    Kanalschicht
    4, 4a, 4b, 4c
    Barrierenschicht
    5, 5c, 5d
    Source-Elektrode
    6, 6a
    Drain-Elektrode
    7, 7a, 7b, 7c, 7d
    Störstellenbereich vom n-Typ
    8, 8a, 8b,
    Störstellenbereich vom n-Typ
    12, 12a, 12b, 12c
    Störstellenbereich vom n-Typ
    9, 9a, 9b, 9c, 9d
    Gate-Isolierschicht
    10, 10c
    Gate-Elektrode
    11
    Elementtrennungsbereich
    13
    Drift-Schicht
    14
    Einengungsschicht
    15c, 15d
    Störstellenbereich vom p-Typ

Claims (15)

  1. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes umfasst: - Bilden einer Kanalschicht (3, 3a, 3b), bei der es sich um Alx1Iny1Ga1-x1-y1N handelt, wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, auf der oberen Oberfläche eines Halbleitersubstrats (1, 1a); - Bilden einer Barrierenschicht (4, 4a, 4b, 4c), bei der es sich um Alx2Iny2Ga1-x2-y2N handelt, wobei 0 ≤ x2 ≤ 1, 0 ≤ y2 ≤ 1, und die eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht (3, 3a, 3b) ist, auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b); - Bilden einer Gate-Isolierschicht (9, 9a, 9b, 9c, 9d), bei der es sich um einen Isolator oder einen Halbleiter handelt und die eine Bandlücke aufweist, die größer als jene der Barrierenschicht (4, 4a, 4b, 4c) ist, zumindest teilweise auf der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c); - Bilden einer Gate-Elektrode (10, 10c) auf der oberen Oberfläche der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d); und - Durchführen einer Wärmebehandlung, wobei eine positive Spannung an der Gate-Elektrode (10, 10c) anliegt.
  2. Verfahren nach Anspruch 1, das des Weiteren umfasst: Bilden einer Mehrzahl von ersten Störstellenbereichen (7, 7a, 7b, 7c, 7d, 8, 8a, 8b), die von der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c) aus bis zu der Kanalschicht (3, 3a, 3b) reichen, wobei es sich bei dem Bilden der Gate-Isolierschicht um ein Bilden der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d) zumindest auf der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c) in einer Draufsicht zwischen den ersten Störstellenbereichen (7, 7a, 7b, 7c, 7d, 8, 8a, 8b) handelt.
  3. Verfahren nach Anspruch 2, wobei es sich bei dem Bilden der Gate-Elektrode um ein Bilden der Gate-Elektrode (10) auf der oberen Oberfläche der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d) in einem Bereich handelt, der in einer Draufsicht nicht mit dem ersten Störstellenbereich (7a, 7b, 8a, 8b) überlappt.
  4. Verfahren nach Anspruch 2 oder 3, wobei es sich bei dem Bilden der Gate-Elektrode um ein Bilden der Gate-Elektrode (10) auf der oberen Oberfläche der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d) in einem Bereich handelt, in dem sich ein Endbereich der Gate-Elektrode (10) in einer Draufsicht mit dem ersten Störstellenbereich (7b, 8b) deckt.
  5. Verfahren nach einem der Ansprüche 2 bis 4, das des Weiteren Folgendes umfasst: Bilden eines zweiten Störstellenbereichs (12, 12a, 12b, 12c), der von der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c) aus bis zu der Kanalschicht (3, 3a, 3b) reicht und in einer Draufsicht sandwichartig zwischen den ersten Störstellenbereichen (7, 7a, 7b, 7c, 7d, 8, 8a, 8b) angeordnet ist, wobei die Störstellenkonzentration des zweiten Störstellenbereichs (12, 12a, 12b, 12c) geringer als die Störstellenkonzentration des ersten Störstellenbereichs ist (7, 7a, 7b, 7c 7d, 8, 8a, 8b).
  6. Verfahren nach Anspruch 5, wobei es sich bei dem Bilden des zweiten Störstellenbereichs um ein Bilden des zweiten Störstellenbereichs (12, 12a, 12b) an einer Position benachbart zu dem ersten Störstellenbereich (7, 7a, 7b, 8, 8a, 8b) handelt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei es sich bei dem Durchführen der Wärmebehandlung um ein Durchführen der Wärmebehandlung bei einer Temperatur von 250 °C oder einer höheren Temperatur über 60 Sekunden oder eine längere Zeit hinweg handelt, wobei +5 V als eine positive Spannung an der Gate-Elektrode (10, 10c) anliegen.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei es sich bei dem Durchführen der Wärmebehandlung um ein Durchführen der Wärmebehandlung in einer Atmosphäre mit einer Sauerstoffkonzentration von 20 % oder mehr handelt, wobei eine positive Spannung an der Gate-Elektrode (10, 10c) anliegt.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei eine Energie an einem unteren Ende eines Leitungsbands an einer Heterogrenzschicht zwischen der Kanalschicht (3, 3a, 3b) und der Barrierenschicht (4, 4a, 4b, 4c), die sich unterhalb der Gate-Elektrode (10, 10c) befindet, in einem Zustand, in dem an der Gate-Elektrode (10, 10c) keine Spannung anliegt, höher als die Fermi-Energie ist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei es sich bei dem Bilden der Kanalschicht um ein Bilden der Kanalschicht (3a), die aus GaN besteht, auf der oberen Oberfläche des Halbleitersubstrats (1, 1 a) handelt.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei es sich bei dem Bilden der Barrierenschicht um ein Bilden der Barrierenschicht (4b), die aus AlGaN besteht, auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b) handelt.
  12. Verfahren nach einem der Ansprüche 1 bis 10, wobei es sich bei dem Bilden der Barrierenschicht um ein Bilden der Barrierenschicht (4c), die aus InAlN besteht, auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b) handelt.
  13. Verfahren nach einem der Ansprüche 1 bis 10, wobei es sich bei dem Bilden der Barrierenschicht um ein Bilden der Barrierenschicht (4a), die aus AlN besteht, auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b) handelt.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei es sich bei dem Bilden der Gate-Isolierschicht um ein Bilden der Gate-Isolierschicht (9a), die aus AlO besteht, zumindest teilweise auf der oberen Oberfläche der Barrierenschicht (4, 4a, 4b, 4c) handelt.
  15. Verfahren zur Herstellung einer Halbleitereinheit, das Folgendes umfasst: - Bilden einer Kanalschicht (3, 3a, 3b), bei der es sich um Alx1Iny1Ga1-x1-y1N handelt, wobei 0 ≤ x1 ≤ 1, 0 ≤ y1 ≤ 1, auf der oberen Oberfläche eines Halbleitersubstrats (1, 1a); - Bilden einer Gate-Isolierschicht (9, 9a, 9b, 9c, 9d), bei der es sich um einen Isolator oder um einen Halbleiter handelt und die eine Bandlücke aufweist, die größer als die Bandlücke der Kanalschicht (3, 3a, 3b) ist, zumindest teilweise auf der oberen Oberfläche der Kanalschicht (3, 3a, 3b); - Bilden einer Gate-Elektrode (10, 10c) auf der oberen Oberfläche der Gate-Isolierschicht (9, 9a, 9b, 9c, 9d); und - Durchführen einer Wärmebehandlung, wobei eine positive Spannung an der Gate-Elektrode (10, 10c) anliegt.
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