DE102017119774B4 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes umfasst:ein Substrat (110);eine Kanalschicht (120), die auf dem Substrat (110) angeordnet ist;eine Sperrschicht (130), die auf der Kanalschicht (120) angeordnet ist, wobei die Sperrschicht (130) eine Vertiefung (R) aufweist, wobei die Sperrschicht (130) einen Abschnitt unterhalb der Vertiefung (R) aufweist und der Abschnitt eine Dicke (d2) aufweist;eine Source (S) und einen Drain (D), die auf der Sperrschicht (130) angeordnet sind;eine Charge-Trapping-Schicht (220), die die Bodenfläche der Vertiefung (R) bedeckt;eine ferroelektrische Materialschicht (230), die auf der Charge-Trapping-Schicht (220) angeordnet ist; undein Gate (250), das über dem ferroelektrischen Material (230) angeordnet ist.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben. Insbesondere betrifft die vorliegende Erfindung einen Transistor mit hoher Elektronenbeweglichkeit.
  • Beschreibung ähnlicher Technik
  • Aus der US 2016/0308070 A1 geht eine Halbleitervorrichtung hervor, die ein Substrat, eine erste dielektrische Schicht, eine leitfähige Schicht, eine ferroelektrische Materialschicht und eine Ladungseinfangsschicht umfasst. Die erste dielektrische Schicht ist auf dem Substrat angeordnet. Die leitfähige Schicht ist auf der ersten dielektrischen Schicht angeordnet. Die ferroelektrische Materialschicht und die Ladungseinfangsschicht sind zwischen der ersten dielektrischen Schicht und der leitenden Schicht durch Stapeln angeordnet. Die Halbleitervorrichtung der Erfindung weist bessere Speichereigenschaften und Transistoreigenschaften auf.
  • In Halbleitertechnologien können III-V-Verbundhalbleiter verwendet werden, um eine Vielzahl von integrierten Schaltungsvorrichtungen zu bilden, wie etwa hochleistungsfähige Feldeffekttransistoren, Hochfrequenztransistoren und Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors, HEMT). Die III-V-Verbundhalbleiter haben das Potenzial, das Halbleitermaterial der traditionellen Siliziumtransistoren zu ersetzen.
  • Wenn der III-V-Verbundhalbleiter jedoch Galliumnitrid oder Galliumoxid ist, befindet sich der Kanal der Vorrichtung im selbstleitenden Zustand. Da die Schwellwertspannung eines selbstleitenden Transistors ein negativer Wert ist, befindet sich der Strom im Transistor noch im leitenden Zustand, wenn die Gatevorspannung des Transistors null ist, und bewirkt einen zusätzlichen Leistungsverlust. Derzeit schlagen Verfahren zum Lösen dieses Problems Ansätze, wie etwa Verdünnen der Galliumnitridschicht, lonenimplantierung ( US 7 932 539 B2 ) oder die Verwendung von p-Galliumoxid ( US 2008/0296618 A1 ), zum Erhöhen der Schwellwertspannung auf ein Niveau höher als 0 V vor. Jedoch sollte die Schwellwertspannung des Transistors höher sein als 6 V, um das unbeabsichtigte Einschalten zu verhindern, das durch eine instabile Fluktuation der Gatespannung bewirkt wird. Heute stellen die meisten von den akademischen und industriellen Feldern vorgeschlagenen Verfahren Wege zum Hinzufügen zusätzlicher Schaltungen bereit, um diese Problemstellung zu lösen. Jedoch bewirken diese Verfahren den parasitären Effekt und führen zum unnötigen Energieverlust. Die konventionellen Verfahren bewirken außerdem die Erhöhung der Herstellungskosten. Die Ausführungsformen der vorliegenden Anmeldung können die Schwellwertspannung der Transistoren auf über 6 V erhöhen und es erlauben, dass die Transistoren hervorragende Eigenschaften aufweisen.
  • KURZDARSTELLUNG
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Anmeldung wird eine Halbleitervorrichtung bereitgestellt. Die Halbleitervorrichtung beinhaltet ein Substrat, eine Kanalschicht, eine Sperrschicht, eine Vertiefung, eine Charge-Trapping-Schicht, eine ferroelektrische Material-Schicht, ein Gate, eine Source und einen Drain. Die Kanalschicht ist auf dem Substrat angeordnet. Die Sperrschicht ist auf der Kanalschicht angeordnet. Die Sperrschicht weist eine Vertiefung auf und ein Abschnitt der Sperrschicht unter der Vertiefung weist eine Dicke auf. Die Source und der Drain sind auf der Sperrschicht angeordnet. Die Charge-Trapping-Schicht bedeckt den Boden der Vertiefung. Die ferroelektrische Material-Schicht ist auf der Charge-Trapping-Schicht angeordnet. Das Gate ist über der ferroelektrischen Material-Schicht angeordnet.
  • Bei einigen Ausführungsformen beinhaltet die Halbleitervorrichtung ferner eine erste dielektrische Schicht, die zwischen der Bodenfläche der Vertiefung und der Charge-Trapping-Schicht angeordnet ist.
  • Bei einigen Ausführungsformen beinhaltet die Halbleitervorrichtung ferner eine zweite dielektrische Schicht, die zwischen der ferroelektrischen Materialschicht und dem Gate angeordnet ist.
  • Bei einigen Ausführungsformen weist die erste dielektrische Schicht eine Bandlücke auf und die Bandlücke beträgt zwischen 7 eV und 12 eV.
  • Bei einigen Ausführungsformen beträgt die Dicke des Abschnitts der Sperrschicht unter der Vertiefung zwischen 5 nm und 15 nm.
  • Bei einigen Ausführungsformen beinhaltet die ferroelektrische Materialschicht eine Schicht, die aus BaTiO3, KH2PO4, HfZrO2, SrBi2Ta2O9 oder PbZrTiO3 besteht.
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Anmeldung stellt die Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit. Das Verfahren beinhaltet: Bereitstellen eines Substrats; Bilden einer Kanalschicht auf dem Substrat; Bilden einer Sperrschicht auf der Kanalschicht; Bilden einer Source und eines Drain auf der Sperrschicht; Bilden einer Vertiefung in der Sperrschicht, wobei die Vertiefung eine Bodenfläche und ein Abschnitt der Sperre unter der Vertiefung eine Dicke aufweist; Bilden einer Charge-Trapping-Schicht, die die Bodenfläche der Vertiefung bedeckt; Bilden einer ferroelektrischen Materialschicht auf der Charge-Trapping-Schicht; Erwärmen der ferroelektrischen Materialschicht auf eine erste Temperatur, wobei die erste Temperatur höher ist als eine Kristallisierungstemperatur der ferroelektrischen Materialschicht; Abkühlen der ferroelektrischen Materialschicht auf eine zweite Temperatur, um die ferroelektrische Materialschicht zu kristallisieren; und Bilden eines Gates über der ferroelektrischen Materialschicht.
  • Bei einigen Ausführungsformen umfasst das Verfahren nach dem Bilden der Vertiefung in der Sperrschicht ferner das Bilden einer ersten dielektrischen Schicht, die die Bodenoberfläche der Vertiefung bedeckt.
  • Bei einigen Ausführungsformen beinhaltet das Bilden der ferroelektrischen Materialschicht eine plasmagestützte atomare Schichtabscheidung, eine metallorganische chemische Dampfabscheidung (Metal-organic Chemical Vapor Deposition, MOCVD), eine chemische Dampfabscheidung, eine physikalische Dampfabscheidung, Sputtern oder eine gepulste Laserverdampfung.
  • Bei einigen Ausführungsformen beträgt die erste Temperatur zwischen 400 °C und 600 °C.
  • Es versteht sich, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende ausführliche Beschreibung nach Beispielen erfolgen und eine weitere Erläuterung der beanspruchten Erfindung bereitstellen sollen.
  • Figurenliste
  • Die begleitenden Zeichnungen sind eingeschlossen, um ein weiteres Verständnis der Erfindung bereitzustellen, und sind in diese Beschreibung aufgenommen und konstituieren einen Teil davon. Die Zeichnungen stellen die Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung der Erläuterung der Grundlagen der Erfindung.
    • 1, 2, 3, Figur 4A, Figur 4B und 4C sind Querschnittsansichten, die verschiedene Stufen des Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen dieser Erfindung darstellen.
    • Figur 5A und 5B bilden die ID-VGS-Kurve der Halbleitervorrichtungen gemäß einigen Ausführungsformen der Erfindung ab.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es können räumlich relative Begriffe wie „unterhalb“, „unten“, „untere/s/r“, „über“, „obere/s/r“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt ist. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umschließen. Die Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls dementsprechend interpretiert werden.
  • Im Folgenden werden Ausführungsformen einer Halbleitervorrichtung und eines Verfahrens zur Herstellung der Halbleitervorrichtung bereitgestellt. Im Folgenden werden die Struktur und die Eigenschaften der Halbleitervorrichtung sowie die Schritte oder Vorgänge der Herstellung der Halbleitervorrichtung ausführlich beschrieben.
  • Aufgrund der hervorragenden Eigenschaften, wie etwa eine hohe Ausgangsleistung, eine hohe Durchbruchspannung und eine hervorragende Beständigkeit gegenüber hohen Temperaturen, wurden Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) in den vergangenen Jahren häufig auf Hochleistungsschaltungssysteme angewendet. Da eine große Anzahl polarisierter Ladungen zwischen der Kanalschicht und der Sperrschicht des auf dem Gebiet bekannten Transistors mit hoher Elektronenbeweglichkeit existiert, bilden diese polarisierten Ladungen ein zweidimensionales Elektronengas (2DEG) und erlauben es, dass die Elektronen eine hohe Beweglichkeit aufweisen. Unter Umständen befindet sich Strom im Transistor noch im leitenden Zustand, wenn am Transistor keine Gatevorspannung anliegt. Der Transistor wird daher als selbstleitender Transistor bezeichnet. Die Schwellwertspannung des selbstleitenden Transistors ist ein negativer Wert. Das bedeutet, dass sich der Strom im Transistor noch im leitenden Zustand befindet, wenn die Gatevorspannung des Transistors null ist, und dadurch einen zusätzlichen Leistungsverlust bewirkt. Außerdem besitzt der selbstleitende Transistor keine ausfallsicheren Eigenschaften und weist daher eine potenzielle Gefahr auf. Dementsprechend ist die Entwicklung eines selbstsperrenden Transistors bei der Entwicklung der Hochleistungstransistoren ein wichtiges Thema. Ferner müssen die Hochleistungsschaltungssysteme bei einer hohen Vorspannung betrieben werden und es können leicht momentane Spannungsspitzen mit der hohen Vorspannung erzeugt werden. Wenn die Schwellwertspannung des Transistors nicht hoch genug ist, kann die Hochleistungskomponente leicht auf unbeabsichtigte Weise eingeschaltet werden, wodurch der unbeabsichtigte Betrieb der Schaltung bewirkt und die Stabilität davon beeinträchtigt wird. Folglich stellt die vorliegende Erfindung eine Transistorvorrichtung mit hoher Elektronenbeweglichkeit bereit, die eine hohe Schwellwertspannung aufweist und bei der es sich um einen selbstsperrenden Transistor mit hoher Elektronenbeweglichkeit handelt, der in der Zwischenzeit einen hohen Ausgangsstrom beibehalten kann.
  • Die 1-4C sind Querschnittsansichten, die verschiedene Stufen des Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß verschiedenen Ausführungsformen dieser Erfindung darstellen.
  • In 1 ist ein Substrat 110 bereitgestellt. Das Substrat 110 beinhaltet ein Basissubstrat 112 und eine Pufferschicht 114. Die Pufferschicht 114 ist auf dem Basissubstrat 112 angeordnet. Das Basissubstrat 112 ist beispielsweise ein Substrat aus Silizium (Si), ein Substrat aus Siliziumcarbid (SiC), ein Saphirsubstrat, ein Substrat aus Galliumnitrid (GaN), ein Substrat aus Aluminiumgalliumnitrid (AlGaN), ein Substrat aus Aluminiumnitrid (AIN), ein Substrat aus Galliumphosphid (GaP), ein Substrat aus Galliumarsenid (GaAs), ein Substrat aus Aluminumgalliumarsenid (AlGaAs) oder andere Substrate einschließlich III-V-Verbunde. Die Pufferschicht 114 beinhaltet beispielsweise eine Schicht GaN oder GaN mit p-Dotanden. Die Pufferschicht 114 kann durch epitaxiale Prozesse oder andere geeignete Prozesse gebildet werden. Beispielsweise beinhalten die p-Dotanden Kohlenstoff, Eisen, Magnesium, Zink oder andere geeignete p-Dotanden. Die Pufferschicht 114 kann den Leckstrom verringern und Risse in der Kanalschicht 120 verhindern, wenn die Kanalschicht 120 gebildet wird. Bei einer anderen Ausführungsform beinhaltet das Substrat 110 ein Basissubstrat 112, eine Kristallkeimschicht (nicht gezeigt) und eine Pufferschicht 114. Die Kristallkeimschicht ist auf dem Basissubstrat 112 angeordnet. Die Pufferschicht 114 ist auf der Kristallkeimschicht angeordnet. Die Kristallkeimschicht kann es erleichtern, die Gitterfehlanpassung zwischen dem Basissubstrat 112 und der Pufferschicht 114 zu kompensieren.
  • Dann wird eine Kanalschicht 120 auf dem Substrat 110 gebildet. Als Nächstes wird eine Sperrschicht 130 auf der Kanalschicht 120 gebildet. Die Kanalschicht 120 kann zum Beispiel eine Schicht sein, die aus AIGaN, GaN, Indiumgalliumnitrid (InGaN), Aluminiumindiumgalliumnitrid (AlInGaN) oder Verbunden mit III-V-Elementen besteht. Die Sperrschicht 130 beinhaltet beispielsweise eine Schicht aus AlN, Aluminiumindiumnitrid (AlInN), AlGaN, GaN, InGaN, AlInGaN oder Verbunden mit III-V-Elementen. Die Bandlücke der Kanalschicht 120 ist kleiner als die Bandlücke der Sperrschicht 130. Durch die Auswahl der Materialien und Dicken der Kanalschicht 120 und der Sperrschicht 130 sollte es möglich sein, ein zweidimensionales Elektronengas zu erzeugen. In einem Beispiel kann jede der Kanalschicht 120 und der Sperrschicht 130 eine mehrschichtige Struktur sein. Bei einer anderen Ausführungsform können ferner einige weitere Schichten gebildet sein. Beispielsweise kann zwischen der Kanalschicht 120 und der Sperrschicht 130 eine Zwischenschicht (nicht gezeigt) gebildet sein. Auf der Sperrschicht 130 kann eine dotierte Schicht (nicht gezeigt) gebildet sein, um die Elektronen des zweidimensionalen Elektronengases zu erhöhen. Auf der Sperrschicht 130 kann eine Abdeckschicht (nicht gezeigt) gebildet sein, um die Oxidation der Sperrschicht 130 zu verhindern.
  • Bezug nehmend auf 2 sind auf der Sperrschicht 130 eine Source S und ein Drain D gebildet. Das Material jedes der Source S und des Drain D wird beispielsweise unter anderem ausgewählt aus der Gruppe bestehend aus Silber (Ag), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Aluminium (Al), Nickel (Ni), Ruthenium (Ru), Palladium (Pd), Platin (Pt), Mangan (Mn), Wolframnitrid (WN), Titannitrid (TiN), Tantalnitrid (TaN), Aluminiumnitrid (AlN), Wolframsilizid (WSi), Molybdännitrid (MoN), Nickelsilizid (Ni2Si), Titansilizid (TiSi2), Titanaluminid (TiAl), arsendotiertem (As-dotiertem) polykristallinem Silizium, Zirconnitrid (ZrN), Tantalcarbid (TaC), TaCN, TaSiN, Titanaluminiumnitrid (TiAIN), Silizid und jeder Kombination davon. Die Source S und der Drain D können mithilfe jedes auf dem Gebiet bekannten Prozesses gebildet werden.
  • Wie in 3 gezeigt, ist in der Sperrschicht 130 mithilfe eines Strukturierungsprozesses eine Vertiefung R gebildet. Bei einer Ausführungsform kann auf der Sperrschicht 130 eine Maskierungsschicht, wie etwa eine Hartmaskenschicht oder eine Photoresistschicht, gebildet sein und die Maskierungsschicht ist strukturiert. Das Muster der Maskierungsschicht wird mittels eines Ätzprozesses auf die Unterseite der Sperrschicht 130 übertragen, um die Vertiefung R zu bilden. Bei dem Ätzprozess kann es sich beispielsweise um einen reaktiven lonenätzprozess, einen Plasmatrockenätzprozess oder andere anisotrope Ätzprozesse handeln. Beispielsweise kann es sich beim Ätzgas um SF6, SiCl4, C4F8, CH4, H2, Ar oder andere bekannte Ätzgase oder eine Kombination davon handeln. Bei einer anderen Ausführungsform wird die Vertiefung R durch einen Nassätzprozess gebildet, nachdem die Maskierungsschicht gebildet wurde, um die unteren Ecken der Vertiefung R zu glätten.
  • Die Vertiefung R weist eine Tiefe d1 und eine Breite W auf. Bei einigen Ausführungsformen beträgt die Tiefe d1 von 15 nm bis 25 nm, wie etwa 15 nm, 20 nm oder 25 nm. Die Breite W beträgt von 0,1 µm bis 3 µm, wie etwa 0,5 µm, 1 µm, 2 µm oder 2,5 µm. Die Vertiefung R ist zwischen der Source S und dem Drain D angeordnet und die Vertiefung R durchdringt nicht die Sperrschicht 130. Zweck der Vertiefung R ist es, die Polarisierung der Sperrschicht 130 abzuschwächen und die Träger des zweidimensionalen Elektronengases zu eliminieren, derart, dass die Schwellwertspannung höher als 0 V sein kann. Eine relativ dünne Sperrschicht kann das Energieniveau des Leitungsbandes steigern. Daher kann durch Verringern der Dicke der Sperrschicht unterhalb der Gateregion das zweidimensionale Elektronengas dezimiert werden. Der Abschnitt der Sperrschicht 130 zwischen der Bodenfläche der Vertiefung R und der oberen Fläche der Kanalschicht 120 hat eine Dicke d2. Die Dicke d2 beträgt von 0 nm bis 10 nm, wie etwa 1 nm, 3 nm, 5 nm oder 8 nm. Es sei darauf hingewiesen, dass, wenn die Dicke d2 dicker als 10 nm ist, die Sperrschicht 130 eine große Anzahl von polarisierten Ladungen aufweisen kann, wodurch der Kanal in einen selbstleitenden Zustand wechselt.
  • In einigen Beispielen beträgt die Breite W der Vertiefung R weniger als 3 µm, wie etwa 0,05 µm, 0,5 µm, 1 µm oder 2 µm. In Beispielen unterscheidet sich der Abstand zwischen der Vertiefung R und der Source S vom Abstand zwischen der Vertiefung R und dem Drain D. Beispielsweise beträgt der Abstand zwischen der Kante der Vertiefung R und der Source S von 1 µm bis 3 µm, wie etwa 1,5 µm, 2 µm oder 2,5 µm. Der Abstand zwischen der Kante der Vertiefung R und dem Drain D beträgt von 5 µm bis 15 µm, wie etwa 7,5 µm, 10 µm oder 12,5 µm.
  • Die 4A-4C stellen verschiedene Ausführungsformen der ferroelektrischen Verbundmaterialschicht dar. Wie in den 4A-4C gezeigt, wird die ferroelektrische Verbundmaterialschicht in der Vertiefung R nach Bildung der Vertiefung R gebildet. Bei einigen Ausführungsformen kann die ferroelektrische Verbundmaterialschicht durch einen plasmagestützten atomaren Schichtabscheidungsprozess, einen Prozess der metallorganischen chemischen Dampfabscheidung (MOCVD), einen Prozess der chemischen Dampfabscheidung, einen Prozess der physikalischen Dampfabscheidung, einen Sputterprozess oder einen Prozess der gepulsten Laserverdampfung gebildet werden. Nach dem Bilden der ferroelektrischen Verbundmaterialschicht kann wahlweise ein Strukturierungsprozess verwendet werden, um die ferroelektrische Verbundmaterialschicht derart auszurichten, dass die Seitenwände der ferroelektrischen Verbundmaterialschicht mit den Seitenwänden der Vertiefung R fluchten. Die Breite der ferroelektrischen Verbundmaterialschicht ist zum Beispiel gleich der Breite W der Vertiefung R.
  • In Figur 4A beinhaltet die ferroelektrische Verbundmaterialschicht eine Charge-Trapping-Schicht 220 (oder so genannte eine Ladungsspeicherschicht) und eine ferroelektrische Materialschicht 230. Die Charge-Trapping-Schicht 220 bedeckt die Bodenfläche der Vertiefung R. Die ferroelektrische Materialschicht 230 ist auf der Charge-Trapping-Schicht 220 angeordnet. Das Gate 250 ist über der ferroelektrischen Materialschicht 230 angeordnet. Die Passivierungsschicht 260 bedeckt einen Abschnitt der Sperrschicht 130. In Beispielen kann die Charge-Trapping-Schicht 220 eine Nanokristallschicht beinhalten, die in ein Isoliermaterial eingebettet ist, oder eine dielektrische Schicht, die aus Siliziumnitriden, HfON, HfO2 oder ZrO2 besteht. Die Dicke der Charge-Trapping-Schicht 220 beträgt beispielsweise zwischen 1 nm bis 4 nm, zum Beispiel 1,5 nm, 2 nm, 2,5 nm oder 3 nm. Die Dicke der Charge-Trapping-Schicht 220 ist von den Eigenschaften des gewählten Materials abhängig. Bei der Charge-Trapping-Schicht 220 handelt es sich beispielsweise um eine mehrschichtige Struktur, die jede Kombination der vorgenannten Materialien der Charge-Trapping-Schicht 220 beinhalten kann. Beispielsweise kann die Passivierungsschicht 260 AIN, Al2O3, AlON, SiN, SiO2, SiON oder Si3N4 beinhalten.
  • Die ferroelektrische Materialschicht 230 beinhaltet beispielsweise eine Schicht, die aus BaTiO3, KH2PO4, HfZrO2, SrBi2Ta2O9 (SBT), PbZrTiO3 (PZT) oder anderen Materialien besteht, die den ferroelektrischen Effekt auslösen können. Das ferroelektrische Material bezieht sich auf ein Material, das Eigenschaften der spontanen Polarisierung und des spontanen Polarisierungsübergangs in einem externen elektrischen Feld aufweist. Der ferroelektrische Effekt bezieht sich auf einen Effekt, dass elektrische Dipole mit der Richtung eines elektrischen Feldes fluchten, wenn das elektrische Feld angelegt wird, und die remanente Polarisierung (Pr) in Polarisierungsrichtung nach Entfernen des externen elektrischen Feldes beibehalten wird. Für jedes ferroelektrische Material zeigt die remanente Polarisierung an, dass das ferroelektrische Material eine Eigenschaft der permanenten Polarisierung aufweist. Nach Bildung der ferroelektrischen Materialschicht 230 wird ein thermischer Glühprozess durchgeführt, um die ferroelektrische Materialschicht 230 zu behandeln. Die ferroelektrische Materialschicht 230 wird auf eine erste Temperatur erwärmt und die erste Temperatur ist höher als die Kristallisierungstemperatur (Tc) davon. Die ferroelektrische Materialschicht 230 wird dann auf eine zweite Temperatur abgekühlt, um die ferroelektrische Materialschicht 230 zu kristallisieren und zu einem Material zu machen, das den ferroelektrischen Effekt aufweist. Die erste Temperatur beträgt beispielsweise zwischen 400 °C und 600 °C, zum Beispiel 450 °C, 500 °C oder 550 °C. Die zweite Temperatur beträgt zwischen 25 °C und 100 °C, zum Beispiel 25 °C oder 80 °C.
  • In 4B ist eine andere Ausführungsform der ferroelektrischen Verbundmaterialschicht bereitgestellt. Bei der Ausführungsform wird zunächst eine erste dielektrische Schicht 210 in der Vertiefung R gebildet. Dann wird die Charge-Trapping-Schicht 220 auf der ersten dielektrischen Schicht 210 gebildet. Als Nächstes wird die ferroelektrische Materialschicht 230 auf der Charge-Trapping-Schicht 220 gebildet. Anschließend wird das Gate 250 auf der ferroelektrischen Materialschicht 230 gebildet. Die Passivierungsschicht 260 bedeckt die Sperrschicht 130. Die erste dielektrische Schicht 210 fungiert als Sperrschicht mit einer breiten Bandlücke. Die Bandlücke der ersten dielektrischen Schicht 210 beträgt zwischen 7 eV und 12 eV, zum Beispiel 8 eV, 9 eV oder 11 eV. Die erste dielektrische Schicht 210 kann den Leckstrom der Halbleitervorrichtung verringern und die Durchbruchspannung des Gates 250 erhöhen. Die erste dielektrische Schicht 210 beinhaltet eine Schicht aus Al2O3, SiO2 oder anderen Materialien mit einer Bandlücke zwischen 7 eV und 12 eV. Die Verfahren des Bildens der Charge-Trapping-Schicht 220 und der ferroelektrischen Materialschicht 230 können dieselben sein wie die hier zuvor in Verbindung mit 4A beschriebenen und werden hier nicht wiederholt.
  • 4C zeigte eine weitere Ausführungsform der ferroelektrischen Verbundsmaterialschicht. Die ferroelektrische Verbundmaterialschicht beinhaltet die erste dielektrische Schicht 210, die Charge-Trapping-Schicht 220, die ferroelektrische Materialschicht 230 und eine zweite dielektrische Schicht 240. Die erste dielektrische Schicht 210 ist in der Vertiefung R angeordnet. Die Charge-Trapping-Schicht 220 ist auf der ersten dielektrischen Schicht 210 angeordnet. Die ferroelektrische Materialschicht 230 ist auf der Charge-Trapping-Schicht 220 angeordnet. Die zweite dielektrische Schicht 240 ist auf der ferroelektrischen Materialschicht 230 angeordnet. Das Gate 250 ist auf der zweiten dielektrischen Schicht 240 angeordnet. Die Passivierungsschicht 260 bedeckt die Sperrschicht 130. Die erste dielektrische Schicht 210 und die zweite dielektrische Schicht 240 fungieren als Sperrschichten mit breiten Bandlücken. Die Bandlücke jeder der ersten dielektrischen Schicht 210 und der zweiten dielektrischen Schicht 240 beträgt zwischen 7 eV und 12 eV, zum Beispiel 8 eV, 9 eV oder 11 eV. Die erste dielektrische Schicht 210 und die zweite dielektrische Schicht 240 können den Leckstrom der Halbleitervorrichtung verringern und die Durchbruchspannung des Gates 250 erhöhen. Die zweite dielektrische Schicht 240 beinhaltet eine Schicht aus Al2O3, SiO2 oder anderen Materialien mit einer Bandlücke zwischen 7 eV und 12 eV.
  • Wenn bei den Halbleitervorrichtungen der vorliegenden Anmeldung eine positive Spannung an das Gate 250 angelegt wird, kann die ferroelektrische Materialschicht 230 polarisiert werden und Ladungen sammeln. Die Charge-Trapping-Schicht 220 stellt einen Ort zum Speichern der Ladungen bereit. In der Zwischenzeit beginnen sich die Bandlücken der Kanalschicht 120 und der Sperrschicht 130 unterhalb des Gates 250 und der ferroelektrischen Verbundmaterialschicht zu ändern und ferner erhöht sich das negative elektrische Potenzial der Oberfläche der Sperrschicht 130, wodurch sich die Schwellwertspannung der Halbleitervorrichtung auf einen positiven Wert erhöht.
  • Bei einer Ausführungsform kann, nachdem die ferroelektrische Materialschicht 230 polarisiert wurde, der Deltawert der Schwellwertspannungen der Halbleitervorrichtung größer sein als 5 V sein. Die Schwellwertspannung der Halbleitervorrichtung ändert sich von ungefähr 0 V in einen Wert, der größer ist als 5 V. Das bedeutet, dass die Halbleitervorrichtung zu einer optimierten Halbleitervorrichtung wird. Bei einer anderen Ausführungsform kann die Schwellwertspannung durch Anpassen der Tiefe der Vertiefung R abgestimmt werden. Unter der Bedingung, dass die Dicken (d1+d2) der Sperrschicht gleich gehalten wird, kann eine dünnere Dicke d2 in einem großen positiven Wert der Schwellwertspannung resultieren. Jedoch kann das Maximum des Drainstroms ungünstig verringert werden, wenn die Dicke d2 verringert wird, und daher sollte der Wert der Dicke d2 in einem gewissen Bereich gesteuert werden.
  • Die 5A und 5B sind ID-VGS-Kurven der Halbleitervorrichtungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In den 5A und 5B repräsentiert Kurve A Daten, die mit der ferroelektrischen Materialschicht 230 vor der Polarisierung verknüpft sind, und Kurve B Daten, die mit der ferroelektrischen Materialschicht 230 nach der Polarisierung verknüpft sind. Wie in 5A gezeigt, ändert sich die Schwellwertspannung der Halbleitervorrichtung nach der Polarisierung der ferroelektrischen Materialschicht 230 von 2,5 V in 10 V. Wie in 5B gezeigt, ist das Verhältnis Ion/Ioff der Halbleitervorrichtung 6×108.
  • Zusammenfassend stellen die verschiedenen Ausführungsformen der vorliegenden Anmeldung eine Halbleitervorrichtung bereit, die die Polarisierung der ferroelektrischen Materialschicht nutzt, um die Bandlücken der Kanalschicht und der Sperrschicht zu ändern. Daher kann die Halbleitervorrichtung eine relativ höhere Schwellwertspannung aufweisen, um den zusätzlichen Leistungsverlust abzuschwächen und die Stabilität des Schaltungssystems zu verbessern.

Claims (10)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat (110); eine Kanalschicht (120), die auf dem Substrat (110) angeordnet ist; eine Sperrschicht (130), die auf der Kanalschicht (120) angeordnet ist, wobei die Sperrschicht (130) eine Vertiefung (R) aufweist, wobei die Sperrschicht (130) einen Abschnitt unterhalb der Vertiefung (R) aufweist und der Abschnitt eine Dicke (d2) aufweist; eine Source (S) und einen Drain (D), die auf der Sperrschicht (130) angeordnet sind; eine Charge-Trapping-Schicht (220), die die Bodenfläche der Vertiefung (R) bedeckt; eine ferroelektrische Materialschicht (230), die auf der Charge-Trapping-Schicht (220) angeordnet ist; und ein Gate (250), das über dem ferroelektrischen Material (230) angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner eine erste dielektrische Schicht (210) umfasst, die zwischen der Bodenfläche der Vertiefung (R) und der Charge-Trapping-Schicht (220) angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1, die ferner eine zweite dielektrische Schicht (240) umfasst, die zwischen der ferroelektrischen Materialschicht (230) und dem Gate (250) angeordnet ist.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die erste dielektrische Schicht (210) eine Bandlücke aufweist und die Bandlücke zwischen 7 eV und 12 eV beträgt.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Dicke (d2) des Abschnitts der Sperrschicht (130) zwischen 5 nm und 15 nm beträgt.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die ferroelektrische Materialschicht (230) eine Schicht umfasst, die aus BaTiO3, KH2PO4, HfZrO2, SrBi2Ta2O9 oder PbZrTiO3 besteht.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Substrats (110); Bilden einer Kanalschicht (120) auf dem Substrat (110); Bilden einer Sperrschicht (130) auf der Kanalschicht (120); Bilden einer Source (S) und eines Drain (D) auf der Sperrschicht (130); Bilden einer Vertiefung (R) in der Sperrschicht (130), wobei die Vertiefung (R) eine Bodenfläche aufweist, wobei die Sperre einen Abschnitt unterhalb der Vertiefung aufweist und der Abschnitt eine Dicke (d2) aufweist; Bilden einer Charge-Trapping-Schicht (220) über der Bodenfläche der Vertiefung (R); Bilden einer ferroelektrischen Materialschicht (230) auf der Charge-Trapping-Schicht (220); Erwärmen der ferroelektrischen Materialschicht (230) auf eine erste Temperatur und die erste Temperatur ist höher als eine Kristallisierungstemperatur der ferroelektrischen Materialschicht (230); Abkühlen der ferroelektrischen Materialschicht (230) auf eine zweite Temperatur, um die ferroelektrische Materialschicht (230) zu kristallisieren; und Bilden eines Gates (250) über der ferroelektrischen Materialschicht (230).
  8. Verfahren nach Anspruch 7, das nach Bilden der Vertiefung (R) in der Sperrschicht (130) ferner das Bilden einer ersten dielektrischen Schicht (210) umfasst, die den Boden der Vertiefung (R) bedeckt.
  9. Verfahren nach Anspruch 7, wobei das Bilden der ferroelektrischen Materialschicht (230) eine plasmagestützte atomare Schichtabscheidung, eine metallorganische chemische Dampfabscheidung (Metal-organic Chemical Vapor Deposition, MOCVD), eine chemische Dampfabscheidung, eine physikalische Dampfabscheidung, Sputtern oder eine gepulste Laserverdampfung umfasst.
  10. Verfahren nach Anspruch 7, wobei die erste Temperatur zwischen 400 °C und 600 °C beträgt.
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