JP2014099517A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】半導体装置の製造コストを削減する。
【解決手段】本発明による半導体装置は、加熱処理により残留分極が固定された強誘電体膜を有するゲート絶縁膜を備えるトランジスタを具備する。
【選択図】図１Ａ

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ゲート絶縁膜として強誘電体を使用したトランジスタの製造方法及びその方法で製造された半導体装置に関する。

半導体チップ上に搭載されるトランジスタは、その用途に応じた閾値電圧に制御されている。トランジスタの閾値電圧は、ゲート絶縁膜の膜厚やゲート幅（トランジスタサイズ）、あるいはチャネル領域やＬＤＤ領域の不純物濃度によって決まる。レイアウトの都合上トランジスタサイズが決まっている場合、チャネル領域又はＬＤＤ領域への不純物濃度を変更することで閾値電圧の異なるトランジスタを同一チップ上に形成することができる。

一方、強誘電体の残留分極を利用してトランジスタの閾値電圧を制御する技術が知られている。例えば、特許第２７０８１９４号には、ゲート絶縁膜として強誘電体を用いたトランジスタが記載されている（特許文献１参照）。特許文献１に記載のトランジスタでは、動作電圧よりも高いゲート電圧によって強誘電体（ゲート絶縁膜）に生じた残留分極により、閾値電圧が制御される。この閾値電圧は、ゲート電圧の向きによって異なる２つの値を示す。

特許第２７０８１９４号

現在の製造プロセスでは、異なる閾値電圧のトランジスタを形成する場合、半導体層への不純物注入量やエネルギーを変化させる必要がある。この場合、閾値電圧の種類に応じてフォトリソグラフィー工程数が増加し、製造コストが増大してしまう。このような製造コストの増加を防止するため、所望の閾値電圧を設定するための新たな製造技術の登場が要求されている。

本実施の形態における半導体装置の製造方法は、加熱処理によりゲート絶縁膜に含まれる強誘電体膜の残留分極を固定することで、所望の閾値電圧を設定するステップを具備する。

本実施の形態における半導体装置は、加熱処理により残留分極が固定された強誘電体膜を有するゲート絶縁膜を備えるトランジスタを具備する。

本発明によれば、半導体装置の製造コストを削減することができる。

図１Ａは、実施の形態における半導体装置の構成の一例を示す断面図である。 図１Ｂは、実施の形態における半導体装置の構成の一例を示す回路図である。 図２は、実施の形態における半導体装置の構成の他の一例を示す断面図である。 図３は、実施の形態における半導体装置の構成の更に他の一例を示す断面図である。 図４は、第１の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。 図５は、実施の形態における半導体装置のゲート絶縁膜に印加する交流電圧と動作電圧との関係及び固定分極の一例を示すヒステリシス曲線図である。 図６は、第２の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。 図７は、第３の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。 図８Ａは、実施の形態における半導体装置の構成の更に他の一例を示す断面図である。 図８Ｂは、実施の形態における半導体装置の構成の他の一例を示す回路図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

図１Ａ及び図１ｂを参照して、実施の形態における半導体装置の構成の一例を説明する。図１Ａは、実施の形態における半導体装置（トランジスタ１００）の構成の一例を示す断面図であり、図１Ｂは、その回路図の一例を示す。

図１Ａ及び図１ｂに示すトランジスタ１００（第１トランジスタとも称す）は、ゲート絶縁膜として強誘電体膜２０（以下、強誘電体ゲート絶縁膜２０と称す。第１強誘電体膜とも称す）を備えるＭＯＳトランジスタである。図１Ａに示す一例では、Ｎ型のトランジスタ１００の構造が示される。

図１Ａを参照して、本実施の形態におけるトランジスタ１００は、Ｐ型の半導体基板１０に形成されたｎ＋拡散領域１１（以下、ソース領域１１と称す）及びｎ＋拡散領域１２（以下、ドレイン領域１２と称す）を備える。又、ソース領域１１とドレイン領域１２とで挟まれたチャネル領域上に強誘電体ゲート絶縁膜２０が形成され、その上層にゲート電極３０（第１ゲート電極とも称す）が形成される。図１Ａに示す一例では、半導体基板１０上に直接、強誘電体ゲート絶縁膜２０が成膜されている。この場合、強誘電体膜と半導体基板との接触部分における酸化膜が還元されるため、強誘電体ゲート絶縁膜２０に効果的に電圧が印加され得る。

強誘電体ゲート絶縁膜２０の材料としては、鉛−ジルコニウム−チタン系酸化物（ＰＺＴ）、ビスマス−チタン系酸化物（ＢＩＴ）、ビスマス−ランタン−チタン系酸化物（ＢＬＴ）、あるいは、ストロンチウム−ビスマス−タンタル系酸化物（ＳＢＴ）等が好適に利用される。例えば、強誘電体メモリに用いられているＰｂ（Ｚｒ，Ｔｉ）Ｏ_３、ＢａＴｉＯ_３、ＳｒＢｉ_２Ｔａ２Ｏ_９等のペロブスカイト結晶構造の強誘電体材料が強誘電体ゲート絶縁膜２０として利用される。これ以外も、化学式ＡＢＯ_３で表される強誘電体を強誘電体ゲート絶縁膜２０の主たる成分としても構わない。ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含む。

ゲート電極３０は、ポリシリコン、Ｃｒ、Ａｌ 、Ｔａ、Ｍｏ、Ｎｂ、Ｃｕ、Ａｇ、Ａｕ、Ｐｄ、Ｉｎ、Ｎｉ、Ｎｄ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒのいずれかを含む金属又は金属酸化物が好適に用いられる。

又、強誘電体ゲート絶縁膜２０は、室温、あるいはトランジスタ１００の動作環境として設定された温度範囲内において固定された残留分極を有している。詳細は後述するが、抗電圧の絶対値よりも小さい電圧範囲の交流電圧によって生成された残留分極が、強誘電体ゲート絶縁膜２０に固定されることが好ましい。更に、トランジスタ１００の動作電圧（電源電圧）の絶対値よりも小さい電圧範囲の交流電圧によって生成された残留分極が、強誘電体ゲート絶縁膜２０に固定されることが好ましい。強誘電体ゲート絶縁膜２０における残留分極は、交流電圧の印加後の加熱処理によって固定される。

強誘電体ゲート絶縁膜２０は、複数の強誘電体材料を積層させた構造でもよい。又、図１Ａに示す強誘電体ゲート絶縁膜２０は、半導体基板１０の上に直接形成されているが、これに限らず、ＳｉＯ２等の常誘電体と強誘電体を介して半導体基板１０上に形成されてもよい。

例えば、図２に示すように強誘電体ゲート絶縁膜２０は、半導体基板１０におけるチャネル領域上に常誘電体（例示：ＳｉＯ_２）によるゲート絶縁膜２１を介して設けられてもよい。ゲート絶縁膜２１は強誘電体ゲート絶縁膜２０に比べて誘電率が小さいため、ゲート電極３０に印加される電圧の大部分が強誘電体ゲート絶縁膜２０に分配される。これにより、ゲート電極３０に印加する電圧による残留分極を効率的に発生させることが可能となる。

又、図３に示すように、強誘電体ゲート絶縁膜２０は、半導体基板１０におけるチャネル領域上に常誘電体（例示：ＳｉＯ_２）によるゲート絶縁膜２１及びフローティングゲート２２を介して設けられてもよい。例えば、３価元素がドーピングされた酸化鉛を含むフローティングゲート２２上に強誘電体ゲート絶縁膜２０を形成することで、強誘電体ゲート絶縁膜２０の結晶性が良好となり強誘電特性が向上する。

次に、図４及び図５を参照して、第１の実施の形態における半導体装置の製造方法について説明する。以下では、図１Ａに示すトランジスタ１００を製造する方法を一例に説明する。図４は、第１の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。図５は、実施の形態における半導体装置のゲート絶縁膜に印加する交流電圧と動作電圧との関係及び固定分極の一例を示すヒステリシス曲線図である。

図４を参照して、従来の製造プロセスと同様に、強誘電体ゲート絶縁膜２０を備えるトランジスタを形成する（ステップＳ１０１）。まず、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法又はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により素子分離領域（図示なし）が形成され、その上がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化された後、ゲート絶縁膜が形成される。図１Ａに示す一例では、平坦化された半導体基板１０上に強誘電体膜（例えばＰＺＴ）が成膜される。強誘電体膜は、例えば、スパッタリング法、溶液塗布法（ゾル・ゲルやＭＯＤ）、有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより成膜され、結晶化温度（例えば約６００℃）以上で加熱されることで結晶化される。

続いて、強誘電体膜上にゲート電極層（例えばポリシリコン）が積層されるとともにフォトレジストによるマスクパターニングが施され、不純物の注入及び高温アニール処理により拡散領域が形成される。ここでは、Ｐ型の半導体基板１０（あるいはＰ型ウェル）にｎ型不純物を注入してＮ＋拡散領域（ソース領域１１及びドレイン領域１２）が形成される。この際、ソース領域１１とドレイン領域１２の間のチャネル領域となり得る半導体基板１０上の強誘電体膜及びゲート電極層が、それぞれ強誘電体ゲート絶縁膜２０及びゲート電極として形成される。尚、拡散領域の形成工程において、ソース領域１１及びドレイン領域１２のそれぞれには注入する不純物の量や種類を変化させることで、コンタクト側の深いＮ＋拡散層と、チャネル領域側の浅いＮ＋拡散層が形成されてもよい。

図１Ａには図示されないが、ソース領域１１及びドレイン領域１２の表面がシリサイド化されるとともにコンタクトが設けられる。又、ゲート電極３０の表面がシリサイド化されてもよい。更に、図２や図３に示すトランジスタ１００を形成する場合、強誘電体ゲート絶縁膜２０が形成される前に、例えばシリコン酸化膜によるゲート絶縁膜２１や、酸化鉛を含むフローティングゲート２２が形成される。

上記のトランジスタの製造方法は、一例であり、結晶化された強誘電体ゲート絶縁膜２０を備える構造であれば、これに限らずステップＳ１０１の工程として従来の製造プロセスを適用できる。

続いて、トランジスタの閾値電圧を制御するために、室温で、トランジスタのゲートと基板との間に電圧を印加する（ステップＳ１０２）。ここでは、所望の閾値電圧に応じた電圧が印加される。詳細には、印加電圧を０Ｖとしたときの強誘電体ゲート絶縁膜における残留分極によって決まるトランジスタの閾値電圧が、所望の値となるように当該印加電圧の大きさが制御される。残留分極の大きさを安定させるため、ゲートと基板間に印加される電圧は、所定の電圧範囲の交流電圧であることが好ましい。又、基板電圧を固定しゲートの所定の電圧を印加してもよいし、ゲート電圧を固定し、基板に所定の電圧を印加してもよい。例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等に用いられるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路において、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲート電圧は共通となるため、それぞれの基板（Ｎチャネル型ＭＯＳトランジスタはＰウェル、Ｐチャネル型ＭＯＳトランジスタはＮウェル）に印加する電圧をそれぞれ定めることにより、ゲートと基板との間の電圧が所望の値になるようにする。

続いて、ゲートと基板との間に対する電圧印加を停止する（ステップＳ１０３）。例えば、ステップＳ１０２において交流電圧を印加した場合、所望の閾値電圧を得るための残留分極となるように、停止直前における印加電圧の正負が決められる。詳細には、正の残留分極とする場合、停止直前の印加電圧が正の値となるように制御され、負の残留分極とする場合、停止直前の印加電圧が負の値となるように制御される。残留分極が正の場合、トランジスタの閾値電圧は、残留分極がないときの閾値電圧に比べて低くなり、残留分極が負の場合、トランジスタの閾値電圧は、残留分極がないときの閾値電圧に比べて高くなる。

ステップＳ１０３において残留分極が生じている状態で、トランジスタ１００に対して加熱処理を施す（ステップ１０４）。加熱処理は、オーブン等を用いてウェハー全体に対して行われることが好ましい。残留分極を有する強誘電体ゲート絶縁膜２０をキュリー温度以下の温度で加熱することにより、当該残留分極を固定することができる。加熱する温度としては、トランジスタ１００の動作環境として設定される動作温度の上限に対して所定の温度（例えば３０℃から５０℃程度）だけ上回る温度を下限とし、強誘電体ゲート絶縁膜２０のキュリー温度を上限とすることが好ましい。加熱処理における温度の上限は、キュリー温度より約５０℃以上低い温度にすることが、分極の固定を維持するうえで更に好ましい。キュリー温度は材料や膜質によって異なるが、例えばＰＺＴでは３５０℃と言われている。又、加熱時間は、短すぎると分極を固定しきれなくなってしまうため、１０分以上温度を保持することが好ましい。

ステップＳ１０２及びステップＳ１０３において強誘電体ゲート絶縁膜２０に生じた残留分極は、加熱処理によって固定され、トランジスタ１００の動作時においても残留分極の状態は変化せず一定値を維持する。上述のように、トランジスタ１００の閾値電圧は、固定された残留分極の大きさにより決まるため、ステップＳ１０２においてゲート−基板間（強誘電体ゲート絶縁膜２０）に印加する電圧を適切に設定することで、当該トランジスタ１００の閾値電圧を任意に設定することが可能となる。

表１は、ゲート−基板間（強誘電体ゲート絶縁膜）に対する印加電圧と、電圧印加による強誘電体ゲート絶縁膜の残留分極及び閾値電圧の変動量の一例を示す表である。印加電圧と残留分極の関係は、強誘電体の材料や膜質によって異なるが、ここでは膜厚２００ｎｍのＰＺＴを強誘電体ゲート絶縁膜として用い、抗電圧：１．８Ｖとして、電圧印加によって生じる分極の２０％が、残留分極となる場合を想定している。抗電圧より低い電圧での残留分極値は、印加電圧に対して比較的リニアリティがあるので、表１のように変化する。

例えば、印加電圧の絶対値が０．２Ｖであり、電圧印加停止直前の印加電圧が正のとき、加熱処理により固定される残留分極値は２μＣ／ｃｍ^２となり、閾値電圧の変動量は０．０４Ｖとなる。あるいは、印加電圧の絶対値が０．６Ｖであり、電圧印加停止直前の印加電圧が正のとき、加熱処理により固定される残留分極値は６μＣ／ｃｍ^２であり、閾値電圧の変動量は０．１２Ｖとなる。更に、印加電圧の絶対値が１．０Ｖであり、電圧印加停止直前の印加電圧が正のとき、加熱処理により固定される残留分極値は１０μＣ／ｃｍ^２となり、閾値電圧の変動量は０．２０Ｖとなる。例えば、表１に従う強誘電体ゲート絶縁膜２０を用いたトランジスタの閾値電圧を設定する場合、残留分極がないときの閾値電圧が０．５Ｖであるとき、印加電圧の絶対値を０．２Ｖから１．０Ｖまで変化させることで、閾値電圧を０．３から−０．５Ｖまで変化させることが可能となる。又、同条件のトランジスタにおいて固定される残留分極が負の場合、印加電圧の絶対値を０．２Ｖから１．０Ｖまで変化させることで、閾値電圧を０．７から１．５Ｖまで変化させることが可能となる。

加熱処理により残留分極が固定され、トランジスタ１００の閾値電圧が設定されると、トランジスタ１００への閾値電圧設定処理は終了し、他の工程（例えば組立工程）に移行する。

以上のように、本実施の形態における半導体装置の製造方法は、ゲート絶縁膜に含まれる強誘電体膜の残留分極を加熱処理により固定している。このため、ゲート絶縁膜への印加電圧を任意に変更することにより、所望の大きさの閾値電圧を設定することが可能となる。

図５を参照して、ステップＳ１０２においてゲート−基板間（強誘電体ゲート絶縁膜２０）に印加する電圧の大きさと強誘電体ゲート絶縁膜２０に発生する残留分極の関係について説明する。

以下では、ステップＳ１０２における印加電圧の絶対値の最大値を印加最大電圧“ＶＡ”、動作電圧の絶対値を動作電圧“ＶＤ”、抗電圧の絶対値を抗電圧“ＶＣ”として説明する。

図５を参照して、強誘電体ゲート絶縁膜２０に抗電圧“ＶＣ”以上の正の電圧“ＶＭ”が印加され（特性点２０１）、印加電圧を減少させて０Ｖとすると、所定の大きさの分極が残留する（特性点２０２）。さらに印加電圧を抗電圧“ＶＣ”以上の負の電圧“−ＶＭ”（特性点２０３）まで減少させた後、印加電圧を増加させて０Ｖとすると、所定の大きさの分極が残留する（特性点２０４）。このようなヒステリシス特性を有する強誘電体ゲート絶縁膜２０に対し、抗電圧“ＶＣ”より小さい印加最大電圧“ＶＡ”の交流電圧を印加すると、特性点３０１、３０２を通るヒステリシス特性を示す。ここで、特性点３０１における残留分極（印加電圧“０Ｖ”）は、特性点２０２における残留分極より小さく、特性点３０２における残留分極（印加電圧“０Ｖ”）は、特性点２０４における残留分極より大きいことが好ましい。

ステップＳ１０３において、印加電圧を停止する直前の電圧が正である場合、ステップＳ１０４における加熱処理により特性点３０１における残留分極が固定され、印加電圧を停止する直前の電圧が負である場合、加熱処理により特性点３０２における残留分極が固定される。

加熱処理によって固定された残留分極（例えば特性点３０１）を有する強誘電体ゲート絶縁膜２０に、抗電圧“ＶＣ”以下の電圧が印加されても、固定された残留分極の大きさは変化しない。しかし、強誘電体ゲート絶縁膜２０に対し抗電圧“ＶＣ”以上の高電圧が印加されると、固定された残留分極値が特性点２０２又は特性点２０４側に変化する場合がある。例えば、トランジスタの動作電圧“ＶＤ”が抗電圧“ＶＣ”より大きい場合、トランジスタの動作中に、残留分極が特性点２０２、２０４側に移動し閾値電圧が変化する恐れがある。このため、本実施の形態に係る強誘電体ゲート絶縁膜２０は、抗電圧“ＶＣ”がトランジスタの動作電圧“ＶＤ”よりも大きい強誘電体材料で構成されていることが好ましい。換言すると、とランジスタの動作電圧“ＶＤ”は、強誘電体ゲート絶縁膜２０に規定された動作電圧“ＶＤ”よりも小さいことが好ましい。これにより、トランジスタが所望の動作電圧で動作しても、強誘電体ゲート絶縁膜２０における残留分極はその値を維持し、安定した閾値電圧で動作することが可能となる。

次に、図６を参照して、第２の実施の形態における半導体装置の製造方法について説明する。以下では、図１Ａに示すトランジスタ１００を製造する方法を一例に説明する。図６は、第２の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。第２の実施の形態では、第１の実施の形態における製造プロセスに、ステップＳ１０１の工程において形成されたトランジスタの閾値電圧に基づいてゲート絶縁膜への印加電圧の大きさを決定する処理（ステップＳ１１０）が追加される。

詳細には、ステップＳ１１０の工程では、ステップＳ１０１において形成されたトランジスタの閾値電圧が測定される。続いて所望の閾値電圧と測定値との差分から印加電圧が決定される。例えば、表１に示すような、ゲート−基板間への印加電圧と、残留分極値及び閾値の変動量との関係を、強誘電体ゲート酸化膜の種類や膜厚、あるいはゲート構造が異なる複数のトランジスタのそれぞれに対して用意する。この関係は、実測値から得られた対応表として用意してもよいし、シミュレーションによって得られた対応表や計算式として用意してもよい。ステップＳ１１０では、閾値電圧の測定値と所望の設定値との差分が、残留分極による閾値電圧の変動量に一致するように、ゲート−基板間（強誘電体ゲート絶縁膜）への印加電圧が決定される。

例えば、表１を参照して、閾値電圧の測定値と所望の設定値との差分が０．１２ｖである場合、以降のステップＳ１０２においてゲート−基板間に印加される電圧の絶対値は０．６Ｖに設定される。

以降、ステップＳ１０２からＳ１０４の工程を経ることで、ステップＳ１１０において設定された印加電圧に応じた大きさの残留分極が固定され、トランジスタ１００毎に所望の閾値電圧が精度よく設定されることとなる。

尚、ステップＳ１１０における閾値電圧の測定は、半導体チップ毎に行われることが好ましい。又、閾値電圧の測定は、チップ毎に用意されたチェックトランジスタ等を用いて行われることが好ましい。

トランジスタのゲート長やゲート絶縁膜厚等はウェハー面内で一定の範囲内の分布を持つため、閾値電圧がグローバルなばらつきを持つことは避けられない。しかし、本実施の形態では、チップごとに異なる電圧をトランジスタに印加することが可能となる。閾値電圧のグローバルなばらつきを予め測定・把握した上で、閾値電圧を調整するための電圧を加えているため、当該ばらつきを吸収し、チップ間の閾値電圧ばらつきを最小にすることができる。

次に、図７を参照して、第３の実施の形態における半導体装置の製造方法について説明する。以下では、図１Ａに示すトランジスタ１００を製造する方法を一例に説明する。図７は、第３の実施の形態における半導体装置の製造方法の一例を示すフローチャートである。第３の実施の形態では、トランジスタの動作検証（ステップＳ１０５、Ｓ１０６）及び動作検証結果に応じた閾値電圧の再設定処理（ステップＳ１０７、Ｓ１１０）が第１の実施の形態に追加される。

詳細には、ステップＳ１０１〜Ｓ１０４の工程により、残留分極が固定されたトランジスタ１００が形成されると、当該トランジスタ１００に対して動作検証が行われる（ステップＳ１０５）。ここでは、例えば、トランジスタ１００の動作速度やリーク電流が測定される。トランジスタ１００の特性（例えば動作速度やリーク電流）が、チップの用途に応じて予め決められた基準内である場合（合格）、トランジスタ１００への閾値電圧設定処理は終了し、他の工程（例えば組立工程）に移行する（ステップＳ１０６Ｙｅｓ）。

ステップＳ１０５の処理において、測定されたトランジスタ１００の特性が、チップの用途に応じて予め決められた基準から外れる場合（不合格）、閾値電圧の再設定処理に移行する（ステップＳ１０６Ｎｏ）。

閾値の再設定が行われる場合、トランジスタ１００に固定された残留分極は、脱分極処理により消去される（ステップＳ１０７）。例えば、不合格であったトランジスタ１００をキュリー点以上の温度で加熱することで、分極を消去する。

分極が消去されたトランジスタに対し再びステップＳ１０２〜Ｓ１０４の処理を実行することにより、閾値電圧が再設定される。この際、ステップＳ１０５において測定された特性値（例えば動作速度）を利用してゲート−基板間に印加する電圧の大きさが調整されることが好ましい。

図７に示す一例では、脱分極処理の後に閾値電圧（固定分極）の再設定が行われているが、閾値電圧の再設定ができればこれに限らない。例えば、不合格であったトランジスタのゲート−基板間に対し、抗電圧の絶対値を超える電圧（例えば交流電圧）を印加し、残留分極の大きさを変更する。そして、印加電圧の絶対値を徐々に小さくすることで残留分極値を減少させ、所望の残留分極値（閾値電圧）となった時点で電圧印加を停止する。この際、ステップＳ１０５において測定された特性値（例えば動作速度）を利用して、閾値電圧再設定時におけるゲート−基板間への印加電圧の大きさを決定することが好ましい。

本実施の形態のおける半導体装置の製造方法では、トランジスタの動作検証後に閾値電圧を再調整することが可能である。このため、本実施の形態は、第１の実施の形態に比べて、規格外の特性をもつトランジスタを多く排除できることから、不良チップ数を削減することが可能となる。

以上のように、第１から第３の実施の形態における製造方法によれば、残留分極を加熱処理により固定することで、所望の閾値電圧のトランジスタ１００を製造することが可能となる。上述の一例では、Ｎチャネル型のトランジスタ１００について説明したが、これに限らず、固定された残留分極を有する強誘電体ゲート絶縁膜を備えれば、Ｐチャネル型ＭＯＳトランジスタにも適用できる。

図８Ａ及び図８ｂを参照して、実施の形態における半導体装置の構成の一例を説明する。図８Ａは、実施の形態におけるＣＭＯＳロジック回路を含む半導体装置（インバータ回路２００）の構成の一例を示す断面図であり、図８Ｂは、その回路図の一例を示す。

図８Ａ及び図８ｂに示すインバータ回路２００は、それぞれのゲートが入力端子４０１に接続され、ドレインが出力端子４０２に接続されたＮチャネル型ＭＯＳトランジスタ１００とＰチャネル型ＭＯＳトランジスタ１０１（第２トランジスタとも称す）を備える。Ｐチャネル型ＭＯＳトランジスタ１０１のソースは電源端子４０３を介して第１電源（例えば電源電圧ＶＤＤ）に接続され、Ｎチャネル型ＭＯＳトランジスタ１００のソースは電源端子４０４を介して第２電源（例えば接地電圧ＧＮＤ）に接続される。

図８Ａを参照して、Ｎチャネル型ＭＯＳトランジスタ１００は、シリコン基板８０上のＰ型ウェル１０に形成されたｎ＋拡散領域１１（以下、ソース領域１１と称す）及びｎ＋拡散領域１２（以下、ドレイン領域１２と称す）を備える。又、ソース領域１１とドレイン領域１２とで挟まれたチャネル領域上に強誘電体ゲート絶縁膜２０が形成され、その上層にゲート電極３０が形成される。図８Ａに示す一例では、Ｐ型ウェル１０上に直接、強誘電体ゲート絶縁膜２０が成膜されている。ソース領域１１の表面はシリサイド層１３が形成され、図示しないコンタクトを介して電源端子４０４に接続される。ドレイン領域１２の表面はシリサイド層１４が形成され、図示しないコンタクトを介して出力端子４０２に接続される。ソース領域１１及びドレイン領域１２のそれぞれには注入する不純物の量や種類を変化させることで、コンタクト側の深いＮ＋拡散層と、チャネル領域側の浅いＮ＋拡散層が形成される。

Ｐチャネル型ＭＯＳトランジスタ１０１は、シリコン基板８０上のＮ型ウェル４０に形成されたｐ＋拡散領域４１（以下、ソース領域４１と称す）及びｐ＋拡散領域４２（以下、ドレイン領域４２と称す）を備える。又、ソース領域４１とドレイン領域４２とで挟まれたチャネル領域上に強誘電体ゲート絶縁膜５０（第２強誘電体膜とも称す）が形成され、その上層にゲート電極６０（第２ゲート電極とも称す）が形成される。図８Ａに示す一例では、Ｎ型ウェル４０上に直接、強誘電体ゲート絶縁膜５０が成膜されている。ソース領域４１の表面はシリサイド層４３が形成され、図示しないコンタクトを介して電源端子４０３に接続される。ドレイン領域４２の表面はシリサイド層４４が形成され、図示しないコンタクトを介して出力端子４０２に接続される。ソース領域４１及びドレイン領域４２のそれぞれには注入する不純物の量や種類を変化させることで、コンタクト側の深いＰ＋拡散層と、チャネル領域側の浅いＰ＋拡散層が形成される。

ゲート電極３０の表面にはシリサイド層３１が形成され、ゲート電極６０の表面にはシリサイド層６１が形成され、それぞれの間は、図示しないコンタクト及び配線を介して入力端子４０１に接続される。Ｐチャネル型ＭＯＳトランジスタ１０１やＮチャネル型トランジスタ１００は、他の素子との間を素子分離領域８１〜８３によって分離される。ここでは、Ｐチャネル型ＭＯＳトランジスタ１０１とＮチャネル型トランジスタ１００の間（ドレイン領域１２、４２の間）は、素子分離領域８２により分離される。尚、強誘電体ゲート絶縁膜２０、５０やゲート電極３０、６０の組成は、図１Ａを参照して説明したトランジスタ１００と同様である。

図８Ａ、図８Ｂに示すインバータ回路２００についても、上述の嫉視の形態と同様な方法により、強誘電体ゲート絶縁膜２０、５０には残留分極が固定される。この際、トランジスタ１００、１０１の閾値電圧を異なる値に設定するため、上述のステップＳ１０２において強誘電体ゲート絶縁膜２０、５０には異なる大きさの電圧が印加される。ここでは、トランジスタ１００、１０１のゲートが共通接続されているため、基板電圧、すなわちＰ型ウェル１０及びＮ型ウェル４０のそれぞれに対する電圧の大きさを変えることで、ステップＳ１０２において強誘電体ゲート絶縁膜２０、５０へ印加する電圧の値を変更する。これにより、トランジスタ１００、１０１のそれぞれの閾値電圧を個別に設定することが可能となる。

以上のように、実施の形態における半導体装置、及びその製造方法によれば、残留分極の固定することによりトランジスタの閾値電圧を任意に設定することが可能となる。これにより、閾値電圧の種類に応じて増加するフォトリソグラフィー工程を省略でき、製造コストを削減することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１〜第３の実施の形態における半導体装置の製造方法は、技術的な矛盾がない範囲ないで組み合わせて実現されることは言うまでもない。

１０ ：半導体基板（Ｐ型ウェル）
１１、４１ ：拡散領域（ソース領域）
１２、４２ ：拡散領域（ドレイン領域）
２０、５０ ：強誘電体ゲート絶縁膜
３０ ：ゲート電極
４０ ：半導体基板（Ｎ型ウェル）
５０ ：強誘電体ゲート絶縁膜
６０ ：ゲート電極
８０ ：シリコン基板
１００ ：Ｎチャネル型ＭＯＳトランジスタ
１０１ ：Ｐチャネル型ＭＯＳトランジスタ
２００ ：インバータ回路

Claims (10)

1. ゲート絶縁膜として強誘電体膜を有するトランジスタを生成するステップと、
   前記強誘電体膜に対し、電圧の絶対値が前記強誘電体膜の抗電圧の絶対値よりも小さい交流電圧を供給するステップと、
   前記交流電圧の供給を停止するステップと
   前記強誘電体膜を加熱することで、前記交流電圧による残留分極を固定するステップと
   を具備する
   半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記残留分極を固定するステップは、
   前記強誘電体膜を、前記トランジスタの動作温度の最大値として設定された温度よりも高く、前記強誘電体膜のキュリー温度よりも低い温度で加熱するステップを備える
   半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記交流電圧を供給するステップは、
   前記トランジスタの閾値電圧を測定するステップと、
   測定された閾値電圧に基づいて前記強誘電体膜に供給する前記交流電圧の大きさを決定するステップと
   を備える
   半導体装置の製造方法。
4. 請求項１から３のいずれか１項に記載の半導体装置の製造方法において、
   前記交流電圧を供給するステップにおいて、前記交流電圧は、前記強誘電体膜を介してゲート電極と基板間に供給される
   半導体装置の製造方法。
5. 請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
   前記トランジスタの閾値電圧を検証するステップと、
   前記閾値電圧検証において不合格である前記トランジスタに対してキュリー温度以上の温度で加熱することで脱分極処理を行うステップと
   を更に具備し、
   前記交流電圧を供給するステップから前記残留分極を固定するステップは、前記脱分極処理されたトランジスタに対して行われる
   半導体装置の製造方法。
6. 請求項１から４のいずれか１項に記載の半導体装置の製造方法において、
   前記トランジスタの閾値電圧を検証するステップと、
   前記閾値電圧検証において不合格である前記トランジスタの前記強誘電体膜に対して、絶対値が抗電圧以上の交流電圧を印加するステップと、
   前記強誘電体膜に対して印加する交流電圧の絶対値を所望の電圧まで減少するステップと
   前記交流電圧を停止するステップと、
   前記強誘電体膜を加熱することで、前記交流電圧による残留分極を固定するステップと
   を更に具備する
   半導体装置の製造方法。
7. 第１ゲート電極と、前記第１ゲート電極と基板との間に設けられた第１強誘電体膜を有する第１ゲート絶縁膜とを備える第１導電型の第１トランジスタを具備し、
   前記第１強誘電体膜の残留分極は、予め設定された前記第１トランジスタの動作電圧の範囲内で前記第１ゲート電極に印加される電圧によらず固定される
   半導体装置。
8. 請求項７に記載の半導体装置において、
   前記残留分極の絶対値は、前記残留分極の固定前における前記第１強誘電体膜に対して抗電圧以上を印加した場合の残留分極の絶対値よりも小さい
   半導体装置。
9. 請求項７又は８に記載の半導体装置において、
   前記第１トランジスタの動作電圧の絶対値は、前記第１強誘電体膜の抗電圧の絶対値よりも小さい
   半導体装置。
10. 請求項７から９のいずれか１項に記載の半導体装置において、
    前記第１ゲート電極に接続された第２ゲート電極と、前記第２ゲート電極と前記基板との間に設けられた第２強誘電体膜を有する第２ゲート絶縁膜とを備え、第２導電型の第２トランジスタを更に具備し、
    前記第２強誘電体膜の残留分極は、前記第２トランジスタの動作電圧の範囲内で前記第２ゲート電極に印加される電圧によらず固定され、
    前記第１トランジスタと前記第２トランジスタは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成する
    半導体装置。

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