DE102013102156B4 - Verbundschichtstapelung für Enhancement Mode-Transistor - Google Patents

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Abstract

Ein Transistor, umfassend:eine erste Schicht eines ersten Typs (106), die über einer Pufferschicht (104) angeordnet ist, wobei die erste Schicht des ersten Typs (106) Aluminiumgalliumnitrid enthält und eine erste Konzentration eines ersten Materials aufweist, wobei das erste Material Aluminium ist;eine erste Schicht eines zweiten Typs (108), die über der ersten Schicht des ersten Typs (106) angeordnet ist;eine zweite Schicht des ersten Typs (110), die über der ersten Schicht des zweiten Typs (108) angeordnet ist, wobei die zweite Schicht des ersten Typs (110) eine zweite Konzentration des ersten Materials aufweist, die größer ist als die erste Konzentration des ersten Materials;eine Source (116) und einen Drain (118), die lateral voneinander beabstandet sind und über der Pufferschicht (104) angeordnet sind; undein Gate (112), das wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs (110) angeordnet ist, und innerhalb eines ausgesparten Bereichs (126) angeordnet ist, der durch die ersten und zweiten Schichten des ersten Typs (106, 110) und die erste Schicht des zweiten Typs (108) definiert wird,dadurch gekennzeichnet, dass die erste Schicht des zweiten Typs (108) Aluminiumnitrid enthält und die erste Konzentration in einem Bereich von 0,07 bis 0,15 Gewichtsprozent liegt.

Description

  • GEBIET DER OFFENBARUNG
  • Die offenbarten Bauelemente und Verfahren beziehen sich auf integrierte Halbleiterschaltkreise. Insbesondere beziehen sich die offenbarten Bauelemente und Verfahren auf Transistoren für integrierte Halbleiterschaltkreise.
  • HINTERGRUND
  • Galliumnitrid (GaN)-basierte Bauelemente, wie aus US 2009 / 0 072 240 A1 und US 2012 / 0 056 191 A1 bekannt sind, werden zunehmend in Hochleistungsanwendungen, wie etwa Leistungsschaltteilen und drahtlosen Basisstationen, implementiert. Ein weiteres Beispiel eines GaN-basierten Bauelements ist ein GaN-Transistorverstärker mit hoher Elektronenmobilität (High-Electron-Mobility Transistor (HEMT)), der geringe Einschaltwiderstands- und hohe Ausschaltdurchbruchspannungen und die Fähigkeit aufweist, hohem Strom zu verkraften. GaN-basierte Enhancement Mode-Bauteile arbeiten ähnlich wie Silizium-basierte MOSFET-Bauelemente, indem sie in einem nichtleitenden Zustand normalerweise ausgeschaltet sind.. Jedoch weisen konventionelle GaN-basierte Enhancement Mode-Transistoren typischerweise Probleme bei der Homogenität der Schwellenspannung (Threshold Voltage (Vth)) auf, was zu unzuverlässiger Leistung eines Bauteils führt.
  • Figurenliste
    • 1A ist eine Querschnittsansicht eines Beispiels eines Enhancement Mode-Transistors gemäß einigen Ausführungsformen.
    • 1B ist eine Draufsicht auf den Enhancement Mode-Transistor, der in 1A gezeigt ist.
    • 2 ist ein Flussdiagramm eines Beispiels eines Verfahrens zum Herstellen eines Enhancement Mode-Transistors gemäß einigen Ausführungsformen.
    • 3A - 3F sind Querschnittsansichten eines Enhancement Mode-Transistors in verschiedenen Stadien in einem Beispiel eines Herstellungsprozesses.
    • 4 ist ein Plot von Schwellenspannung gegenüber Dicke einer Schicht unterhalb der Gate-Struktur.
    • 5 ist eine Graphik, die den Drain-Source-Widerstand eines konventionellen Transistors mit einem Transistor gemäß der vorliegenden Offenbarung vergleicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Diese Beschreibung beispielhafter Ausführungsformen soll in Verbindung mit den beigefügten Zeichnungen gelesen werden, die als Teil der gesamten schriftlichen Beschreibung zu sehen sind.
  • Die offenbarte Transistorstruktur und das zugehörige Herstellungsverfahren liefern in vorteilhafter Weise einen Enhancement Mode-Transistor mit gleichförmiger Schwellenspannung (Vth) aufweist. 1A ist eine Querschnittsansicht eines Beispiels eines GaN-Enhancement Mode-Transistors 100, und 1B ist eine Draufsicht eines GaN-Enhancement Mode-Transistors 100. Wie in 1A und 1B gezeigt, weist Transistor 100 ein Halbleitersubstrat 102 auf, über dem eine GaN-Pufferschicht 104 ausgebildet ist. Beispiele des Substrats 102 schließen Silizium, Siliziumkarbid (SiC), Saphir oder ein Masse (Bulk)-III-V-Halbleitersubstrat ein, sind auf diese jedoch nicht beschränkt.
  • In einigen Ausführungsformen weist die GaN-Pufferschicht 104 eine Vielzahl von Schichten auf. Beispielsweise ist eine Schicht aus Aluminiumnitrid (AlN) direkt über der Oberseite des Substrats 102 ausgebildet, über dem eine Schicht aus planiertem (gradded) AlGaN ausgebildet ist. Eine Schicht aus GaN ist über der AlGaN-Schicht angeordnet, so dass die GaN-Pufferschicht 104 drei separate Schichten aufweist. In einigen Ausführungsformen wird der Film durch Epitaxiewachstum ausgebildet, wie sich für den Durchschnittsfachmann versteht.
  • Eine erste Schicht eines ersten Materialtyps 106 ist auf der Oberseite der GaN-Pufferschicht 104 ausgebildet. In einigen Ausführungsformen enthält die erste Schicht des ersten Materialtyps 106 ein Halbleitermaterial, wie beispielsweise Aluminiumgalliumnitrid (AlGaN), das mit einer Dicke zwischen 5 und 10 nm ausgebildet ist und eine Aluminiumkonzentration (Gewichtsprozent) von 0,07 bis 0,15 aufweist. Eine erste Schicht aus einem zweiten Materialtyp 108 wird über einer Oberseite der Schicht 106 angeordnet. In einigen Ausführungsformen ist die erste Schicht des zweiten Materialtyps 108 ein Halbleitermaterial, wie beispielsweise Aluminiumnitrid (AlN), das eine Dicke (beispielsweise y-Dimension) im Bereich von 0,8 bis 2 nm aufweist. Eine zweite Schicht des ersten Materialtyps 110 ist über der Oberseite der Schicht 108 angeordent. In einigen Ausführungsformen ist die zweite Schicht des ersten Materialtyps 110 ein Halbleitermaterial, das AlGaN umfasst, das einen höheren Aluminiumgehalt und eine andere Dicke als die Schicht 106 aufweist. Beispielsweise kann die Schicht 110 so ausgebildet werden, dass sie eine Dicke zwischen und einschließlich 5 und 30 nm mit einer Aluminiumkonzentration (Gewichtsprozent) zwischen 0,21 und 0,50 aufweist.
  • Die Schichten 106, 108 und 110 werden wenigstens teilweise durch eine eingelassene Gate-Struktur 112 unterbrochen, die ein Gate-Material 114 enthält, das über einem optionalen dielektrischen Material 115 angeordent ist. Wie in 1A gezeigt, erstreckt sich die Gate-Struktur 112 von einer Oberseite der Schicht 110 durch die Schichten 108 und 110 und wenigstens teilweise in die Schicht 106. In einigen Ausführungsformen ist die Dicke der Schicht 106 unterhalb der Gate-Struktur 112, tr, im Vergleich zu der Dicke der verbleibenden Teils der Schicht 106 reduziert. Die tr-Dimension kann durch die Aluminiumkonzentration (Gewichtsprozent) der Schicht 106 gesteuert werden. Beispielsweise beträgt die tr-Dimension 5 nm bei einer Aluminiumkonzentration (Gewichtsprozent) von 0,12.
  • In einigen Ausführungsformen weist die dielektrische Schicht 115 eine Dicke im Bereich von 3 bis 100 nm auf. Beispiele für Materialien, aus denen die dielektrische Schicht 115 ausgebildet werden kann, schließen, ohne sich auf diese zu beschränken Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Aluminiumoxid (Al2O3), Tantalpentoxid (Ta2O3), Titandioxid (TiO2), Zinkperoxid (ZiO2), Hafniumoxid (HfO2) und zusammengesetzte Filme ein, um lediglich einige mögliche Materialien aufzuführen. Das Gate 114 kann ein Metall-Gate sein, das beispielsweise aus Titannitrid (TiN), Aluminium (Al), Gold (Au), Tantal (Ta), Tantalnitrid (TaN), Niobium (Nb), Wolfram (W), Nickel (Ni) ausgebildet sein kann, oder das Gate 114 kann ein Polysilizium-Gate sein, wie sich für den Durchschnittsfachmann versteht. In einigen Ausführungsformen ist das Gate 114 ein Stapel aus TiN/Al, Ni/Au, WN/Al oder TiW/Al.
  • Eine Source 116 und ein Drain 118 sind über einer Oberseite der GaN-Pufferschicht 104 ausgebildet, so dass Source 116 und Drain 118 in einer ersten Richtung (d. h. in der x-Richtung) lateral voneinander beabstandet sind. Es versteht sich für den Durchschnittsfachmann, dass Source 116 und Drain 118 Ohmkontakte sein können, die leitende Materialien enthalten, wie beispielsweise Titan (Ti), TiN, Al, Ni, Au oder andere geeignete leitende Materialien. In einigen Ausführungsformen können Source 116 und Drain 118 beispielsweise ein Stapel aus Ti/Al/Ni/Au oder ein Stapel aus Ti/Al/TiN sein. Source 116 und Drain 118 erstrecken sich in einer zweiten Richtung, die zu der ersten Richtung senkrecht ist (d.h. in der z-Richtung, wie in 1B gezeigt ist), so dass sie zueinander und mit Gate 114, das zwischen Source 116 und Gate 118 angeordnet ist, parallel sind.
  • Ein Isolierbauelement 120 ist um eine Peripherie des Transistors 100 ausgebildet, wie in 1B gezeigt ist. In einigen Ausführungsformen erstreckt sich das Isolierbauteil 120 unterhalb einer obersten Seite der GaN-Pufferschicht 104, so dass das Isolierbauteil 120 sich jeweils unterhalb der Unterseiten 116a, 118a von Source 116 und Drain 118 erstrecken, wie am besten in 1A zu sehen ist. In einigen Ausführungsformen ist das Isolierbauteil 120 durch Ätzen einer Aussparung um den aktiven Bereich des Transistors 100 und Abscheiden eines Isoliermaterials, wie etwa Siliziumdioxid, in die Aussparung ausgebildet. In einigen Ausführungsformen ist das Isolierbauteil 120 durch Implantierung oder durch Erzeugen einer Shallow-Trench-Isolation (STI)-Struktur ausgebildet, wie sich für den Durchschnittsfachmann versteht.
  • Ein zweidimensionales Elektronengas (2DEG) 122 wird an der Oberseite der GaN-Pufferschicht 104 gebildet. Wie in 1 gezeigt, erstreckt sich das 2DEG 122 lateral von dem Isolierbauelement 120-1 zu einer Kante 124-1 des ausgesparten Bereiches 126, in dem wenigstens ein Teil der eingelassenen Gate-Struktur 112 angeordnet ist. In ähnlicher Weise erstreckt sich das 2DEG 122 lateral von dem Isolierbauelement 120-2 zu der Kante 124-2 des ausgesparten Bereichs 126.
  • Der Prozess des Ausbildens eines Transistors 100 wird unter Bezug auf 2 - 3E beschrieben. Unter erstmaliger Bezugnahme auf 2 wird die GaN-Pufferschicht 104 bei Block 202 über dem Halbleitersubstrat 102 ausgebildet. In einigen Ausführungsformen wird die GaN-Pufferschicht 104 über dem Substrat 102 unter Verwendung eines metallorganischen chemischen Gasphasenabscheidungsprozesses (Metalorganic Chemical Vapor Deposition (MOCVD)) gezüchtet, bei dem Trimethylgallium (TMG) und Ammoniak (NH3) als die Ga- bzw. N- Source verwendet werden.
  • In einigen Ausführungsformen weist die GaN-Schicht 104 eine Vielzahl von Schichten auf. In solchen Ausführungsformen wird jede der Schichten der GaN-Pufferschicht 104 sequentiell ausgebildet. Beispielsweise wird eine Schicht aus AlN direkt über der Oberseite des Substrats 102 ausgebildet. Eine Schicht aus planiertem (gradded) AlGaN wird direkt über der AlN-Schicht ausgebildet, und eine Schicht aus GaN wird über der AlGaN-Schicht angeordnet.
  • Bei Block 204 werden die Schichten 106, 108 und 110 in situ über der GaN-Pufferschicht 104 gezüchtet. 3A zeigt ein Beispiel der Schichten 106, 108 und 110, die über der GaN-Pufferschicht 104 angeordnet wurden, die über dem Substrat 102 aufgebracht ist. Die Schichten 106, 108, 110 werden in situ unter Verwendung eines MOCVD-Prozesses gezüchtet, so dass die Schicht 106 einen geringeren Al-Gehalt als die Schicht 110 aufweist. In einigen Ausführungsformen weist die Schicht 106 einen Al-Gehalt (Gewichtsprozent) zwischen 0,07 und 0,15 auf, und die Schicht 110 weist einen Al-Gehalt (Gewichtsprozent) zwischen 0,21 und 0,50 auf. Die Ausbildung der Schicht 106 über der GaN-Pufferschicht 104 erzeugt 2DEG 122, wie in 3A gezeigt ist.
  • Bei Block 206 (2) werden die Source 116- und Drain 118-Kontakte ausgebildet. In einigen Ausführungsformen werden die Schichten 106, 108, 110 geätzt, um Öffnungen 128 und 130 bereitzustellen, so dass die Oberseite der GaN-Sperrschicht 104 freiliegt, wie in 3B gezeigt ist. Ein Beispiel für Parameter eines Ätzprozesses weist einen Leistungsbereich zwischen 50 W und 300 W bei einem Druck von 30 mTorr unter Verwendung eines Ätzgasmischungsverhältnisses von 20 % SF6 und 80 % BCl3 auf. Ohm-Kontakte für den Source 116 und Drain 118 werden in der Öffnung 128 bzw. 130 durch Metallabscheidung ausgebildet, wie in 3C gezeigt ist. Beispielsweise können die Kontakte 116, 118 unter Verwendung einer Kombination aus Titan, Aluminium und Gold, beispielsweise Ti/Al/Ti/Au, einer Kombination aus Palladium (Pd) und Gold, beispielsweise Pd/Au, oder einer Kombination aus Titan, Aluminium und Titannitrid, beispielsweise Ti/Al/TiN, ausgebildet werden.
  • Bei Block 208 (2) wird der Isolierbereich 120 um den aktiven Bereich des Transistors ausgebildet, der hergestellt wird. In einigen Ausführungsformen, wie etwa der Ausführungsformen, die in 3D gezeigt ist, wird der Isolierbereich 120 durch Ausbilden einer Aussparung, die lateral neben der Source 116 und dem Gate 118 liegt, oder Implantieren eines Isolierions in dem Bereich 120 ausgebildet. Wie in 3D gezeigt ist, erstreckt sich der Isolierbereich 120 unter die Unterseiten der Schicht 106, Source 116 und Drain 118, so dass die Unterseite des Isolierbereichs 120 unterhalb der Oberseite der GaN-Pufferschicht 104 angeordnet ist. Ein Beispiel des Isolierions, das implantiert wird, um einen Isolierbereich 120 zu erzeugen, weist Sauerstoff, Stickstoff oder Argon auf, ohne auf diese beschränkt zu sein.
  • Bei Block 210 (2) wird der ausgesparte Bereich 126 in den Schichten 106, 108 und 110 ausgebildet. Ein oder mehrere Ätzprozesse werden verwendet, um den ausgesparten Bereich 126 auszubilden, wie sich für den Durchschnittsfachmann versteht, wobei die Schicht 108 als eine Ätzstoppschicht dient, wenn die Schicht 110 geätzt wird.
  • Durch Ausbilden der Schichten 106 und 110 mit unterschiedlichen Al-Gehalten kann die Tiefe, bis zu der die Schicht 110 geätzt wird (und somit die tr-Dimension) besser gesteuert werden, während verbesserte Bauelementeigenschaften erreicht werden. Beispielsweise liefert der höhere Al-Gehalt in Schicht 110 bessere Flächenwiderstände in dem Eingangsbereich, was zu besseren Einschalteigenschaften führt, und Steuern der tr-Dimension mit dem geringeren Aluminiumgehalt in Schicht 106 lässt die Vth des Transistors 100, homogener hergestellt werden. Wie in 4 gezeigt ist, hängt die Vth des Transistors 100 von der tr-Dimension ab, so dass eine tr-Dimension von 5 nm einer Vth von näherungsweise 1,5 Volt entspricht.
  • Unter erneuter Bezugnahme auf 2 wird bei Block 212 die Gate-Struktur 112 ausgebildet. In einigen Ausführungsformen wird eine dielektrische Schicht 115 wenigstens über einem Abschnitt der Schicht 110 und innerhalb des ausgesparten Bereichs 126 ausgebildet, und Gate 114 wird über der dielektrischen Schicht 115 ausgebildet. Die dielektrische Schicht 115 kann durch Abscheiden von Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4), Aluminiumoxid (Al2O3), Tantalpentoxid (Ta2O3), Titandioxid (TiO2), Zinkperoxid (ZiO2), Hafniumoxid (HfO2) und zusammengesetzten Filmen wenigstens über einen Abschnitt der Oberseite der Schicht 110 und innerhalb des ausgesparten Bereichs 126 ausgebildet werden.
  • In einigen Ausführungsformen wird die dielektrische Schicht 115 weggelassen, und Gate 114 wird wenigstens über einem Abschnitt der Schicht 110 und innerhalb des ausgesparten Bereichs 126 ausgebildet. Wie oben beschrieben ist, kann das Gate 114 ein Metall-Gate sein, das beispielsweise aus Titannitrid (TiN), Aluminium (Al), Gold (Au), Tantal (Ta), Tantalnitrid (TaN), Niobium (Nb), Wolfram (W), Nickel (Ni) ausgebildet sein kann, oder Gate 114 kann ein Polysilizium-Gate sein, wie sich für den Durchschnittsfachmann versteht. In einigen Ausführungsformen wird Gate 114 durch Erzeugen eines Stapels aus TiN/Al, Ni/Au, WN/Al oder TiW/Al ausgebildet.
  • Die Mehrschicht-Gate-Strukturen und Verfahren zum Ausbilden eines Enhancement Mode-Transistors, die hierin beschrieben sind, versetzen die Transistoren in vorteilhafter Weise in die Lage, konsistenter hergestellt zu werden, so dass die entstehenden Transistoren gleichförmiger Schwellenspannungen aufweisen. Zusätzlich liefert die Mehrschicht-Gate-Struktur verglichen mit konventionellen Enhancement Mode-Bauelementen einen verbesserten Einschaltwiderstand.
  • Beispielsweise ist 5 ein Graphik, die den Drain-Source-Widerstand, Rds(on), eines konventionellen Enhancement Mode-Transistors vergleicht, der eine einzige Schicht aus AlGaN aufweist, über der das Gate zu einem Paar von Transistoren gemäß der Ausführungsform, die in den 1A und 1B mit verschiedenen Al-Konzentrationen gezeigt ist, ausgebildet wird. Insbesondere steht der mittlere Balken für einen Transistor, bei dem die Schicht 106 eine Al-Konzentration von 0,09 und Schicht 110 eine Al-Konzentration von 025 aufwies, und der Balken auf der rechten Seite steht für einen Transistor, bei dem die Schicht 106 eine Al-Konzentration von 0,09 aufwies, und die Schicht 110 eine Al-Konzentration von 0,35 aufwies.
  • Wie in 5 gezeigt ist, waren die Rds(on) für beide . Mehrschichttransistoren kleiner als die Hälfte des Rds(on) für die Transistoren mit der Einzelschichtstruktur. Ein geringere Rds(on) liefert verbesserte Einschalteigenschaften, wie sich für den Durchschnittsfachmann versteht.
  • In einigen Ausführungsformen weist ein Transistor eine Schicht eines ersten Typs auf, wie etwa eine Schicht aus AlGaN, die über einer Pufferschicht angeordent ist und eine erste Konzentration eines ersten Materials aufweist. Eine erste Schicht eines zweiten Typs, wie etwa eine Schicht aus AlN, ist über der ersten Schicht des ersten Typs angeordnet, und eine zweite Schicht des ersten Typs, wie etwa eine Schicht aus AlGaN, ist über der ersten Schicht des zweiten Typs angeordnet. Die zweite Schicht des ersten Typs weist eine zweite Konzentration eines ersten Materials auf, die größer ist als die erste Konzentration des ersten Materials. Eine Source und ein Drain sind voneinander lateral beabstandet. Ein Gate ist wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs angeordnet und innerhalb eines ausgesparten Bereichs angeordnet, der durch die ersten und zweiten Schichten des ersten Typs und die erste Schicht und des zweiten Typs definiert wird.
  • In einigen Ausführungsformen weist ein Verfahren Ausbilden einer ersten Schicht eines ersten Typs über einer Pufferschicht, Ausbilden einer ersten Schicht eines zweiten Typs, wie etwa einer Schicht aus AlN, über der ersten Schicht des ersten Typs und Ausbilden einer zweiten Schicht des ersten Typs über der ersten Schicht des zweiten Typs auf. Die erste Schicht des ersten Typs, wie etwa eine Schicht aus AlGaN, weist eine erste Konzentration eines ersten Materials auf, und die zweite Schicht des ersten Typs, wie etwa eine zweite Schicht aus AlGaN, weist eine zweite Konzentration des ersten Materials auf, die größer ist als die erste Konzentration des ersten Materials. Eine Source und ein Drain werden so ausgebildet, dass sie lateral voneinander über die Pufferschicht beabstandet sind. Ein ausgesparter Bereich wird durch die erste Schicht des zweiten Typs und die zweite Schicht des ersten Typs und wenigstens teilweise durch die erste Schicht des ersten Typs ausgebildet. Ein Gate wird wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs und innerhalb des ausgesparten Bereichs ausgebildet.
  • In einigen Ausführungsformen weist ein Halbleiterelement eine Pufferschicht, die über einem Substrat angeordnet ist, und eine erste Schicht eines ersten Typs auf, wie etwa eine Schicht aus AlGaN, die über der Pufferschicht angeordnet ist. Die erste Schicht des ersten Typs weist eine erste Konzentration eines ersten Materials auf. Eine erste Schicht eines zweiten Typs, wie etwa eine Schicht aus AlN, ist über der ersten Schicht des erstenTyps angeordnet. Eine zweite Schicht des ersten Typs, wie etwa eine Schicht aus AlGaN, ist über der ersten Schicht des zweiten Typs angeordnet und weist eine zweite Konzentration des ersten Materials auf, die größer ist als die erste Konzentration des ersten Materials. Eine Source und ein Drain sind lateral voneinander beabstandet und über der Pufferschicht angeordnet, und ein Gate ist über wenigstens einem Abschnitt der zweiten Schicht des ersten Typs angeordnet und innerhalb eines ausgesparten Bereichs angeordnet, der durch die ersten und zweiten Schichten des ersten Typs und die erste Schicht des zweiten Typs definiert wird, so dass eine Unterseite des Gates unter einer Oberseite der ersten Schicht des ersten Typs angeordnet ist.

Claims (9)

  1. Ein Transistor, umfassend: eine erste Schicht eines ersten Typs (106), die über einer Pufferschicht (104) angeordnet ist, wobei die erste Schicht des ersten Typs (106) Aluminiumgalliumnitrid enthält und eine erste Konzentration eines ersten Materials aufweist, wobei das erste Material Aluminium ist; eine erste Schicht eines zweiten Typs (108), die über der ersten Schicht des ersten Typs (106) angeordnet ist; eine zweite Schicht des ersten Typs (110), die über der ersten Schicht des zweiten Typs (108) angeordnet ist, wobei die zweite Schicht des ersten Typs (110) eine zweite Konzentration des ersten Materials aufweist, die größer ist als die erste Konzentration des ersten Materials; eine Source (116) und einen Drain (118), die lateral voneinander beabstandet sind und über der Pufferschicht (104) angeordnet sind; und ein Gate (112), das wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs (110) angeordnet ist, und innerhalb eines ausgesparten Bereichs (126) angeordnet ist, der durch die ersten und zweiten Schichten des ersten Typs (106, 110) und die erste Schicht des zweiten Typs (108) definiert wird, dadurch gekennzeichnet, dass die erste Schicht des zweiten Typs (108) Aluminiumnitrid enthält und die erste Konzentration in einem Bereich von 0,07 bis 0,15 Gewichtsprozent liegt.
  2. Transistor nach Anspruch 1, ferner umfassend wenigstens eines der folgenden Merkmale: a) die Pufferschicht (104) ist über einem Halbleitersubstrat (102) ausgebildet; b) das Gate (114) ist über einer dielektrischen Schicht (115) angeordnet, die über dem Abschnitt der zweiten Schicht des ersten Typs (110) angeordnet ist und innerhalb des ausgesparten Bereichs (126) angeordnet ist, der durch die ersten und zweiten Schichten des ersten Typs (106, 110) und die erste Schicht des zweiten Typs (108) definiert ist; und c) die erste Schicht des ersten Typs (106) weist eine Dicke von 5 nm entlang einer Länge des ausgesparten Bereichs auf.
  3. Transistor nach Anspruch 1 oder 2, wobeidie zweite Konzentration in einem Bereich von 0,21 bis 0,50 Gewichtsprozent liegt.
  4. Verfahren, umfassend: Ausbilden einer ersten Schicht eines ersten Typs (106) über einer Pufferschicht (104), wobei die erste Schicht des ersten Typs (106) Aluminiumgalliumnitrid enthält und eine erste Konzentration eines ersten Materials aufweist, wobei das erste Material Aluminium ist; Ausbilden einer ersten Schicht eines zweiten Typs (108) über der ersten Schicht des ersten Typs (106), wobei die erste Schicht des zweiten Typs (108) Aluminiumnitrid enthält; Ausbilden einer zweiten Schicht des ersten Typs (110) über der ersten Schicht des zweiten Typs (108), wobei die zweite Schicht des ersten Typs (110) eine zweite Konzentration des ersten Materials aufweist, die größer ist als die erste Konzentration des ersten Materials; Ausbilden einer Source (116) und eines Drains (118) über der Pufferschicht (104), so dass sie lateral voneinander beabstandet sind; Ausbilden eines ausgesparten Bereichs (126) durch die erste Schicht des zweiten Typs (108) und die zweite Schicht des ersten Typs (110) und wenigstens teilweise durch die erste Schicht des ersten Typs (106); und Ausbilden eines Gates (112) wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs (110) und innerhalb des ausgesparten Bereichs (126), wobei die erste Konzentration in einem Bereich von 0,07 bis 0,15 Gewichtsprozent liegt.
  5. Verfahren nach Anspruch 4, ferner umfassend: Ausbilden der Pufferschicht (104) über einem Substrat (102); und/oder Abscheiden einer dielektrischen Schicht (115) wenigstens über einem Abschnitt der zweiten Schicht des ersten Typs (110) und innerhalb des ausgesparten Bereichs (126), bevor das Gate (112) ausgebildet wird.
  6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die zweite Konzentration in einem Bereich von 0,21 bis 0,50 Gewichtsprozent liegt.
  7. Halbleiterbauteil, umfassend: einen Transistor gemäß einem der Ansprüche 1 bis 4; und wobei die Pufferschicht (104) über einem Halbleitersubstrat (102) angeordnet ist.
  8. Halbleiterbauteil nach Anspruch 7, dadurch gekennzeichnet, dass das Gate (112) über einer dielektrischen Schicht (115) angeordnet ist, die über dem Abschnitt der zweiten Schicht des ersten Typs (110) aufgebracht ist und innerhalb des ausgesparten Bereichs (126) angeordnet ist, der durch die ersten und zweiten Schichten des ersten Typs und die erste Schicht des zweiten Typs definiert wird, so dass eine unterste Seite der dielektrischen Schicht oberhalb einer Unterseite der ersten Schicht des ersten Typs angeordnet ist.
  9. Halbleiterbauteil nach Anspruch 7 oder 8, ferner umfassend einen Isolierbereich (120), der um eine Peripherie des Transistors ausgebildet ist.
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