JP3251625B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 32
- 239000010410 layer Substances 0.000 claims description 23
- 150000001875 compounds Chemical class 0.000 claims description 18
- 230000010287 polarization Effects 0.000 claims description 18
- 229910005900 GeTe Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 229910016036 BaF 2 Inorganic materials 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 239000002356 single layer Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000002344 surface layer Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 91
- 238000000034 method Methods 0.000 description 12
- 239000013078 crystal Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- 229910004261 CaF 2 Inorganic materials 0.000 description 4
- 230000005621 ferroelectricity Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- -1 Zn 1 -X Cd x Te Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical group [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001786 chalcogen compounds Chemical class 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 150000002366 halogen compounds Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WGPCGCOKHWGKJJ-UHFFFAOYSA-N sulfanylidenezinc Chemical group [Zn]=S WGPCGCOKHWGKJJ-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関し、特に不揮発性メモリ等に使用される、強誘電体
ゲート膜を有する電界効果トランジスタに係る。
に関し、特に不揮発性メモリ等に使用される、強誘電体
ゲート膜を有する電界効果トランジスタに係る。
【０００２】
【従来の技術】図３に、不揮発性メモリ等に使用され
る、従来の強誘電体ゲート膜を有する電界効果トランジ
スタ（以下、ＭＦＳＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）という）
の断面図を示す。
る、従来の強誘電体ゲート膜を有する電界効果トランジ
スタ（以下、ＭＦＳＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉ
ｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）という）
の断面図を示す。
【０００３】図３において、１はＰ型シリコン基板、２
はＮ型のソース−ドレイン拡散層、３は強誘電体ゲート
膜、４はゲート電極となる導電性薄膜、５は層間絶縁
膜、６はソース−ドレイン電極となる導電性薄膜であっ
て、ゲート電極４と強誘電体ゲート膜３とでＭＦＳ構造
をとっている。ただし、ゲート電極４と強誘電体ゲート
膜３、または強誘電体ゲート膜３とソース−ドレイン拡
散層２との間に、バッファ膜をはめこむことも可能であ
る。
はＮ型のソース−ドレイン拡散層、３は強誘電体ゲート
膜、４はゲート電極となる導電性薄膜、５は層間絶縁
膜、６はソース−ドレイン電極となる導電性薄膜であっ
て、ゲート電極４と強誘電体ゲート膜３とでＭＦＳ構造
をとっている。ただし、ゲート電極４と強誘電体ゲート
膜３、または強誘電体ゲート膜３とソース−ドレイン拡
散層２との間に、バッファ膜をはめこむことも可能であ
る。
【０００４】強誘電体材料としては、主にＰＺＴ、ＰＬ
ＺＴ、ＰｂＴｉＯ3 、ＢａＴｉＯ3等のＡＢＯ3 型
（Ａ，Ｂ：金属元素）であるペロブスカイト構造のもの
が用いられているが、強誘電性を示す材料であればその
限りではない。他の材料としては、例えば、ＢａＭｇＦ
4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣｌ4 等のハロゲン化合
物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴｅ、Ｓｎ2 Ｐ2 Ｓ6 等
のカルコゲン化合物等が考えられる。
ＺＴ、ＰｂＴｉＯ3 、ＢａＴｉＯ3等のＡＢＯ3 型
（Ａ，Ｂ：金属元素）であるペロブスカイト構造のもの
が用いられているが、強誘電性を示す材料であればその
限りではない。他の材料としては、例えば、ＢａＭｇＦ
4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣｌ4 等のハロゲン化合
物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴｅ、Ｓｎ2 Ｐ2 Ｓ6 等
のカルコゲン化合物等が考えられる。
【０００５】上記ＭＦＳＦＥＴの強誘電体は、図４のよ
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
【０００６】
【発明が解決しようとする課題】しかしながら、上記Ｍ
ＦＳＦＥＴにおいては、強誘電体材料として、ＰＺＴ等
の酸化物強誘電体、またはＢａＭｇＦ4 等のフッ化物強
誘電体を用いて、シリコン基板上に直接積層して強誘電
体ゲート膜を形成しているため、実用レベルの域まで達
するに至らなかった。
ＦＳＦＥＴにおいては、強誘電体材料として、ＰＺＴ等
の酸化物強誘電体、またはＢａＭｇＦ4 等のフッ化物強
誘電体を用いて、シリコン基板上に直接積層して強誘電
体ゲート膜を形成しているため、実用レベルの域まで達
するに至らなかった。
【０００７】すなわち、酸化物強誘電体を用いた場合に
は、以下に示す〜の問題点が発生していた。 酸化物強誘電体をシリコン基板上に積層すると、強誘
電体とシリコン基板との間にＳｉＯ2 等の不要な膜が生
成される。しかるに、強誘電体を分極反転させるには、
ゲート電極とシリコン基板との間に電圧を印加して、強
誘電体に電界を発生させる必要がある。ところで、上記
のように、強誘電体とシリコン基板との間に不要な膜が
成膜されると、層積コンデンサ構造となるため、強誘電
体に充分な電界を発生させるには、印加電圧を大きくし
なければならない。その結果、トラップ準位が増加し、
不要な膜とシリコン基板との界面や不要な膜中に電子等
がトラップされ、本来のトランジスタ特性を得ることが
できなかった。
は、以下に示す〜の問題点が発生していた。 酸化物強誘電体をシリコン基板上に積層すると、強誘
電体とシリコン基板との間にＳｉＯ2 等の不要な膜が生
成される。しかるに、強誘電体を分極反転させるには、
ゲート電極とシリコン基板との間に電圧を印加して、強
誘電体に電界を発生させる必要がある。ところで、上記
のように、強誘電体とシリコン基板との間に不要な膜が
成膜されると、層積コンデンサ構造となるため、強誘電
体に充分な電界を発生させるには、印加電圧を大きくし
なければならない。その結果、トラップ準位が増加し、
不要な膜とシリコン基板との界面や不要な膜中に電子等
がトラップされ、本来のトランジスタ特性を得ることが
できなかった。
【０００８】高温処理を必要とする。すなわち、一般
的には酸化物強誘電体の結晶化温度は高く、例えばＰＺ
Ｔでは約６００℃以上の熱を与えないと結晶化しない。
これは、Ｐｂ等のシリコン基板への拡散、シリコンプロ
セスとの整合性を考える場合、大きな問題となる。結
晶構造が複雑であり、それに伴う問題点が発生してい
た。すなわち、酸化物強誘電体は３元素以上の混晶系に
する必要があるため、結晶構造が複雑となり、成膜加工
の困難さ、分極反転による結晶性の劣化等の問題があっ
た。
的には酸化物強誘電体の結晶化温度は高く、例えばＰＺ
Ｔでは約６００℃以上の熱を与えないと結晶化しない。
これは、Ｐｂ等のシリコン基板への拡散、シリコンプロ
セスとの整合性を考える場合、大きな問題となる。結
晶構造が複雑であり、それに伴う問題点が発生してい
た。すなわち、酸化物強誘電体は３元素以上の混晶系に
する必要があるため、結晶構造が複雑となり、成膜加工
の困難さ、分極反転による結晶性の劣化等の問題があっ
た。
【０００９】一方、フッ化物強誘電体を用いると、上記
の問題点は発生しないが、以前として、の問題点
は解消されない。上記に対処するため、本出願人は、特
願平３−３０６５６１号で、強誘電体として、ＧｅＴｅ
に代表されるIV−VI族化合物を用いる技術を提案した。
現在、不揮発性メモリ等のＬＳＩ基板としては、主に面
方位（１００）のシリコン基板が用いられており、Ｇｅ
Ｔｅに代表されるIV−VI族化合物強誘電体を用いる場合
には、IV−VI族化合物強誘電体は（１１１）方向に分極
を示すので、現状のプロセス技術との整合性を考慮すれ
ば、面方位（１００）のシリコン基板上に（１１１）方
向に強誘電体の配向膜を成膜するのが有利とされてい
る。というのは、強誘電体ゲート膜を（１１１）方向に
成膜すると、強誘電体ゲート膜が（１００）方向に配向
された場合に比べて、残留分極、抗電界等の強誘電性に
優れ、そのためにＭＦＳＦＥＴの動作電圧の低減につな
がり、さらにプロセスマージンも拡大できるからであ
る。
の問題点は発生しないが、以前として、の問題点
は解消されない。上記に対処するため、本出願人は、特
願平３−３０６５６１号で、強誘電体として、ＧｅＴｅ
に代表されるIV−VI族化合物を用いる技術を提案した。
現在、不揮発性メモリ等のＬＳＩ基板としては、主に面
方位（１００）のシリコン基板が用いられており、Ｇｅ
Ｔｅに代表されるIV−VI族化合物強誘電体を用いる場合
には、IV−VI族化合物強誘電体は（１１１）方向に分極
を示すので、現状のプロセス技術との整合性を考慮すれ
ば、面方位（１００）のシリコン基板上に（１１１）方
向に強誘電体の配向膜を成膜するのが有利とされてい
る。というのは、強誘電体ゲート膜を（１１１）方向に
成膜すると、強誘電体ゲート膜が（１００）方向に配向
された場合に比べて、残留分極、抗電界等の強誘電性に
優れ、そのためにＭＦＳＦＥＴの動作電圧の低減につな
がり、さらにプロセスマージンも拡大できるからであ
る。
【００１０】しかしながら、上記特願平３−３０６５６
１号の技術にあっては、シリコン基板と強誘電体ゲート
膜との間に、ＣａＦ2 等からなるバッファ膜を介在させ
ており、面方位（１００）のシリコン基板上にIV−VI族
化合物強誘電体の（１１１）配向膜の成膜は困難となっ
ている。すなわち、ＣａＦ2 は、シリコンとの格子定数
の整合性がよく、格子定数のミスマッチが約０．６％と
小さすぎるため、下地となるシリコンの影響を受け易
く、面方位（１００）の配向膜となる。そのため、IV−
VI族化合物強誘電体は、（１１１）方向に分極を示すに
もかかわらず、（１００）方向に配向して成膜されてし
まう。
１号の技術にあっては、シリコン基板と強誘電体ゲート
膜との間に、ＣａＦ2 等からなるバッファ膜を介在させ
ており、面方位（１００）のシリコン基板上にIV−VI族
化合物強誘電体の（１１１）配向膜の成膜は困難となっ
ている。すなわち、ＣａＦ2 は、シリコンとの格子定数
の整合性がよく、格子定数のミスマッチが約０．６％と
小さすぎるため、下地となるシリコンの影響を受け易
く、面方位（１００）の配向膜となる。そのため、IV−
VI族化合物強誘電体は、（１１１）方向に分極を示すに
もかかわらず、（１００）方向に配向して成膜されてし
まう。
【００１１】本発明は、上記に鑑み、IV−VI族化合物強
誘電体を、面方位（１００）のシリコン基板上に（１１
１）方向に配向させて成膜できる電界効果トランジスタ
の提供を目的とする。
誘電体を、面方位（１００）のシリコン基板上に（１１
１）方向に配向させて成膜できる電界効果トランジスタ
の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明による課題解決手
段は、強誘電体ゲート膜の残留分極によりゲート直下に
おけるチャネルの形成を制御することによって不揮発性
の記憶を行う電界効果トランジスタであって、面方位
（１００）のシリコン基板と、シリコン基板の表層部に
所定の間隔をあけて形成されたソース−ドレインとなる
不純物拡散層と、シリコン基板上で不純物拡散層間に橋
架するよう積層されたバッファ膜と、バッファ膜上に積
層された上記強誘電体ゲート膜と、この強誘電体ゲート
膜の上側に配されたゲート電極とを備え、上記強誘電体
ゲート膜は、面方位（１１１）に分極特性を有するIV−
VI族化合物強誘電体からなり、上記バッファ膜は、シリ
コンとの格子定数のミスマッチが大きく、かつ強誘電体
との格子定数のミスマッチが小さい、面方位（１１１）
に配向特性を有するIIａ族フッ化物からなるものであ
る。
段は、強誘電体ゲート膜の残留分極によりゲート直下に
おけるチャネルの形成を制御することによって不揮発性
の記憶を行う電界効果トランジスタであって、面方位
（１００）のシリコン基板と、シリコン基板の表層部に
所定の間隔をあけて形成されたソース−ドレインとなる
不純物拡散層と、シリコン基板上で不純物拡散層間に橋
架するよう積層されたバッファ膜と、バッファ膜上に積
層された上記強誘電体ゲート膜と、この強誘電体ゲート
膜の上側に配されたゲート電極とを備え、上記強誘電体
ゲート膜は、面方位（１１１）に分極特性を有するIV−
VI族化合物強誘電体からなり、上記バッファ膜は、シリ
コンとの格子定数のミスマッチが大きく、かつ強誘電体
との格子定数のミスマッチが小さい、面方位（１１１）
に配向特性を有するIIａ族フッ化物からなるものであ
る。
【００１３】上記バッファ膜は、ＳｒＦ2 、ＢａＦ2 ま
たはＳｒx Ｂａ1-x Ｆ2 の単層構造、Ｓｒx Ｂａ1-x Ｆ
2 とＳｒＦ2 、またはＳｒx Ｂａ1-x Ｆ2 とＢａＦ2 と
の２層構造、またはＳｒx Ｂａ1-x Ｆ2 からなり、強誘
電体ゲート膜に向かうに従って、Ｓｒx Ｂａ1-x Ｆ2 の
ｘの値を０から０．５まで順次変化させた構造を有する
ものであってもよい。
たはＳｒx Ｂａ1-x Ｆ2 の単層構造、Ｓｒx Ｂａ1-x Ｆ
2 とＳｒＦ2 、またはＳｒx Ｂａ1-x Ｆ2 とＢａＦ2 と
の２層構造、またはＳｒx Ｂａ1-x Ｆ2 からなり、強誘
電体ゲート膜に向かうに従って、Ｓｒx Ｂａ1-x Ｆ2 の
ｘの値を０から０．５まで順次変化させた構造を有する
ものであってもよい。
【００１４】また、上記IV−VI族化合物強誘電体とし
て、ＧｅＴｅ、Ｐｂx ＧｅＴｅ1-x またはＧｅＴｅx Ｓ
ｅ1-x 等が用いるのが好ましい。
て、ＧｅＴｅ、Ｐｂx ＧｅＴｅ1-x またはＧｅＴｅx Ｓ
ｅ1-x 等が用いるのが好ましい。
【００１５】
【作用】上記課題解決手段において、面方位（１００）
のＰ型シリコン基板と、面方位（１１１）に分極特性を
有するIV−VI族化合物強誘電体からなる強誘電体ゲート
膜との間に、シリコンとの格子定数のミスマッチが大き
く、かつ強誘電体との格子定数のミスマッチが小さい、
面方位（１１１）に配向特性を有するIIａ族フッ化物か
らなるバッファ膜を介在させているので、バッファ膜
は、下地であるシリコンの影響を受けずに、（１１１）
方向の配向膜となる。そのため、強誘電体ゲート膜は、
強誘電体の分極方位と同じ（１１１）配向膜となる。
のＰ型シリコン基板と、面方位（１１１）に分極特性を
有するIV−VI族化合物強誘電体からなる強誘電体ゲート
膜との間に、シリコンとの格子定数のミスマッチが大き
く、かつ強誘電体との格子定数のミスマッチが小さい、
面方位（１１１）に配向特性を有するIIａ族フッ化物か
らなるバッファ膜を介在させているので、バッファ膜
は、下地であるシリコンの影響を受けずに、（１１１）
方向の配向膜となる。そのため、強誘電体ゲート膜は、
強誘電体の分極方位と同じ（１１１）配向膜となる。
【００１６】
【実施例】以下、本発明の一実施例を図１，２に基づい
て詳述する。まず、本実施例に係る、ＭＦＳ構造を有す
る電界効果トランジスタ（以下、ＭＦＳＦＥＴ（Ｍｅｔ
ａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）という）の構造について、図１を参照しつつ
説明する。図１は本発明の一実施例に係るＭＦＳＦＥＴ
の断面図である。
て詳述する。まず、本実施例に係る、ＭＦＳ構造を有す
る電界効果トランジスタ（以下、ＭＦＳＦＥＴ（Ｍｅｔ
ａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ）という）の構造について、図１を参照しつつ
説明する。図１は本発明の一実施例に係るＭＦＳＦＥＴ
の断面図である。
【００１７】本実施例のＭＦＳＦＥＴは、不揮発性メモ
リ等に使用されるものであって、図１の如く、面方位
（１００）のＰ型シリコン基板１０と、シリコン基板１
０の表層部に所定の間隔をあけて形成されたソース−ド
レインとなるＮ型不純物拡散層１１，１２と、シリコン
基板１０上で不純物拡散層１１，１２を橋架するよう積
層された第１のバッファ膜１３と、第１のバッファ膜１
３上に積層された強誘電体ゲート膜１４と、強誘電体ゲ
ート膜１４上に積層された第２のバッファ膜１５と、第
２のバッファ膜１５に積層されたゲート電極となる導電
性薄膜１６とを備えている。なお、図中１７は層間絶縁
膜、１８はソース−ドレイン電極となる導電性薄膜、１
９は保護膜である。
リ等に使用されるものであって、図１の如く、面方位
（１００）のＰ型シリコン基板１０と、シリコン基板１
０の表層部に所定の間隔をあけて形成されたソース−ド
レインとなるＮ型不純物拡散層１１，１２と、シリコン
基板１０上で不純物拡散層１１，１２を橋架するよう積
層された第１のバッファ膜１３と、第１のバッファ膜１
３上に積層された強誘電体ゲート膜１４と、強誘電体ゲ
ート膜１４上に積層された第２のバッファ膜１５と、第
２のバッファ膜１５に積層されたゲート電極となる導電
性薄膜１６とを備えている。なお、図中１７は層間絶縁
膜、１８はソース−ドレイン電極となる導電性薄膜、１
９は保護膜である。
【００１８】バッファ膜１３，１５は、シリコンとの格
子定数のミスマッチが大きく、かつ強誘電体との格子定
数のミスマッチが小さい、面方位（１１１）に配向特性
を有するIIａ族フッ化物からなリ、強誘電体ゲート膜１
４は、面方位（１１１）に分極特性を有するIV−VI族化
合物強誘電体からなる。以後、IV−VI族化合物強誘電体
として、ＧｅＴｅを例にとるが、これ以外にもＰｂx Ｇ
ｅＴｅ1-x やＧｅＴｅx Ｓｅ1-x 等のように強誘電性を
示すIV−VI族化合物であればその限りではない。
子定数のミスマッチが大きく、かつ強誘電体との格子定
数のミスマッチが小さい、面方位（１１１）に配向特性
を有するIIａ族フッ化物からなリ、強誘電体ゲート膜１
４は、面方位（１１１）に分極特性を有するIV−VI族化
合物強誘電体からなる。以後、IV−VI族化合物強誘電体
として、ＧｅＴｅを例にとるが、これ以外にもＰｂx Ｇ
ｅＴｅ1-x やＧｅＴｅx Ｓｅ1-x 等のように強誘電性を
示すIV−VI族化合物であればその限りではない。
【００１９】ＧｅＴｅを例にとると、ＧｅＴｅの格子定
数がａ≒５．９９Åであるので、特に下地となる第１の
バッファ膜１３のIIａ族フッ化物は、ＧｅＴｅの格子定
数に近い格子定数を持つものが好ましい。その点におい
て、ＳｒＦ2 、ＢａＦ2 は優れている。ＳｒＦ2 の格子
定数はａ≒５．８０Å、ＢａＦ2 の格子定数はａ≒６．
２０Åである。また、ＳｒＦ2 、ＢａＦ2 の、シリコン
との格子定数のミスマッチは、ＳｒＦ2 では約６．８
％、ＢａＦ2 では約１４％であって、両者ともＣａＦ2
（約０．６％）よりシリコンとの格子定数のミスマッチ
が大きい。さらに、ＳｒＦ2 とＢａＦ2 とを適量づづ混
合した混晶、すなわちＳｒx Ｂａ1-x Ｆ2を使用しても
よい。混晶Ｓｒx Ｂａ1-x Ｆ2 することにより、ＧｅＴ
ｅとの格子定数のミスマッチはほとんど０にすることが
できる。
数がａ≒５．９９Åであるので、特に下地となる第１の
バッファ膜１３のIIａ族フッ化物は、ＧｅＴｅの格子定
数に近い格子定数を持つものが好ましい。その点におい
て、ＳｒＦ2 、ＢａＦ2 は優れている。ＳｒＦ2 の格子
定数はａ≒５．８０Å、ＢａＦ2 の格子定数はａ≒６．
２０Åである。また、ＳｒＦ2 、ＢａＦ2 の、シリコン
との格子定数のミスマッチは、ＳｒＦ2 では約６．８
％、ＢａＦ2 では約１４％であって、両者ともＣａＦ2
（約０．６％）よりシリコンとの格子定数のミスマッチ
が大きい。さらに、ＳｒＦ2 とＢａＦ2 とを適量づづ混
合した混晶、すなわちＳｒx Ｂａ1-x Ｆ2を使用しても
よい。混晶Ｓｒx Ｂａ1-x Ｆ2 することにより、ＧｅＴ
ｅとの格子定数のミスマッチはほとんど０にすることが
できる。
【００２０】そして、バッファ膜１３は、ＳｒＦ2 、Ｂ
ａＦ2 またはＳｒx Ｂａ1-x Ｆ2 の単層構造、あるいは
Ｓｒx Ｂａ1-x Ｆ2 とＳｒＦ2 、またはＳｒx Ｂａ1-x
Ｆ2とＢａＦ2 との２層構造としてもよい。さらに、強
誘電体ゲート膜１４に向かうに従って、Ｓｒx Ｂａ1-x
Ｆ2 のｘの値を０から０．５まで順次変化させて積層
（以下、傾斜層（ｇｒａｄｅｄ ｌａｙｅｒ）という）
して、シリコン基板１０に近い部分は、シリコンとの格
子定数のミスマッチを大きくとって（１１１）配向性を
強くし、ＧｅＴｅに近い部分は、ＧｅＴｅとの格子定数
のミスマッチをなくす構造としてもよい。
ａＦ2 またはＳｒx Ｂａ1-x Ｆ2 の単層構造、あるいは
Ｓｒx Ｂａ1-x Ｆ2 とＳｒＦ2 、またはＳｒx Ｂａ1-x
Ｆ2とＢａＦ2 との２層構造としてもよい。さらに、強
誘電体ゲート膜１４に向かうに従って、Ｓｒx Ｂａ1-x
Ｆ2 のｘの値を０から０．５まで順次変化させて積層
（以下、傾斜層（ｇｒａｄｅｄ ｌａｙｅｒ）という）
して、シリコン基板１０に近い部分は、シリコンとの格
子定数のミスマッチを大きくとって（１１１）配向性を
強くし、ＧｅＴｅに近い部分は、ＧｅＴｅとの格子定数
のミスマッチをなくす構造としてもよい。
【００２１】また、ＧｅＴｅの熱膨張係数が約２×１０
-6ｃｍ3 ／℃であるのに対して、ＳｒＦ2 、ＢａＦ2 の
熱膨張係数は共に約１．８×１０-6ｃｍ3 ／℃と非常に
近い値を有しており、熱によりＧｅＴｅにクラック等の
結晶欠陥が入るおそれはない。さらに、上記IIａ族フッ
化物は、閃亜鉛鉱構造を有するシリコンと類似したホタ
ル石構造を有しているため、シリコン基板１０上にエピ
タキシャル成長し易い上に、最密充填構造のため、電気
抵抗率が１０17Ω・ｃｍ2 以上と絶縁性に優れている。
-6ｃｍ3 ／℃であるのに対して、ＳｒＦ2 、ＢａＦ2 の
熱膨張係数は共に約１．８×１０-6ｃｍ3 ／℃と非常に
近い値を有しており、熱によりＧｅＴｅにクラック等の
結晶欠陥が入るおそれはない。さらに、上記IIａ族フッ
化物は、閃亜鉛鉱構造を有するシリコンと類似したホタ
ル石構造を有しているため、シリコン基板１０上にエピ
タキシャル成長し易い上に、最密充填構造のため、電気
抵抗率が１０17Ω・ｃｍ2 以上と絶縁性に優れている。
【００２２】すなわち、本実施例のＭＦＳＦＥＴは、面
方位（１００）のＰ型シリコン基板１０と、面方位（１
１１）に分極特性を有するIV−VI族化合物強誘電体から
なる強誘電体ゲート膜１４との間に、シリコンとの格子
定数のミスマッチが大きく、かつ強誘電体との格子定数
のミスマッチが小さい、面方位（１１１）に配向特性を
有するIIａ族フッ化物からなるバッファ膜１３を介在さ
せたことを特徴としている。
方位（１００）のＰ型シリコン基板１０と、面方位（１
１１）に分極特性を有するIV−VI族化合物強誘電体から
なる強誘電体ゲート膜１４との間に、シリコンとの格子
定数のミスマッチが大きく、かつ強誘電体との格子定数
のミスマッチが小さい、面方位（１１１）に配向特性を
有するIIａ族フッ化物からなるバッファ膜１３を介在さ
せたことを特徴としている。
【００２３】ここで、上記ＭＦＳＦＥＴの製造方法につ
いて、図２を参照しつつ説明する。図２はＭＦＳＦＥＴ
の製造方法を工程順に示す断面図である。図２（ａ）の
ように、面方位（１００）のＰ型シリコン基板１０上に
第１のバッファ膜１３を積層する。バッファ膜１３の構
造としては、上述したように、ＳｒＦ2 、ＢａＦ2 また
はＳｒx Ｂａ1-x Ｆ2 の単層構造、Ｓｒx Ｂａ1-x Ｆ2
とＳｒＦ2 、またはＳｒx Ｂａ1-x Ｆ2 とＢａＦ2 との
２層構造、またはＳｒx Ｂａ1-x Ｆ2 からなり、強誘電
体ゲート膜に向かうに従って、Ｓｒx Ｂａ1-x Ｆ2のｘ
の値を０から０．５まで順次変化させた傾斜層構造とす
る。成膜法としては、最も簡単な真空蒸着法で、基板温
度を４００〜６００℃程度にすれば充分にエピタキシャ
ル成長する。また、よりエピタキシャル成長性をよくし
て、上記Ｓｒ x Ｂａ1-x Ｆ2 傾斜層の配合比の制御をや
り易くするには、ＭＢＥ、ＩＣＢ、ＣＶＤ、スパッタリ
ング等の成膜法も考えられる。ただし、ＭＢＥ等を用い
ると、下地の結晶性の影響が大きくなるため、面方位
（１００）のシリコン基板１０上にＳｒＦ2 、ＢａＦ2
またはＳｒx Ｂａ1-x Ｆ2 の（１１１）配向膜を形成す
るのが困難となる。そこで、膜厚が３０Å以下程度の成
膜初期の頃に、一度短時間アニールをすると、（１０
０）配向から（１１１）配向へスイッチする。なお、膜
厚は、比誘電率を考えると、薄い方が好ましいが、絶縁
性を保つためには数１００〜１０００Å程度は必要とな
る。
いて、図２を参照しつつ説明する。図２はＭＦＳＦＥＴ
の製造方法を工程順に示す断面図である。図２（ａ）の
ように、面方位（１００）のＰ型シリコン基板１０上に
第１のバッファ膜１３を積層する。バッファ膜１３の構
造としては、上述したように、ＳｒＦ2 、ＢａＦ2 また
はＳｒx Ｂａ1-x Ｆ2 の単層構造、Ｓｒx Ｂａ1-x Ｆ2
とＳｒＦ2 、またはＳｒx Ｂａ1-x Ｆ2 とＢａＦ2 との
２層構造、またはＳｒx Ｂａ1-x Ｆ2 からなり、強誘電
体ゲート膜に向かうに従って、Ｓｒx Ｂａ1-x Ｆ2のｘ
の値を０から０．５まで順次変化させた傾斜層構造とす
る。成膜法としては、最も簡単な真空蒸着法で、基板温
度を４００〜６００℃程度にすれば充分にエピタキシャ
ル成長する。また、よりエピタキシャル成長性をよくし
て、上記Ｓｒ x Ｂａ1-x Ｆ2 傾斜層の配合比の制御をや
り易くするには、ＭＢＥ、ＩＣＢ、ＣＶＤ、スパッタリ
ング等の成膜法も考えられる。ただし、ＭＢＥ等を用い
ると、下地の結晶性の影響が大きくなるため、面方位
（１００）のシリコン基板１０上にＳｒＦ2 、ＢａＦ2
またはＳｒx Ｂａ1-x Ｆ2 の（１１１）配向膜を形成す
るのが困難となる。そこで、膜厚が３０Å以下程度の成
膜初期の頃に、一度短時間アニールをすると、（１０
０）配向から（１１１）配向へスイッチする。なお、膜
厚は、比誘電率を考えると、薄い方が好ましいが、絶縁
性を保つためには数１００〜１０００Å程度は必要とな
る。
【００２４】次に、図２（ｂ）のように、第１のバッフ
ァ膜１３上に、ＧｅＴｅを用いて強誘電体ゲート膜１４
を積層する。成膜法としては、バッファ膜１３の成膜法
と同じであるが、結晶化温度が約２４０℃のため、成膜
温度を２４０℃以上にする必要がある。膜厚について
も、バッファ膜１３と同様に薄い方が好ましいが、結晶
性のよい膜を得るには、数１００〜１０００Å程度は必
要となる。
ァ膜１３上に、ＧｅＴｅを用いて強誘電体ゲート膜１４
を積層する。成膜法としては、バッファ膜１３の成膜法
と同じであるが、結晶化温度が約２４０℃のため、成膜
温度を２４０℃以上にする必要がある。膜厚について
も、バッファ膜１３と同様に薄い方が好ましいが、結晶
性のよい膜を得るには、数１００〜１０００Å程度は必
要となる。
【００２５】そして、図２（ｃ）のように、強誘電体ゲ
ート膜１４上に、図２（ａ）の工程と同様にして第２の
バッファ膜１５を積層する。このように、強誘電体ゲー
ト膜１４上にバッファ膜１５を設けるのは、IV−VI族化
合物強誘電体の中には、導電率が比較的大きなものがあ
るためである。なお、バッファ材しては、Ｓｒx Ｂａ
1-x Ｆ2 を用いるのが好ましい。ただし、このバッファ
膜１５は、電気的特性に特に差支えない場合は省略して
もよい。
ート膜１４上に、図２（ａ）の工程と同様にして第２の
バッファ膜１５を積層する。このように、強誘電体ゲー
ト膜１４上にバッファ膜１５を設けるのは、IV−VI族化
合物強誘電体の中には、導電率が比較的大きなものがあ
るためである。なお、バッファ材しては、Ｓｒx Ｂａ
1-x Ｆ2 を用いるのが好ましい。ただし、このバッファ
膜１５は、電気的特性に特に差支えない場合は省略して
もよい。
【００２６】つづいて、図２（ｄ）のように、ポリシリ
コンや金属等の導電性物質を用いて、バッファ膜１５に
ゲート電極となる導電性薄膜１６を積層する。次に、図
２（ｅ）のように、第１のバッファ膜１３、強誘電体ゲ
ート膜１４、第２のバッファ膜１５およびゲート電極１
６を、ＲＩＥ等のドライエッチングにより加工した後、
イオン注入法によりシリコン基板１０の表層部にソース
−ドレインとなるＮ型不純物拡散層１１，１２を形成す
る。
コンや金属等の導電性物質を用いて、バッファ膜１５に
ゲート電極となる導電性薄膜１６を積層する。次に、図
２（ｅ）のように、第１のバッファ膜１３、強誘電体ゲ
ート膜１４、第２のバッファ膜１５およびゲート電極１
６を、ＲＩＥ等のドライエッチングにより加工した後、
イオン注入法によりシリコン基板１０の表層部にソース
−ドレインとなるＮ型不純物拡散層１１，１２を形成す
る。
【００２７】しかる後、図２（ｆ）のように、層間絶縁
膜１７、ソース−ドレイン電極となる導電性薄膜１８お
よび保護膜１９を順次積層して完成する。図２（ａ）の
バッファ膜１３を成膜する工程において、バッファ材と
して、シリコンとの格子定数のミスマッチが大きく、か
つ強誘電体との格子定数のミスマッチが小さい、面方位
（１１１）に配向特性を有するIIａ族フッ化物を用いる
ことで、バッファ膜１３は、下地であるシリコンの影響
を受けずに、（１１１）方向の配向膜となる。そのた
め、図２（ｂ）の面方位（１１１）に分極特性を有する
IV−VI族化合物強誘電体を用いて、強誘電体ゲート膜１
４を成膜する工程においては、強誘電体は、分極方位と
同じ（１１１）配向膜となる。
膜１７、ソース−ドレイン電極となる導電性薄膜１８お
よび保護膜１９を順次積層して完成する。図２（ａ）の
バッファ膜１３を成膜する工程において、バッファ材と
して、シリコンとの格子定数のミスマッチが大きく、か
つ強誘電体との格子定数のミスマッチが小さい、面方位
（１１１）に配向特性を有するIIａ族フッ化物を用いる
ことで、バッファ膜１３は、下地であるシリコンの影響
を受けずに、（１１１）方向の配向膜となる。そのた
め、図２（ｂ）の面方位（１１１）に分極特性を有する
IV−VI族化合物強誘電体を用いて、強誘電体ゲート膜１
４を成膜する工程においては、強誘電体は、分極方位と
同じ（１１１）配向膜となる。
【００２８】このように、面方位（１００）のシリコン
基板１０上に、強誘電体の（１１１）方向配向膜を成膜
できるから、強誘電体ゲート膜１４は、残留分極、抗電
界等の強誘電性に優れたものとなる。よって、ＭＦＳＦ
ＥＴの動作電圧を低減でき、さらにプロセスマージンも
拡大できる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
基板１０上に、強誘電体の（１１１）方向配向膜を成膜
できるから、強誘電体ゲート膜１４は、残留分極、抗電
界等の強誘電性に優れたものとなる。よって、ＭＦＳＦ
ＥＴの動作電圧を低減でき、さらにプロセスマージンも
拡大できる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。
【００２９】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、面方位（１００）のシリコン基板上に、強誘電
体の分極方位と同じ（１１１）方向に配向した強誘電体
ゲート膜を成膜できるので、電界効果トランジスタの動
作電圧を低減でき、しかもプロセスマージンも拡大でき
るといった優れた効果がある。
よると、面方位（１００）のシリコン基板上に、強誘電
体の分極方位と同じ（１１１）方向に配向した強誘電体
ゲート膜を成膜できるので、電界効果トランジスタの動
作電圧を低減でき、しかもプロセスマージンも拡大でき
るといった優れた効果がある。
【図１】本発明の一実施例に係る電界効果トランジスタ
の断面図である。
の断面図である。
【図２】同じくその製造方法を工程順に示す断面図であ
る。
る。
【図３】従来の電界効果トランジスタの断面図である。
【図４】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。
ある。
１０ シリコン基板 １１，１２ 不純物拡散層 １３ バッファ膜 １４ 強誘電体ゲート膜 １６ ゲート電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (56)参考文献 特開 昭49−79434（ＪＰ，Ａ) 特開 平３−227052（ＪＰ，Ａ) 特開 昭56−100464（ＪＰ，Ａ) 特開 平５−205487（ＪＰ，Ａ) 特開 平５−135570（ＪＰ，Ａ) 特開 平５−121731（ＪＰ，Ａ) 特開 平４−133369（ＪＰ，Ａ) 特開 平２−184079（ＪＰ，Ａ) 特開 昭50−57345（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/338 H01L 27/105 H01L 29/788 H01L 29/792 H01L 29/812
Claims (5)
- 【請求項１】強誘電体ゲート膜の残留分極によりゲート
直下におけるチャネルの形成を制御することによって不
揮発性の記憶を行う電界効果トランジスタであって、 面方位（１００）のシリコン基板と、 シリコン基板の表層部に所定の間隔をあけて形成された
ソース−ドレインとなる不純物拡散層と、 シリコン基板上で不純物拡散層間に橋架するよう積層さ
れたバッファ膜と、 バッファ膜上に積層された上記強誘電体ゲート膜と、この 強誘電体ゲート膜の上側に配されたゲート電極とを
備え、 上記強誘電体ゲート膜は、面方位（１１１）に分極特性
を有するIV−VI族化合物強誘電体からなり、 上記バッファ膜は、シリコンとの格子定数のミスマッチ
が大きく、かつ上記IV−VI族化合物強誘電体との格子定
数のミスマッチが小さい、面方位（１１１）に配向特性
を有するIIａ族フッ化物からなることを特徴とする電界
効果トランジスタ。 - 【請求項２】上記バッファ膜が、ＳｒＦ2 、ＢａＦ2 ま
たはＳｒx Ｂａ1-x Ｆ2 の単層構造を有することを特徴
とする請求項１記載の電界効果トランジスタ。 - 【請求項３】上記バッファ膜が、Ｓｒx Ｂａ1-x Ｆ2 と
ＳｒＦ2 、またはＳｒx Ｂａ1-x Ｆ2 とＢａＦ2 との２
層構造を有することを特徴とする請求項１記載の電界効
果トランジスタ。 - 【請求項４】上記バッファ膜が、Ｓｒx Ｂａ1-x Ｆ2 か
らなり、強誘電体ゲート膜に向かうに従って、Ｓｒx Ｂ
ａ1-x Ｆ2 のｘの値を０から０．５まで順次変化させた
構造を有することを特徴とする請求項１記載の電界効果
トランジスタ。 - 【請求項５】請求項１ないし４記載の電界効果トランジ
スタにおいて、IV−VI族化合物強誘電体として、ＧｅＴ
ｅ、Ｐｂx ＧｅＴｅ1-x またはＧｅＴｅx Ｓｅ1-x 等が
用いられたことを特徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03642492A JP3251625B2 (ja) | 1992-02-24 | 1992-02-24 | 電界効果トランジスタ |
| US08/019,447 US5378905A (en) | 1992-02-24 | 1993-02-18 | Ferroelectric field effect transistor with fluoride buffer and IV-VI ferroelectric |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03642492A JP3251625B2 (ja) | 1992-02-24 | 1992-02-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235370A JPH05235370A (ja) | 1993-09-10 |
| JP3251625B2 true JP3251625B2 (ja) | 2002-01-28 |
Family
ID=12469447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03642492A Expired - Fee Related JP3251625B2 (ja) | 1992-02-24 | 1992-02-24 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5378905A (ja) |
| JP (1) | JP3251625B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664115B2 (en) * | 1992-10-23 | 2003-12-16 | Symetrix Corporation | Metal insulator structure with polarization-compatible buffer layer |
| JP2942088B2 (ja) * | 1993-03-19 | 1999-08-30 | ローム株式会社 | 半導体装置の動作方法、および半導体装置 |
| JP2924574B2 (ja) * | 1993-05-31 | 1999-07-26 | 富士ゼロックス株式会社 | 配向性強誘電体薄膜素子 |
| US5830270A (en) * | 1996-08-05 | 1998-11-03 | Lockheed Martin Energy Systems, Inc. | CaTiO3 Interfacial template structure on semiconductor-based material and the growth of electroceramic thin-films in the perovskite class |
| KR100389894B1 (ko) * | 1996-12-31 | 2004-05-17 | 삼성전자주식회사 | 씨.비.엔을 이용한 금속-강유전체-반도체 트랜지스터 |
| US6188134B1 (en) | 1998-08-20 | 2001-02-13 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with rubidium barrier film and process for making same |
| US6291876B1 (en) | 1998-08-20 | 2001-09-18 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with composite atomic barrier film and process for making same |
| US6077775A (en) * | 1998-08-20 | 2000-06-20 | The United States Of America As Represented By The Secretary Of The Navy | Process for making a semiconductor device with barrier film formation using a metal halide and products thereof |
| US6734558B2 (en) | 1998-08-20 | 2004-05-11 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with barium barrier film and process for making same |
| US6144050A (en) * | 1998-08-20 | 2000-11-07 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with strontium barrier film and process for making same |
| US6720654B2 (en) | 1998-08-20 | 2004-04-13 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with cesium barrier film and process for making same |
| US6372306B1 (en) * | 1999-09-20 | 2002-04-16 | Board Of Regents Of The University Of Nebraska | Ferroelectric materials with chemical formula A(1-x)BxC(1-y)DyF3, and fabrication thereof |
| US6465887B1 (en) * | 2000-05-03 | 2002-10-15 | The United States Of America As Represented By The Secretary Of The Navy | Electronic devices with diffusion barrier and process for making same |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128873A (en) * | 1979-03-28 | 1980-10-06 | Sanyo Electric Co Ltd | Nonvolatile memory using ferroelectric film |
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-
1992
- 1992-02-24 JP JP03642492A patent/JP3251625B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-18 US US08/019,447 patent/US5378905A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5378905A (en) | 1995-01-03 |
| JPH05235370A (ja) | 1993-09-10 |
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