JP2001237386A

JP2001237386A - 半導体装置およびその製造方法

Info

Publication number: JP2001237386A
Application number: JP2000046898A
Authority: JP
Inventors: Koji Nishikawa; 孝司西川; Takashi Otsuka; 隆大塚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-02-24
Filing date: 2000-02-24
Publication date: 2001-08-31

Abstract

(57)【要約】（修正有）【課題】結晶粒界や空隙、異なる組成の析出物等によ
る材料の特性劣化のない絶縁層、半導体層を形成し、強
誘電体層が持つ分極の不安定性の影響を受けにくくする
ことで、高速で記憶保持時間の長い不揮発性記憶素子を
実現する。【解決手段】ドーピングによって絶縁体から抵抗の小
さな半導体まで大きくその抵抗率を変えることができる
半導体材料をＳｉ基板上に結晶成長法によって形成す
る。この半導体・絶縁体積層構造の上に強誘電体を積層
し、この強誘電体の分極の変化によって、半導体層中の
空乏層の大きさを変えて、この構成を可変抵抗体として
用いることができるようになる。これを通常のＭＯＳト
ランジスタのゲートあるいはソース・ドレインに接続す
ることにより、高速で記憶保持時間が充分長い不揮発性
記憶素子を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁膜、半導体
層、強誘電体層をＭＯＳトランジスタが形成された基板
上に積層し、強誘電体層の分極によって半導体層の抵抗
率を変化させることによって実現される不揮発性記憶素
子の構造とその形成方法に関する。

【０００２】

【従来の技術】従来磁気テープやハードディスク装置、
光ディスク装置、あるいは光磁気ディスク装置などによ
って実現されていた、電力の供給を遮断しても情報を保
持する能力すなわち情報記録の不揮発性に関して、近年
半導体による固体素子を用いようとする試みが盛んであ
る。例えば既に実用化されているフラッシュメモリーや
FeRAMなどと呼ばれているものがこれに相当する。

【０００３】これらは前期磁気テープ装置やハードディ
スク装置、光ディスクあるいは光磁気ディスク装置で必
要とされていた可動機械部分が無く、且つ外形寸法が小
さく消費電力が少なくなるとして期待されている。フラ
ッシュメモリーについては第一の文献「応用物理第65
巻第11号 (1996年) 1114頁〜1124頁：フラッシュメ
モリー技術、久米均」にその概要がまとめられてあ
る。しかしながら現状のフラッシュメモリーやFeRAMで
は以下のような問題点がある。

【０００４】これによると現状のフラッシュメモリーは
高い動作電圧を必要とし、例えば第一の文献で示した例
では内部最大電圧が１２Vである。これは通常のDRAMやL
SIが3〜４Vで動作するのに比べて非常に高い。また書き
換え時間に１ミリ秒〜１秒を必要とし頻繁なデータの書
き換えを考えた時、使用者には大きなストレスを与え
る。

【０００５】FeRAMについては第二の文献「電子情報通
信学会誌 Vol.80, No.2 (1997年)169頁〜175頁：理
想的なメモリとしての強誘電体メモリ、Elliott M. Phi
lofsky」にその概要がまとめられている。これによると
フラッシュメモリーが１２V以上の高い内部電圧である
のに比べてFeRAMでは５V以下と低いことが開示されてい
る。またアクセス時間に関しても250ナノ秒と非常に短
い。

【０００６】これらフラッシュメモリ、FeRAM以外に最
近精力的に開発検討がなされている不揮発性記憶素子
に、「MFSトランジスタ」と総称されるものがある。例
えば第三の文献「電子情報通信学会誌 Vol.77、No.9
976頁〜979頁：強誘電体メモリの開発動向と将来、垂井
康夫」にその概要がまとめられている。このデバイスは
通常のＭＯＳトランジスタ構造のゲート部分に強誘電体
を置き、強誘電体の分極の向きによってトランジスタの
チャネルのコンダクタンスを変えて不揮発性のメモリを
実現しようとするものである。通常、強誘電体を直接Ｓ
ｉ基板上に置くことは元素の拡散などの問題から難しい
ので、拡散抑止層を兼ねた絶縁体膜（Insulator）を基
板−強誘電体層間に挿入したMFIS構造、あるいは更に浮
遊電極を挿入したMFMIS構造を採ることが多い。

【０００７】現状のフラッシュメモリーやFeRAMでは以
下のような問題点がある。

【０００８】第一の文献によると現状のフラッシュメモ
リーは高い動作電圧を必要とし、例えば第一の文献で示
した例では内部最大電圧が１２Vである。これは通常のD
RAMやLSIが3〜４Vで動作するのに比べて非常に高い。ま
た書き換え時間に１ミリ秒〜１秒を必要とし頻繁なデー
タの書き換えを考えた時、使用者には大きなストレスを
与える。

【０００９】また第二の文献によるとFeRAMの場合は強
誘電体キャパシタのスイッチング特性が温度の影響を受
けやすく、また高温アニールが必要にも関わらず強誘電
層の構成元素としてPbやBiなどの低融点金属を含んでい
るためにそれらの元素の基板への拡散の問題があるなど
の課題も開示されている。

【００１０】またMFSデバイスにおいても前記のFeRAMに
ついてあった温度による特性の変動および、元素の拡散
の問題があり、特にこのデバイスがゲート直上というト
ランジスタ動作に非常に影響を及ぼす部分に強誘電体層
を置くために、問題がより大きい。またゲートに電圧を
かけ、強誘電体層をスイッチングさせた後、電圧をとり
さっても強誘電体層の分極による反電界が存在すること
になるので、常に、記憶された分極の向きが解消される
方向に力を受ける。従って充分な記録の保持時間を得る
ことは難しい。

【００１１】ところで、更に加えて、強誘電体を利用し
て不揮発性記憶素子を実現しようとする試みに「Ferroe
lectric non-volatile variable resistive element」
がある。以降本明細書においては簡単のためにこれに類
する素子のことをVRFと便宜的に呼称することにする。
可変抵抗を備え、強誘電体の作用を利用していることに
よる。これについては例えば第４の文献「United State
s Patent : Patent Number:5070385, Inventors Joseph
T. Evance, Jr., : Jeff A. Bullington」に詳しく開
示されている。このデバイスは前記FeRAMやMFSトランジ
スタなど強誘電体を利用する不揮発性記憶素子に類する
ものであるが、両者がコンデンサのキャパシタンスやト
ランジスタのチャネルのコンダクタンスなど強誘電体の
持つ分極の安定性に強く影響されるパラメータを用いて
記憶動作を実現しているのに対して、この素子では強誘
電体の分極によってそれに隣接して存在する半導体層の
抵抗を変化させて情報の有無を識別するものである。す
なわち半導体層を可変抵抗体として利用するのである。
これがMFSと異なるところはMFSがトランジスタ構造のゲ
ート部分に強誘電体を配置してトランジスタのチャネル
そのもののコンダクタンスを変えていたのに対して、VR
Fではトランジスタとは異なる部分に可変抵抗体が存在
し、配線を通してこの可変抵抗体とトランジスタのゲー
トあるいはソース、ドレインが接続されていることであ
る。このことにより、強誘電体の分極が変動し易い場合
でも情報を保持する可変抵抗部分は前述二つの素子の様
な大きな影響を受けること無く、より安定した動作を示
すと共に、大きな動作マージンを持つことになる。

【００１２】

【発明が解決しようとする課題】しかしながらVRFにお
いても以下の様な問題がある。

【００１３】第四の文献に開示されている例では一般的
な手法でＳｉ基板上に形成されたＭＯＳトランジスタの
近傍に下部電極金属、酸化物半導体、強誘電体、上部電
極金属を積層している。ここで酸化物半導体は下部電極
金属上で結晶化する様な組み合わせで選ばれている。し
かしながらこの酸化物半導体は下部電極上に薄膜として
形成されているため、その半導体としての性質は大きな
体積で形成されたバルクの酸化物半導体とは若干性質が
異なる可能性がある。その理由はバルクの酸化物半導体
が大きな体積に渡って単結晶であるのに対して金属電極
上に形成された場合には多結晶体にしかなり得ないこと
による。多結晶体である場合、その結晶粒界付近で多量
の欠陥や組成不均一が導入され、その抵抗率や、耐電圧
が大きく異なってしまうこととなる。

【００１４】またその形成方法によっては酸化物半導体
がその構成元素以外の不純物を多量に含む可能性もあ
る。例えば有機金属気相成長（ＭＯＣＶＤ）法では構成
元素を含む有機金属化合物あるいは錯体を用いるがそこ
には必ず炭素、水素、窒素、酸素などが含まれている。
ガス成分は比較的残留量が少ないが、炭素については固
体であるため大量に残留することが有り得る。このよう
に不純物が残留した場合にも抵抗率や耐電圧がバルクの
値とは大きく異なることになる。

【００１５】以上の様に酸化物半導体層が電極金属上に
薄膜形成されることにより、バルクの電気特性とは異な
る半導体特性を示すことになり、所望の抵抗率が得られ
なくなることが多い。その結果、デバイスを実用的な電
圧で動作させることが困難になったり、実用的な大きさ
で集積化することが困難になる。

【００１６】前記本発明の第４の可変抵抗素子における
ＺｎＯ層はエピタキシャル成長されていることにより単
結晶状態となっていることが好ましい。

【００１７】前記第1〜第4のいずれかの可変抵抗素子を
用い、同じ基板上に形成された通常のＭＯＳトランジス
タのゲートあるいはソース、ドレインと接続することに
より、不揮発性の半導体記憶素子を実現することができ
る。

【００１８】図４、図５は前記第1〜第4の可変抵抗素子
を通常のＭＯＳトランジスタのゲートに接続した場合
と、ソースあるいはドレインに接続した場合の回路図で
ある。

【００１９】図６、図７は前記第1〜第4の可変抵抗素子
を通常のＭＯＳトランジスタのゲートに接続した場合の
デバイス構造を表した模式図である。

【００２０】図８は前記第1〜第4の可変抵抗素子を通常
のＭＯＳトランジスタのドレインに接続した場合のデバ
イス構造を表した模式図である。

【００２１】なお前記第1〜第4の可変抵抗素子の代わり
に、同じくＳｉ基板上に単結晶として薄膜形成すること
が可能でドーピングの有無によって抵抗率が大きく変化
する他の物質を用いた場合も、同様のデバイス構造を作
ることが可能である。

【００２２】本発明の目的は、かかる点に鑑み、VRFを
導入して低電圧で動作速度が速く、且つ充分な記録保持
時間を持つ不揮発性記憶素子を実現するとことと同時に
VRF型の不揮発性記憶素子においてＳｉ基板上に連続し
てそれぞれ単結晶である絶縁層、半導体層を形成し、更
に単結晶に近い強誘電体層を積層することで、優れた電
気特性の素子を実現することにある。

【００２３】

【課題を解決するための手段】まず、本発明に係る強誘
電体層を利用した可変抵抗型不揮発性記憶素子の動作原
理に到達するために行なった考察について説明する。

【００２４】図１はAlNを半導体層に用いた時の不純物
濃度に対する可変抵抗体の(a)抵抗率、(b)空乏層厚保、
(c)抵抗の変化を表したものである。ＡｌＮはＳｉ基板
上にエピタキシャル成長することが可能であり薄膜であ
っても単結晶の形成が可能である。また全くドーピング
しないことで薄膜状態において1x10⁷Ωcm以上の高い抵
抗率が可能である。更にドーピングによって1x10^-3Ωcm
以下の小さな抵抗率も可能である。空乏層厚W_depは材料
が決まれば不純物濃度に対して一義的に決まる。それを
表したのが(b)である。一方可変抵抗体の大きさをと電
流の流れる方向を（d）の様に規定した場合のキャリア
濃度に対する抵抗の変化を表したのが(c)である。通電
時抵抗と遮断時抵抗との間はキャリア濃度が1x10¹⁵cm^-3
であっても３桁以上の差があり、可変抵抗として充分な
動作範囲を持つことがわかる。しかしながらこの通電時
抵抗の通りでは最も低い場合でも1kΩ近い値があり、抵
抗値の変化により電流の大きさの違いを検知して記憶素
子として動作させるには高すぎる。実際には、強誘電体
が持つ電界により、通電時ＡｌＮ半導体層はキャリア蓄
積状態にあり、単に定常的なキャリア濃度に対応する抵
抗値よりもずっと低い値を示す。すなわちキャリア濃度
を1x10²⁰cm^-3程度にすることにより抵抗値は10Ω程度に
下がるので、可変抵抗体として用いるのに充分となる。

【００２５】同様にＳｒＴｉＯ₃およびＳｉについても
同様の考察を行った結果が図２、図３である。いずれの
場合にも同様に可変抵抗体として用いることが可能な抵
抗変化を持つことがわかる。

【００２６】前記ＡｌＮやＳｒＴｉＯ₃、およびそれら
の材料に類するものでＺｎＯなどの誘電体は不純物の導
入量を制御することによって絶縁体から半導体として取
り扱うことが可能な抵抗変化を示すが、これを可変抵抗
体としてＭＯＳトランジスタ素子のゲートあるいはソー
ス・ドレインに接続して達成される構成は、第４の文献
に開示されている構成と回路的に同様である。

【００２７】また例えばＡｌＮについて言えば、酸化膜
や汚染を排除した清浄なＳｉ基板上に結晶成長させ、薄
膜形成することができる。また形成された薄膜は基板全
面に渡って単結晶であり、結晶粒界や空隙、異なる組成
の析出物などを全く含まない。この点が第４の文献に開
示されている構成と明確に異なる。すなわち第４の文献
の例では結晶粒界や空隙、異なる組成の析出物などによ
って導伝率や耐破壊電圧（耐圧）などがバルクの値より
劣化する可能性があったが、本発明の構成によると、用
いる材料のバルクの性質である導伝率や耐圧をそのまま
用いることができるので素子として用いた時の性能劣化
が少ない。また劣化が無いので素子の設計、製造がより
容易である。

【００２８】以上の考察から本発明は、通常のＭＯＳト
ランジスタをＳｉ基板上に形成した後に、ＡｌＮをエピ
タキシャル成長して単結晶薄膜を形成し、ドーピングに
よって絶縁層であるｉ−ＡｌＮとｎ−ＡｌＮの積層構造
とし、更にその上に強誘電体を積層することによってこ
れを可変抵抗体とすることができ、その結果不揮発性の
記憶素子を形成することが可能であることを想到するに
至った。

【００２９】以下、以上の考察から導かれた本発明につ
いて説明する。

【００３０】本発明の第１の可変抵抗素子はドーピング
が無く絶縁体であるｉ−ＡｌＮ層とｎ型にドーピングさ
れ半導体であるｎ−ＡｌＮ層と、更に強誘電体層が、順
次Ｓｉ基板上に積層されていることによって構成されて
いる。

【００３１】これにより、強誘電体層の分極方向の変化
に伴い、ｎ−ＡｌＮ層の抵抗値を数Ω前後からその3桁
以上大きな値まで変化させることが可能になる。

【００３２】前記本発明の第1の可変抵抗素子における
ｉ−ＡｌＮ層およびｎ−ＡｌＮ層は、エピタキシャル成
長されていることにより単結晶状態となっていることが
好ましい。

【００３３】本発明の第２の可変抵抗素子はドーピング
が無く絶縁層であるｉ−ＳｒＴｉＯ３層とｎ型にドーピ
ングされ半導体層であるｎ−ＳｒＴｉＯ３層と、強誘電
体層が順次Ｓｉ基板上に積層されていることによって構
成されている。

【００３４】これにより、強誘電体層の分極方向の変化
に伴い、半導体層の抵抗値を数Ω前後からその3桁以上
大きな値まで変化させることが可能になる。

【００３５】前記本発明の第２の可変抵抗素子における
ＳｒＴｉＯ３層はエピタキシャル成長されていることに
より単結晶状態となっていることが好ましい。

【００３６】本発明の第３の可変抵抗素子はドーピング
が無く絶縁層であるｉ―Ｓｉ層とｎ型にドーピングされ
半導体層であるｎ−Ｓｉ層と、強誘電体層が順次Ｓｉ基
板上に積層されている。

【００３７】これにより、強誘電体層の分極方向が変化
するのに伴い、半導体層の抵抗値を数Ω前後からその3
桁以上大きな値まで変化させることが可能になる。

【００３８】前記本発明の第３の可変抵抗素子における
Ｓｉ層はエピタキシャル成長されていることにより単結
晶状態となっていることが好ましい。

【００３９】本発明の第４の可変抵抗素子はドーピング
が無く絶縁層であるｉ−ＺｎＯ層とｎ型にドーピングさ
れ半導体層であるｎ−ＺｎＯ層と、強誘電体層が順次Ｓ
ｉ基板上に積層されている。

【００４０】これにより、強誘電体層の分極方向が変化
するのに伴い、半導体層の抵抗値を数Ω前後からその3
桁以上大きな値まで変化させることが可能になる。

【００４１】

【発明の実施の形態】（第１の実施形態）次に、本発明
における不揮発性記憶素子の形成方法に関する第１の実
施形態について図面を参照しながら説明する。

【００４２】図９は本発明の第1の実施形態における不
揮発性記憶素子の形成方法を、順を追って模式的に表し
たものである。先ず(a)の様にＳｉ基板７に一般的な方
法で洗浄等前処理を施し、後に素子が形成される部分を
除いてＬＯＣＯＳ８を形成する。次いで(b)の様にトラ
ンジスタ領域にゲート絶縁膜およびゲート電極によって
構成されるゲート積層構造２８を形成した後、これをマ
スクとしてトランジスタのソース、ドレイン領域および
(c)以降の過程で可変抵抗が形成される領域にイオン打
ち込みにより不純物を導入し注入領域９を形成する。更
に(c)の様に、単結晶のｉ−ＡｌＮ絶縁層１０およびｎ
−ＡｌＮ半導体層薄膜１１を形成する。絶縁層１０およ
び半導体層１１を形成する方法には分子線エピタキシ
（ＭＢＥ）法、スパッタ法、有機金属気相成長（ＭＯＶ
ＰＥ）法、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）法
などがある。ここでは代表例としてＭＢＥ法を用いてｉ
−ＡｌＮ、ｎ−ＡｌＮ層を形成する場合について説明す
る。

【００４３】Ｓｉ基板７は再度洗浄等表面処理を施さ
れ、ＭＢＥ装置内に導入される。表面処理には一般的な
前処理と同じく硫酸と過酸化水素、あるいはアンモニア
と過酸化水素および希薄な弗酸などが用いられる。

【００４４】ＭＢＥ装置内に導入されたＳｉ基板表面は
未だ水素（Ｈ）原子や極薄のＳｉＯ ₂アモルファス層で
被覆されている。ＭＢＥ装置内においては、１００〜４
００℃の範囲までＳｉ基板７を昇温することにより、Ｓ
ｉ基板７の表面に残る水分や吸着ガスを除去する。

【００４５】その後、さらにＳｉ基板７を昇温して８０
０〜９００℃の範囲の温度に保持する。この時、Ｓｉ基
板７の表面を被覆していたＨ原子や薄いＳｉＯ₂アモル
ファス層は脱離し除去される。

【００４６】そして、ＭＢＥ成長法により、Ａｌ原料
と、Ｎ原料とを供給していくことにより、ＡｌＮ結晶層
が形成される。Ａｌ原料は通常ＭＢＥ装置内に設置され
たクヌードセン（Ｋ−）セル内に保持されており加熱さ
れることにより蒸発してＳｉ基板７に供給される。供給
されるＡｌ原料の量は装置の大きさ、セルと基板との距
離など幾つかのパラメータによって大きく異なるが、例
えば基板位置近傍で測定した圧力で言えば５ｘ１０^-9〜
１ｘ１０^-7Ｔｏｒｒである（１Ｔｏｒｒ＝１３３．３２
２Ｐａ）。Ｎ原料は装置外に設置された窒素ガスボンベ
からＭＢＥ装置内に設置されたプラズマセル内に導入さ
れセル内でプラズマ状態にまで励起されてＳｉ基板に供
給される。供給されるＮ原料の量は装置の大きさ、やは
りセルと基板との距離など幾つかのパラメータによって
大きく異なるが、例えばプラズマセル内に導入する窒素
ガスの量で言えば０．０５ｓｃｃｍ〜３ｓｃｃｍ程度で
ある。８００℃〜９００℃に保持されたＳｉ基板７上に
供給されたＡｌ原料およびＮ原料はそれぞれ原子状ある
いは励起された原子状態にあり、基板上で拡散、移動を
行った後基板上にＡｌＮ結晶として結合を形成する。こ
の時ＡｌとＮ以外の原子は供給されていないので形成さ
れたＡｌＮ薄膜は高い絶縁性を持ったｉ−ＡｌＮ層１０
となる。このｉ−ＡｌＮ層１０の膜厚は５〜２０ｎｍで
あることが好ましいが、２〜５０ｎｍであってもよい。
所望の厚さのｉ−ＡｌＮ層１０を形成した後、ＡｌＮを
ｎ型にする不純物（ドーパント）、例えばＳｉあるいは
Ｓｅの微少量をＡｌ原料およびＮ原料と共に基板に供給
することを行うと、形成されたＡｌＮ層はｎ型の導電性
を示すｎ−ＡｌＮ層１１となる。すなわちＡｌ、Ｎ原料
のみを供給することに加えて途中からドーパントを加え
ることにより、ｉ−ＡｌＮ層１０とｎ−ＡｌＮ層１１と
を連続的に成膜することができるのである。可変抵抗と
なる半導体層ｎ−ＡｌＮ層１１の膜厚は、ｎ−ＡｌＮ層
１１中のキャリア濃度によって異なる。いずれも常温に
おいてそのキャリア濃度によって決定される空乏層厚と
同じ厚さかあるいはその０．９倍〜１．１倍に範囲の厚
さに設定される。

【００４７】ＳｉとＡｌＮはその格子定数が約２０％異
なるが、ＡｌＮ層１０、１１はＳｉ基板７に対して単結
晶としてエピタキシャル成長する。基板にＳｉ（１１
１）を用いた場合、ＡｌＮは本来のウルツ鉱型結晶構造
で、そのｃ軸を基板面に対して垂直に向けた方向に成長
する。また基板にＳｉ（００１）基板を用いた場合、閃
亜鉛鉱型の結晶構造をとって成長する。

【００４８】次いで（d）の様に強誘電体層１２を積層
する。強誘電体層１２も絶縁層１０、半導体層１１の影
響を受けて高い結晶性を示す。強誘電体層１２も絶縁層
１０および半導体層１１と同様な方法で形成される。用
いられる強誘電体にはペロブスカイト構造を取る結晶が
主に用いられるが、強誘電性を持ちうる物質ならなんで
もよい。

【００４９】次いで（e）の様にスイッチング用上部電
極３１および保護膜３０を積層した後、コンタクト用の
穴を開け、ゲート電極１４、ソース／ドレイン電極１６
を形成する。保護膜３０には通常窒化珪素（Ｓｉ₃Ｎ₄）
アモルファス層が用いられるが異なる物質を用いても良
い。

【００５０】（第２の実施形態）本発明における不揮発
性記憶素子の形成方法に関する第２の実施形態について
図面を参照しながら説明する。図１０は本発明の第２の
実施形態における不揮発性記憶素子の形成方法を、順を
追って模式的に表したものである。先ず(a)の様にＳｉ
基板３２に一般的な方法で洗浄等前処理を施し、後に素
子が形成される部分を除いてＬＯＣＯＳ３３を形成す
る。次いで(b)の様に可変抵抗が形成される領域にイオ
ン打ち込みにより不純物を導入し、注入領域３４を形成
する。更に単結晶のｉ−ＡｌＮ絶縁層３５およびｎ−Ａ
ｌＮ半導体層３６薄膜を形成する。絶縁層３５および半
導体層３６を形成する方法には分子線エピタキシ（ＭＢ
Ｅ）法、スパッタ法、有機金属気相成長（ＭＯＶＰＥ）
法、超高真空化学気相成長（ＵＨＶ−ＣＶＤ）法などが
ある。また用いられる材料にはＡｌＮ、ＳｒＴｉＯ₃、
ＺｎＯ、Ｓｉ、などがあるが、また用いられる材料には
ＡｌＮ、ＳｒＴｉＯ₃、ＺｎＯ、Ｓｉ、などがあるが、
ドーピングによって抵抗率が３桁以上に渡って大きく変
化し、結晶性を持っている高誘電率の半導体であればな
んでもよい。ここでは代表例としてＭＢＥ法を用いてｉ
−ＡｌＮ、ｎ−ＡｌＮ層を形成する場合について説明す
る。

【００５１】(a)の工程の後、Ｓｉ基板は再度洗浄等表
面処理を施された後、ＭＢＥ装置内に導入される。表面
処理には一般的な前処理と同じく硫酸と過酸化水素、あ
るいはアンモニアと過酸化水素および希薄な弗酸などが
用いられる。

【００５２】ＭＢＥ装置内に導入されたＳｉ基板表面３
２は未だ水素（Ｈ）原子や極薄のＳｉＯ₂アモルファス
層で被覆されている。ＭＢＥ装置内においては、１００
〜４００℃の範囲までＳｉ基板３２を昇温することによ
り、Ｓｉ基板３２の表面に残る水分や吸着ガスを除去す
る。

【００５３】その後、さらにＳｉ基板３２を昇温して８
００〜９００℃の範囲の温度に保持する。この時、Ｓｉ
基板３２の表面を被覆していたＨ原子や薄いＳｉＯ₂ア
モルファス層は脱離し除去される。

【００５４】そして、ＭＢＥ成長法により、Ａｌ原料
と、Ｎ原料とを供給していくことにより、ＡｌＮ結晶層
が形成される。Ａｌ原料は通常ＭＢＥ装置内に設置され
たクヌードセン（Ｋ−）セル内に保持されており加熱さ
れることにより蒸発してＳｉ基板に供給される。供給さ
れるＡｌ原料の量は装置の大きさ、セルと基板との距離
など幾つかのパラメータによって大きく異なるが、例え
ば基板位置近傍で測定した圧力で言えば５ｘ１０^-9〜１
ｘ１０^-7Ｔｏｒｒである。Ｎ原料は装置外に設置された
窒素ガスボンベからＭＢＥ装置内に設置されたプラズマ
セル内に導入されセル内でプラズマ状態にまで励起され
てＳｉ基板に供給される。供給されるＮ原料の量は装置
の大きさ、やはりセルと基板との距離など幾つかのパラ
メータによって大きく異なるが、プラズマセル内に導入
する窒素ガスの量で言えば０．０５ｓｃｃｍ〜３ｓｃｃ
ｍ程度である。８００℃〜９００℃に保持されたＳｉ基
板上に供給されたＡｌ原料およびＮ原料はそれぞれ原子
状あるいは励起された原子状態にあり、基板上で拡散、
移動を行った後基板上にＡｌＮ結晶として結合を形成す
る。この時ＡｌとＮ以外の原子は供給されていないので
形成されたＡｌＮ薄膜は高い絶縁性を持ったｉ−ＡｌＮ
層３５となる。このｉ−ＡｌＮ層の膜厚は５〜２０ｎｍ
であることが好ましいが、２〜５０ｎｍであってもよ
い。所望の厚さのｉ−ＡｌＮ層を形成した後、ＡｌＮを
ｎ型にする不純物（ドーパント）、例えばＳｉあるいは
Ｓｅの微少量をＡｌ原料およびＮ原料と共に基板に供給
することを行うと、形成されたＡｌＮ層はｎ型の導電性
を示すｎ−ＡｌＮ層３６となる。すなわちＡｌ、Ｎ原料
のみを供給することに加えて途中からドーパントを加え
ることにより、ｉ−ＡｌＮ３５とｎ−ＡｌＮ３６を連続
的に成膜することができるのである。可変抵抗となる半
導体層ｎ−ＡｌＮ層３６の膜厚は供給するｎ型不純物に
よって決まるｎ−ＡｌＮ層３６中のキャリア濃度によっ
て異なるが、いずれも常温においてそのキャリア濃度に
よって決定される空乏層厚と同じ厚さかあるいはその
０．９倍〜１．１倍に範囲の厚さに設定される。

【００５５】Ｓｉ基板とＡｌＮはその格子定数が約２０
％異なるが、ＡｌＮ層はＳｉ基板に対して単結晶として
エピタキシャル成長する。基板にＳｉ（１１１）を用い
た場合、ＡｌＮは本来のウルツ鉱型結晶構造で、そのｃ
軸を基板面に対して垂直に向けた方向に成長する。また
基板にＳｉ（００１）基板を用いた場合、本来は不安定
な閃亜鉛鉱型の結晶構造を取って成長する。

【００５６】次いで強誘電体層３８を積層する。強誘電
体層３８も絶縁層３５、半導体層３６の影響を受けて高
い結晶性を示す。強誘電体層３８も絶縁層３５および半
導体層３６と同様な方法で形成される。用いられる強誘
電体にはペロブスカイト構造を取る結晶が主に用いられ
るが、強誘電性を持ちうる物質ならなんでもよい。

【００５７】次いで次のプロセスを簡単にするため基板
全面に渡って(c)の様にその最上面を平坦化する。平坦
化には化学機械研磨（Chemical Mechanical Polish : C
MP）法が用いられることが多いが、ドライエッチングな
ど別の方法でも良い。

【００５８】次いで（d）の様にトランジスタが形成さ
れる部分をドライエッチングなどによって開口し、開口
部３９を形成する。この作業によってトランジスタが形
成される領域３９はＳｉ基板表面が露出される。

【００５９】この露出部分に(e)の様にゲート絶縁膜４
５、ｐｏｌｙ−Ｓｉゲート電極４６を形成し、これをマ
スクとしてソース、ドレイン領域に不純物をイオン打ち
込み法によって導入し注入領域４７を形成する。強誘電
体層３８の上には強誘電体層に対するスイッチング用上
部電極４０を設置する。

【００６０】その後、(f)の様に全体を保護膜４１で被
い、最上面を平坦化する。保護膜には通常窒化珪素（Ｓ
ｉ₃Ｎ₄）アモルファス層が用いられるが異なる物質を用
いても良い。

【００６１】続いて(g)の様にコンタクト用の穴を開孔
しゲート電極４２、ソース／ドレイン電極４４を形成す
る。

【００６２】

【発明の効果】本発明の誘電体積層膜および素子の形成
方法によると、絶縁性に優れた絶縁膜および抵抗率変化
の大きい半導体膜を形成することができ、これを可変抵
抗部として低電圧で動作し、動作速度が速く、記憶保持
時間が充分長く、かつ強誘電体の安定性の影響を抑えた
不揮発性記憶素子をえることができる。

【図面の簡単な説明】

【図１】本発明の原理を考察するのに用いたキャリア濃
度に対するＡｌＮの性質の変化を計算した図

【図２】本発明の原理を考察するのに用いたキャリア濃
度に対するＳｒＴｉＯ３の性質の変化を計算した図

【図３】本発明の原理を考察するのに用いたキャリア濃
度に対するＳｉの性質の変化を計算した図

【図４】本発明における不揮発性記憶素子の回路構成の
一形態を模式的に表した図

【図５】本発明における不揮発性記憶素子の回路構成に
ついて別の一形態を模式的に表した図

【図６】本発明の実施例における素子構造を示す図

【図７】本発明の実施例における素子構造を示す図

【図８】本発明の実施例における素子構造を示す図

【図９】第1の実施形態における素子の作成方法を模式
的に示した図

【図１０】第２の実施形態における素子の作成方法を模
式的に示した図

【符号の説明】

１トランジスタ２可変抵抗３ビット線（読み出し）４ワード線（読み出し）５ビット線（書き込み）６ワード線（書き込み）７Ｓｉ基板８ＬＯＣＯＳ９注入領域１０ｉ−ＡｌＮ層１１ｎ−ＡｌＮ層１２強誘電体層１３ソース／ドレイン電極１４ゲート電極１５スイッチング用電極１６ソース／ドレイン電極１７コンタクトホール１８ＳｉＯ₂ゲート酸化膜１９ｐｏｌｙ−Ｓｉゲート電極２０強誘電体層２１ゲート電極金属２２スイッチング用電極２３コンタクトホール２４ソース／ドレイン電極金属２５スイッチング用電極２６ゲート電極金属２７コンタクトホール２８ゲート積層構造（電極／ｐｏｌｙ−Ｓｉ／ＳｉＯ
₂）３０スイッチング用上部電極板３１スイッチング用電極金属３２Ｓｉ基板３３ＬＯＣＯＳ３４注入領域３５ｉ−ＡｌＮ３６ｎ−ＡｌＮ３７強誘電体層３８保護膜３９開口部４０スイッチング用上部電極板４１保護膜４２ゲート電極４３スイッチング電極金属４４ソース／ドレイン電極金属４５ＳｉＯ₂ゲート絶縁膜４６ｐｏｌｙ−Ｓｉゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA17 AD94 AE02 AE03 AF06 5F083 FR00 GA11 JA13 PR03 PR21 PR22 PR25 PR39 PR40 5F101 BA62 BD45 BE02 BE05 BF02

Claims

【特許請求の範囲】

【請求項１】Ｓｉ基板上に絶縁層を介して半導体層、
次いで強誘電体層が順次積層されており、前記強誘電体
層が持つ分極によって前記半導体層の抵抗を変化させる
ことを特徴とする誘電体積層膜。
【請求項２】Ｓｉ基板上に積層された絶縁層および半
導体層が結晶性であることを特徴とする請求項１に記載
の誘電体積層膜。
【請求項３】絶縁層および半導体層が、ドーピング量
のみが異なる同じ材料で形成されていることを特徴とす
る請求項２に記載の誘電体積層膜。
【請求項４】絶縁層および半導体層がＩＩＩ−Ｖ族化
合物半導体あるいはＩＩ−ＶＩ族半導体あるいは酸化物
半導体であることを特徴とする請求項３に記載の誘電体
積層膜。
【請求項５】半導体層の膜厚が動作温度におけるその
半導体層の最大空乏層厚に対しておよそ０．９倍〜１．
１倍の範囲にあることを特徴とする請求項４に記載の誘
電体積層膜。
【請求項６】請求項５記載の誘電体膜と、同じくＳｉ
基板上に形成したＭＯＳトランジスタとの組み合わせに
よって、電源を切った後も入力信号を保持することが可
能であることを特徴とする不揮発性記憶素子。