JP2001237387A - 強誘電体ゲートデバイスとその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体ゲートデバイスの電圧制御手法とそ
の構造を提供する。 【解決手段】 半導体基板上に形成した第一の絶縁体層
と、前記第一の絶縁体層上に形成された強誘電体層と、
前記強誘電体層上部に形成された、印加電圧によって抵
抗変化する抵抗変化素子が電気的に接続され、抵抗変化
によって、強誘電体への印加電界を制御するために、強
誘電体への電圧印加が精密に行え、保持特性および、信
頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】近年の機器の発展に伴い、半
導体デバイスで、高速、大容量のデータを扱う必要性が
増大している。そのデータや命令などのデータを保存す
るために、高速で不揮発性のメモリの実現が期待されて
いる。

【０００２】不揮発性メモリとして、フラッシュメモリ
や、強誘電体メモリ（FRAM）が既に市場に登場してい
る。

【０００３】しかしながら、さらに、高速、大容量のデ
ータを扱うためには、現状以上の高速不揮発メモリが必
要となってきている。

【０００４】近年、MOS−FET（metal Oxide Semiconduc
tor-Field Effect Transistor）のゲート絶縁体の部分
に強誘電体を用いた、MF(I)S-FET(Metal ferroelectric
s (Insulator) Semiconductor-FET) が小型で高速の不
揮発性メモリとして提案されてきている。

【０００５】これは、半導体基板とゲート電極に強誘電
体の抗電界以上の電圧を印加させることにより、強誘電
体の分極を変化させ、電圧除去後も強誘電体に残った残
留分極により、FETトランジスタをノーマリーオンある
いは、ノーマリーオフとして情報を記憶させるものであ
る。

【０００６】しかしながら、シリコン基板上に例えばPZ
T(PbxZr1-xTiO3)のような強誘電体を形成した場合、PZT
形成時にシリコンと反応し、シリコンと強誘電体間に良
好な界面を持つものが形成できなかったり、強誘電体形
成時に、シリコンとの界面にSiO2が形成されたりする。
そのため、シリコン上にCeO2などの絶縁体（Insulato
r）層を形成し、強誘電体とシリコンとの反応を防ぐこ
とも行われている。

【０００７】しかし、未だ良好な保持特性を有するデバ
イスの実現には至っていない。その理由として考えられ
る原因として、強誘電体の結晶性の不十分さや、情報を
分極として保持している状態や、読み出し時に強誘電体
への反対電界が加わることによるものとが考えられてい
る。

【０００８】これらは、デバイスの保持特性の劣化につ
ながっている。強誘電体ゲートデバイスを作製するにあ
たり、デバイス特性に重要な影響を与える因子として、
Siとゲート酸化膜との界面の問題である。現在Siデバイ
スで主に使われているゲート酸化膜として、Siの酸化物
や窒化物がある。これらの材料は、Siと良好な界面を形
成する。しかし、前述したようなSiとの界面にSi酸化物
あるいはSi窒化物以外の絶縁体を形成した、強誘電体ゲ
ートデバイスの場合には、界面準位密度が上昇し、閾値
Vtの変動などを引き起こし、デバイスの信頼性上問題と
なる。

【０００９】この界面の問題を解決した例として、ロー
ムの中村らによるMFMIS型（Metal Ferroelectric Metal
Insulator Semiconductor）の強誘電体ゲートデバイス
の提案がある（「強誘電体薄膜メモリ」ｐ261、サイエ
ンスフォーラム）。

【００１０】MFMIS型においては、Siとの界面にSiO2を
利用することが可能となり、界面準位の問題は解決され
る。また、強誘電体をMFM構造とし、金属電極で挟み込
んだ構造であるため、Si上に直接強誘電体を形成するよ
りも、結晶性良く強誘電体を形成できる。

【００１１】以上のように、強誘電体部すなわち、MF
S、MFIS、MFMIS構造のF部の強誘電体の残留分極状態に
より半導体基板表面のコンダクタンスを変化させてなる
強誘電体ゲートデバイスでは、強誘電体の形成が鍵とな
っている。

【００１２】また、特公平7-109887号公報によれば、MI
FIS構造にすることによって、I各層の薄膜化を防ぐとと
もに、F層を挟み込んだI層が、F層とS層あるいはM層と
の拡散防止の役割を果たすことが発明されている。

【００１３】以上いずれの構造においても、強誘電体層
にかかる電圧で考えると、保持を良好にするには、強誘
電体のＤ−Ｅヒステリシス曲線における、飽和分極以上
の電圧を、読み出し時には、抗電界以下の電圧を印加さ
せ、動作させることとなる。さらに、強誘電体材料は、
飽和電界と絶縁破壊電界との差が小さいものが多いた
め、印加電圧を精密に制御する必要がある。

【００１４】以上のような、従来の強誘電体ゲートデバ
イスの動作を以下に図を用いて説明する。

【００１５】図１は強誘電体のＤ−Ｅヒステリシスルー
プを示す。

【００１６】強誘電体は電界を印加すると、抗電界Ec以
上の電界で分極反転し、０バイアスに戻しても、残留分
極Prが存在する。強誘電体ゲートデバイスの場合、最上
部のゲート電極に電圧を印加させ、強誘電体を分極反転
させる動作が書き込みとなる。すなわち書き込み時に
は、Ewの電界を印加させ、分極を完全に反転させること
が、保持特性を向上させるうえで重要である。このと
き、強誘電体材料にもよるが、強誘電体にEcの２倍以上
の電界をかけると、リークが増大し、最後には絶縁破壊
を起こす。

【００１７】Pb_xLa_1-xTiO₃の場合は、Ｅｃが50kV/cmに
対して絶縁破壊電圧が100〜200kv/cmとなることも多
く、Ewの設定を調整しないといけない。また、読み出し
時には、Eopの電圧を印加するが、強誘電体の結晶性に
起因して、強誘電体にはマイナーループが存在し、Eop
印加時に分極反転が生じてしまい、読み出しを繰り返す
ことにより、最後には残留分極が消滅してしまう。

【００１８】

【発明が解決しようとする課題】そのため、MF(I)S型、
MFS型、MFMIS型、MIFIS型いずれの強誘電体ゲートデバ
イスにおいても、構造により、強誘電体部の強誘電体の
結晶性の違い（製法にも依存する）が存在するものの、
実用に耐えうる保持特性を持った強誘電体ゲートデバイ
スの実現には未だいたっていない。

【００１９】その理由としては、強誘電体や、絶縁体層
の、結晶性だけの問題ではない。強誘電体を分極させる
ためのいわゆる書き込み動作や、読み出し動作時の強誘
電体への印加電圧および電界の考慮がなされていないか
らである。すなわち、書き込み時には、強誘電体に電圧
が印可され分極反転を確実に行う事が重要であり、保持
時および、読み出し動作時には、強誘電体への反電界が
かからないようにすることが、保持特性の向上には重要
である。特に読み出し動作時には、上部の電極に電圧を
印加させるため、強誘電体のマイナーループに起因する
分極保持が阻害される（ディスターブ）ことが原因であ
る。

【００２０】すなわち本発明においては、特に保持特性
および読み出し動作時のディスターブ耐性を向上させる
ための、強誘電体への電界制御手法および構造を提供す
るものである。

【００２１】さらに、強誘電体は、分極反転が飽和する
電界と、絶縁破壊や、劣化が生じる電界の差が小さいと
いう特徴を有しているため、電圧な急激な変化に対し
て、強誘電体の絶縁破壊や、劣化を防ぐ精密な電圧印加
手法が必要である。

【００２２】以上のように本発明の主目的は、保持特性
および、デバイス動作の信頼性を向上させる電圧印加手
法の提案および、構造の提供にある。

【００２３】

【課題を解決するための手段】本発明の第１の発明にお
ける強誘電体ゲートデバイスによれば、強誘電体層上部
に形成された、印加電圧によって抵抗変化する抵抗変化
素子が電気的に接続されたことを特徴としている。印加
電圧によって抵抗が変化するため、強誘電体へ加わる電
圧を印加電圧により制御できることとなり、書き込み時
と読み出し時の強誘電体へ加わる印加電圧を変化させる
ことが可能となり、保持、耐ディスターブ特性が向上す
ることとなる。

【００２４】本発明の第２の発明における強誘電体ゲー
トデバイスによれば、抵抗変化材料としてBa,Sr,Ti,Zn
のうち少なくとも一つを含む酸化物を用いている。これ
らの酸化物は電圧に対する抵抗変化を大きくとれるた
め、印加電圧によって、強誘電体層にかかる電圧を大き
く変化させることが可能となり、書き込み特性や、保持
特性、耐ディスターブ特性が向上することとなる。

【００２５】本発明の第３の発明における強誘電体ゲー
トデバイスによれば、抵抗変化素子が半導体の空乏層長
さを変化させることにより抵抗を変化させることを特徴
としている。空乏層厚みを変化させることによって、抵
抗を変化させることが可能となり、強誘電体層に対する
印加電圧を制御することが可能となる。

【００２６】本発明の第４の発明における強誘電体ゲー
トデバイスによれば、強誘電体部の残留分極状態によ
り、半導体基板表面の電荷状態を変化させる電界効果ト
ランジスタにおいて、半導体基板上に形成した第一の絶
縁体層および前記第一の絶縁体層上部に形成された電気
的に浮遊状態の第一の浮遊電極のうち少なくとも第一の
絶縁体層を備え、前記第一絶縁体層あるいは第一の浮遊
電極上に形成された強誘電体層と前記強誘電体層上に第
二の絶縁体層および第二の浮遊電極層のうち少なくとも
第二の絶縁体層が形成されており、前記第二の絶縁体層
上に形成された上部電極を備えた構造であって、前記第
一の絶縁体層あるいは、第二の絶縁体層のうち少なくと
も一方を、電界に対してキャパシタンスが変化するキャ
パシタンス可変材料を用いることを特徴としている。

【００２７】キャパシタンス可変材料を接続した構成に
なっているため、電圧の印加状態により、キャパシタン
スが変化し、強誘電体層および第一の絶縁体層とのキャ
パシタンス比が変化することとなり、強誘電体層への印
加電圧が制御できることとなり、強誘電体への印加電圧
を精密に制御できるようになる。

【００２８】本発明の第５の発明における強誘電体ゲー
トデバイスによれば、キャパシタンス可変材料としてペ
ロブスカイト型の酸化物を用いている。ペロブスカイト
材料は印加電圧に対するキャパシタンス変化が大きいた
め、強誘電体層への印加電圧が制御しやすいという利点
を有している。

【００２９】本発明の第６の発明における強誘電体ゲー
トデバイスによれば、キャパシタンス可変材料として半
導体材料を使用している。

【００３０】半導体材料を用いることにより、空乏層厚
みを変化させ、キャパシタンスを変化させることが可能
となり、強誘電体に対する印加電圧を容易に制御できる
こととなる。

【００３１】本発明の第７の発明における強誘電体ゲー
トデバイスによれば、上記強誘電体部を情報記憶部とし
て機能させることにより、強誘電体メモリとして機能す
る強誘電体デバイスが得られる。

【００３２】また、上記強誘電体デバイスを、プログラ
マブル・ロジック・デバイス内の配線間に介設されるス
イッチングトランジスタとして機能させることにより、

【００３３】

【発明の実施の形態】以下、本発明の実施の形態におけ
る強誘電体ゲートデバイスについて図面を参照しながら
その構造と動作について説明する。

【００３４】（実施の形態１）図１は、本発明における
強誘電体ゲートデバイスの断面構成図である。

【００３５】図１において、１はシリコン基板、２は素
子分離層、３は拡散部（ソースもしくはドレイン）、４
は第一の絶縁体層、５は強誘電体層、６は抵抗変化素
子、７はゲート電極である。

【００３６】なお、図１に示す例は、MIFIS型の強誘電
体ゲートデバイスである。

【００３７】図１に示す実施例では、第一の絶縁体層４
はSiO₂で、強誘電体層５として、Bi ₄Ti₃O₁₂を、抵抗変
化素子６として、Bi₂O₃を添加したZnOから構成されてい
る。

【００３８】図１に示す強誘電体ゲートデバイスの製造
は、以下の製造工程によって形成される。

【００３９】まずシリコン基板１上に素子分離となるLO
COS膜２を形成したのち、LOCOS膜２領域でかこまれた活
性領域の上にSiO₂膜４を形成する。その後強誘電体層５
としてBi₄Ti₃O₁₂膜を、基板温度575℃、酸素分圧25%、
スパッタ圧力20mTorrの条件で形成した（１Ｔｏｒｒ＝
１３３．３２２Ｐａ）。

【００４０】Bi₄Ti₃O₁₂の形成には、Bi4Ti3O12の結晶性
を向上させるために、あらかじめ、ZrあるいはTiのバッ
ファをSiO2上に形成した後形成してある。

【００４１】さらに、強誘電体５の上部に、ZnOのター
ゲットを用いて基板温度100℃で形成し、最後にゲート
電極として、Ptをスパッタ法により形成した。さらにフ
ォトリソグラフィー法によって、電極形成マスクを用い
てSiO₂膜、Bi₄Ti₃O₁₂膜、ZnO膜、Ptをパターンニングし
た。

【００４２】このパターンニングは構成される各層ご
と、一括、何段階いずれの方法を用いてもよい。

【００４３】さらに、ゲート電極７をマスクとして、シ
リコン基板１無いにキャリア用不純物のドーピングを行
いソースドレイン領域となる不純物拡散層３を自己整合
的に形成した。

【００４４】その後基板上に、層間絶縁膜と、コンタク
ト、配線などを形成するが、通常の半導体記憶装置製造
プロセスであるため省略する。

【００４５】本実施の形態の強誘電体ゲートデバイスに
よると以下の効果を発揮することができる。

【００４６】図１に示す強誘電体ゲートデバイスの書き
込み動作を考える。

【００４７】ゲート電極７に電圧を印加させ、強誘電体
層５の分極反転させる場合である。

【００４８】ゲート電極７に電圧を印加すると、絶縁体
層４、強誘電体層５、抵抗変化素子６に電圧が印可さ
れ、それぞれのキャパシタンスに応じた比率で電圧が分
配される。

【００４９】すなわち、抵抗変化素子６の抵抗が低く抵
抗体と見なせる場合の等価回路は図２であって、抵抗が
絶縁体に近いほど高い場合は、図３に示す等価回路とな
る。なお図２、図３に示した例は、いずれも、抵抗変化
素子６を強誘電体層５に直列に接続した場合であって、
図１の構成の場合である。

【００５０】またZnO膜のV-I特性を図４に示す。

【００５１】電圧に対して抵抗が大きく変化することが
わかる。すなわち抵抗が大きな低電圧領域では、容量と
して扱うことが可能であり、ある電圧を超えた瞬間に抵
抗が激減する。

【００５２】この特性を利用して、バリスタとして、電
子部品の分野において使用されている。

【００５３】また、近年DRAM向けに開発されてきている
Ba_xSr_1-xTiO₃といったペロブスカイト型酸化膜において
も、同様の抵抗が劇的に変化する領域が存在する。

【００５４】すなわち、書き込み時において、低電圧時
は、図３に示した等価回路であり、まず、容量に応じて
電圧が分配される。このときは、強誘電体層５のキャパ
シタに対して容量として、絶縁体層４に起因するキャパ
シタと抵抗変化層６に起因するキャパシタが接続された
形態となっており、SiO₂の誘電体ε=3.9、ZnO材料の誘
電率ε=10程度で、Bi₄Ti₃O₁₂=100程度であるので、第一
の絶縁体層４の厚みを5nm、強誘電体層５の厚みを200nm
とし、抵抗変化素子層６厚みを50nmとした場合、強誘電
体層５には電圧はほとんど分配されない。しかし、さら
に電圧をあげていくと、やがて、抵抗変化素子層に加わ
る電圧が増大し、抵抗として作用するようになる。すな
わち図２に示す等価回路となる。

【００５５】そのため、強誘電体層５と絶縁体層４との
直列キャパシタとして、取り扱うことができ、強誘電体
層５に加わる電圧が一気に増大することとなる。以上が
書き込み時の抵抗変化素子の役割である。

【００５６】一方読み出し時は、抵抗変化素子６が容量
として扱える領域で使用する。

【００５７】以上のような構成にすることによって、次
のような効果が実現できることとなる。

【００５８】すなわち、書き込み時は、通常のMFIS構造
として、また読み出し時はMIFIS構造として作用するこ
とと同じ状態となる。そのため、特に読み出し時に強誘
電体への印加電圧を精密に制御できるだけでなく、保持
状態の時に、強誘電体へ加わる電界を分散させることが
可能となるとともに、強誘電体層５とゲート電極７の間
に絶縁体層が挟み込まれるために、リーク電流の低減が
はかられることとなる。

【００５９】なお、本実施の形態では、抵抗変化素子と
して、酸化物系の材料を用いたが、PN接合のSi等の半導
体接合や、SiCにAlを添加した材料系でもなんら問題は
生じない。ようするに、電圧に対して抵抗が変化する材
料系であればいっこうにかまわないこととなる。

【００６０】次に、本発明の実施の形態では、強誘電体
層５のキャパシタに直列に接続したが、図５に示す等価
回路もしく図６に示す等価回路のような接続形態でもか
まわない。

【００６１】また、参照抵抗、もしくは、参照コンデン
サが無い状態でもかまわない。

【００６２】図５では、強誘電体層５に抵抗変化素子６
と抵抗体の中間点を、図６においては抵抗変化素子と参
照コンデンサの中間点をそれぞれ接続した構成になって
いる。すなわち可変抵抗素子６に印加電圧が加わり、抵
抗として扱える状態を示している。

【００６３】また、図７には図５において抵抗素子６に
低電圧が加わる場合の等価回路を示し、同様に図８には
図６において、抵抗素子６に低電圧が加わる場合の等価
回路を示している。

【００６４】図５においては、ゲート電極７に電圧を印
加すると、抵抗比率に応じて電圧の分配が生じる。

【００６５】従って、ゲート電極にパルスを印加したと
き、抵抗変化素子６の抵抗が高いときには、電位が大き
く降下し、強誘電体層の上部の電位は低くなる。一方抵
抗変化素子６の抵抗が低い場合には、抵抗変化素子６の
電位降下は小さくなり強誘電体層５上部の電位は上昇す
る。

【００６６】すなわち、抵抗変化素子に加える電圧を高
くすることにより、抵抗変化素子の抵抗は減少するの
で、強誘電体層６上部の電位は上昇し、書き込みが確実
に行われることとなる。

【００６７】いっぽう、読み出し時には、書き込み電圧
より低い電圧を加えるため、抵抗変化素子の抵抗は高い
状態にあるため、ゲート印加電圧の低下分以上の電位降
下が強誘電体層５上部にくわわることとなる。

【００６８】すなわち、書き込み電圧と、読み出し電圧
の差以上に強誘電体層５上部の電位は変化することとな
り、強誘電体層５厚みが薄く、マイナーループを描かな
い電圧の設定が微妙な領域にある場合においても、確実
に強誘電体層５上部の電位を制御できることとなり、読
み出し時のディスターブ耐性が向上することとなる。

【００６９】一方参照コンデンサを接続した図６の場合
について説明する。

【００７０】図６のように、参照コンデンサを接続した
場合、低電圧領域では、コンデンサの直列接続になるた
め、コンデンサのキャパシタンスに応じた電圧分配とな
るとともに、ゲート電極７への電圧印加後にも、ゲート
電極７の電位を浮遊状態にすることによって、電位は一
定期間保たれる。また高電圧印加時には、抵抗変化素子
６は抵抗として作用するために、強誘電体層５上部の電
位は上昇することとなる。

【００７１】本発明の第一の実施の形態における、抵抗
変化素子の材料としては、BaTiO₃系酸化物、TiO₂系、Sr
TiO₃系、Fe₂O₃系、Cu₂O系、ZnO系の酸化物を基本とし
て、さらに抵抗をさげるために、Bi₂O₃や希土類元素の
添加を行うことによって抵抗率、抵抗変化率の調整をお
こなえばよい。

【００７２】さらに、SiのPN接合、SiC半導体にAlを添
加した系も使用可能である。

【００７３】（変形実施の形態）第一の実施の形態にお
いて、本実施の形態では、抵抗変化素子６として、半導
体の空乏層を利用した例について説明する。

【００７４】図７に抵抗変化素子の構成を示す。

【００７５】図７において、７がゲート電極、８が絶縁
体、９が半導体層、１０が下部電極、１１が上部電極、
１２が接続電極である。

【００７６】以上の構成の抵抗変化素子は、半導体層９
として、ｐ型のポリSiを用いている。下部電極と上部電
極の間に電圧を印加し、半導体層９を空乏化させる。ゲ
ート電極７と接続電極１２の間の抵抗は、半導体層９が
空乏化している場合と、していないときとで、抵抗が変
化することとなる。

【００７７】そのため、本発明の第一の実施の形態によ
る場合と同様に、抵抗変化素子として利用可能である。

【００７８】また、本実施の形態における半導体層とし
て、Si、SrTiO3、AlN、In2O3、ZnOなどが利用可能であ
る。

【００７９】以上のように、本発明の第一の実施の形態
によれば、強誘電体ゲートデバイスの書き込みをよび読
み出し時に、強誘電体に加わる電界を抵抗変化素子によ
り制御することを主たる特徴としている。

【００８０】そのために、書き込み時には強誘電体に電
圧が確実に印加されるとともに、読み出し時に強誘電体
のマイナーループに起因する残留分極量の減少を防ぐこ
とが可能となり、強誘電体ゲートデバイスの保持特性が
向上することとなる。

【００８１】（本発明における第二の実施の形態）（実
施の形態２）本発明における第二の実施の形態について
以下に説明する。

【００８２】基本構造は第一の実施の形態における図１
と同様であるので省略する。

【００８３】第二の実施の形態で異なるのは、図１にお
ける抵抗変化素子６が電界によってキャパシタンスが変
化するキャパシタンス可変材料からなる、キャパシタン
ス変化素子７であることである。

【００８４】すなわち、製造方法においても、第一の実
施の形態と同様であって、キャパシタンス変化素子とし
て、Ba_xSr_1-xTiO₃(以下BSTと略す)を形成してある点が
異なる。

【００８５】キャパシタンス変化素子は、BSTのターゲ
ットを用いて基板温度575℃で形成してある。

【００８６】以下に本実施の形態の効果について説明す
る。

【００８７】キャパシタンス変化素子は、図８に示すよ
うな、CV挙動を示す。

【００８８】すなわち０バイアス付近でのキャパシタン
スが一番大きく、バイアスを印加していくに従いキャパ
シタンスは減少する。この変化量は材料により変化する
が２０〜３０％の変化は十分可能である。

【００８９】特にイオン変位型のペロブスカイト酸化物
は、電圧に対するキャパシタンス変化が大きい。

【００９０】このキャパシタンス変化素子を図９に示す
等価回路であらわされる直列接続の時の動作について説
明する。キャパシタンス変化素子を直列に接続した場合
は、ゲート電極７に対して電圧を印加すると、構成して
いる強誘電体層５絶縁体層４とキャパシタンス変化素子
７のキャパシタンス比に応じた分配が生ずる。このと
き、キャパシタンス変化素子７は０バイアス付近ではキ
ャパシタンスが大きい、徐々にゲート電極７への印加電
圧が増加すると、キャパシタンス変化素子７への電圧印
加も増加していき、キャパシタンス変化素子７のキャパ
シタンスは減少していく。

【００９１】そのため、強誘電体層６への電圧分配は０
バイアスに近い時と比較し相対的に減少することとな
る。

【００９２】つまり、電圧印加に対して強誘電体層５に
かかる電圧の増大割合が減少することとなる。

【００９３】このことによって、強誘電体層５にかかる
電圧を、分極が飽和してから、絶縁破壊までの電界の間
で、制御できることとなる。ゲート電極への印加電圧に
たとえばノイズがのり、急激に電圧上昇をきたした場合
でも、キャパシタンス変化素子７のキャパシタンスの増
大によって、強誘電体層５への電圧印加は抑制されるこ
ととなり、強誘電体層５の電圧変動にたいする劣化が防
げることとなる。

【００９４】つぎに、図１０、図１１に示す等価回路で
接続した場合について説明する。

【００９５】図１０は、参照抵抗を直列に接続した場
合、図１１は参照コンデンサを直列に接続した場合であ
る。

【００９６】この場合においても、参照抵抗および参照
コンデンサは必ず必要というわけではない。

【００９７】すなわち、前述の直列に接続した場合と異
なるのは、強誘電体層５の上部が、参照抵抗あるいは参
照キャパシタを介して接地されているか、もしくは、参
照抵抗、参照コンデンサを介さずに接地されている場合
である。

【００９８】この場合において、参照抵抗を接続した場
合には、ゲート電極７にパルスを印加して、キャパシタ
ンス変化素子７への電荷保持が行われ、電流を流した瞬
間だけ、電位が発生する。

【００９９】その電位は、キャパシタンス変化素子への
電荷保持量に応じた電流によって決定されるため、強誘
電体層５上部の電位は、キャパシタンス変化素子７への
電荷蓄積状態、すなわち、ゲート電極７へ電圧を印可し
て電流が流れるかどうかと、電流の量によって決定され
ることとなる。

【０１００】また、図１１に示した場合においては、キ
ャパシタンス変化素子７と参照コンデンサの電荷蓄積量
は同じであるため、そのキャパシタンス量に応じた電位
が強誘電体層５上部に発生することとなる。

【０１０１】従って、キャパシタンス変化素子７のキャ
パシタンスが変化することにより、強誘電体層５に加わ
る電位が制御できることとなる。

【０１０２】このような制御を行うことによって、参照
抵抗を接続した場合には、強誘電体層５上部の電位は、
ゲート電極に電圧印加していくと、０バイアス付近では
比較的はやく電位上昇がおこり、ゲート電極電位の上昇
にともない、キャパシタンス変化素子７のキャパシタは
減少するため、電位上昇は抑えられるように、非線形性
を示す。そのため、電圧の急激な上昇に対しての安定性
が増すことになる。

【０１０３】一方、参照コンデンサを接続した場合に
は、参照抵抗の場合とは逆に、ゲート電極７電位の上昇
に伴い、はじめは、キャパシタンス変化素子７のキャパ
シタが大きいため、電位上昇が抑えられ、ゲート電位の
上昇に伴い、電位はより上昇するといった非線形性を示
す。

【０１０４】そのため、特に読み出し時の強誘電体層５
上部への電位が精密に制御できるために、保持特性の向
上が可能となる。

【０１０５】

【発明の効果】以上のように、本発明における強誘電体
ゲートデバイスは、強誘電体層上に、抵抗変化素子ある
いは、キャパシタンス変化素子を接続した構造をとるこ
とによって、強誘電体への電圧印加が適正に制御できる
ようになり、強誘電体ゲートデバイスの保持特性も向上
する。

【図面の簡単な説明】

【図１】強誘電体の動作を示す概念図

【図２】本発明の強誘電体ゲートデバイス構造の断面図

【図３】抵抗変化素子の動作を示す概念図

【図４】本発明の第一の実施の形態を示す等価回路図

【図５】本発明の第一の実施の形態における、参照抵抗
を用いた等価回路図

【図６】本発明の第一の実施の形態における、参照コン
デンサを用いた等価回路図

【図７】本発明の第一の実施の形態における、半導体層
の空乏層を利用した構造の抵抗変化素子断面図

【図８】本発明の第二の実施の形態における、キャパシ
タ変化素子の特性概念図

【図９】本発明の第二の実施の形態を示す等価回路図

【図１０】本発明の第二の実施の形態における、参照抵
抗を用いた等価回路図

【図１１】本発明の第二の実施の形態における、参照コ
ンデンサを用いた等価回路図

【符号の説明】

１ 半導体基板 ２ 素子分離層 ３ 拡散部（ソースもしくはドレイン） ４ 絶縁体層 ５ 強誘電体層 ６ 抵抗変化素子 ７ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 飯島 賢二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AA07 AC01 AE08 5F001 AA06 AA17 AA42 AD12 AE02 AE03 AF06 5F083 FR05 FR06 GA11 GA12 HA10 JA13 JA14 JA17 JA38 PR22 5F101 BA27 BA62 BD02 BE02 BE05 BF02

Claims (8)

【特許請求の範囲】
1. 【請求項１】強誘電体部の残留分極状態により、半導体
   基板表面の電荷状態を変化させる電界効果トランジスタ
   において、半導体基板上に形成した第一の絶縁体層と、
   前記第一の絶縁体層上に形成された強誘電体層と、前記
   強誘電体層上部に形成された、印加電圧によって抵抗変
   化する抵抗変化素子が電気的に接続されたことを特徴と
   する強誘電体ゲートデバイス。
2. 【請求項２】抵抗変化素子がBa,Sr,Ti,Zn，Fe,Cuのうち
   少なくとも一つの元素を含む酸化物あるいは、SiC,Si,S
   eのうち一つの元素を含むことを特徴とする請求項１記
   載の強誘電体ゲートデバイス。
3. 【請求項３】抵抗変化素子が半導体の空乏層を変化させ
   ることにより抵抗を変化させることを特徴とする請求項
   １記載の強誘電体ゲートデバイス。
4. 【請求項４】強誘電体部の残留分極状態により、半導体
   基板表面の電荷状態を変化させる電界効果トランジスタ
   において、半導体基板上に形成した第一の絶縁体層およ
   び前記第一の絶縁体層上部に形成された電気的に浮遊状
   態の第一の浮遊電極のうち少なくとも第一の絶縁体層を
   備え、前記第一絶縁体層あるいは第一の浮遊電極上に形
   成された強誘電体層と前記強誘電体層上に第二の絶縁体
   層および第二の浮遊電極層のうち少なくとも第二の絶縁
   体層が形成されており、前記第二の絶縁体層上に形成さ
   れた上部電極を備えた構造であって、前記第一の絶縁体
   層あるいは、第二の絶縁体層のうち少なくとも一方を、
   電界に対してキャパシタンスが変化するキャパシタンス
   可変材料を用いることを特徴とする強誘電体ゲートデバ
   イス。
5. 【請求項５】キャパシタンス可変材料が、ペロブスカイ
   ト型酸化物であることを特徴とする請求項１記載の強誘
   電体ゲートデバイス。
6. 【請求項６】キャパシタンス可変材料が、半導体材料か
   らなることを特徴とする請求項１記載の強誘電体ゲート
   デバイス。
7. 【請求項７】請求項１から請求項６のいずれかに記載の
   強誘電体ゲートデバイスを用いた、強誘電体メモリデバ
   イス。
8. 【請求項８】請求項１から請求項６のいずれかに記載の
   強誘電体積層構造を有する強誘電体ゲートデバイスを用
   いた、プログラマブル ロジック デバイス。