JP3311276B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、１ギガビット以上
の超高集積密度の半導体記憶装置に係り、特にペロブス
カイト型結晶構造などを有する誘電性材料からなる誘電
体膜を具備した薄膜キャパシタを用いた半導体記憶装置
に関する。
の超高集積密度の半導体記憶装置に係り、特にペロブス
カイト型結晶構造などを有する誘電性材料からなる誘電
体膜を具備した薄膜キャパシタを用いた半導体記憶装置
に関する。
【０００２】
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いて記憶装置（ＦＲＡＭ：強誘電体メモリ）の開発が行
われており、一部にはすでに実用化されている。強誘電
体メモリ（ＦＲＡＭ）は不揮発性であり、電源を落とし
た後も記憶内容が失われない特徴を有する。さらに、強
誘電体薄膜の膜厚が十部薄い場合には自発分極の反転が
速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能
であるなどの特徴を持つ。また、１ビットのメモリセル
を一つのトランジスタと一つの強誘電体キャパシタで作
成することができるため、大容量化にも適している。
いて記憶装置（ＦＲＡＭ：強誘電体メモリ）の開発が行
われており、一部にはすでに実用化されている。強誘電
体メモリ（ＦＲＡＭ）は不揮発性であり、電源を落とし
た後も記憶内容が失われない特徴を有する。さらに、強
誘電体薄膜の膜厚が十部薄い場合には自発分極の反転が
速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能
であるなどの特徴を持つ。また、１ビットのメモリセル
を一つのトランジスタと一つの強誘電体キャパシタで作
成することができるため、大容量化にも適している。
【０００３】従来、ＦＲＡＭやＤＲＡＭなどの半導体メ
モリを構成するに際して、エピタキシャル成長させた誘
電体薄膜キャパシタ用いることが試みられている。代表
的な公知例として、予めトランジスタを形成したＳｉ基
板上に、トランジスタを覆う層間絶縁膜にトランジスタ
の電極上に開口部（コンタクトホール）を設け、開口部
内に気相からの選択エピタキシャル成長ないしは非晶質
からの固相エピタキシャル成長により単結晶Ｓｉプラグ
を作製し、その上にエピタキシャル薄膜キャパシタを作
成する方法（特願Ｈ７−０８２０９１）が挙げられる
（以下「第１の技術」という）。この方法はトランジス
タの電極の真上に積層してエピタキシャル薄膜キャパシ
タを作製することができるため原理的には最も高集積化
に適する構造のひとつと言える。
モリを構成するに際して、エピタキシャル成長させた誘
電体薄膜キャパシタ用いることが試みられている。代表
的な公知例として、予めトランジスタを形成したＳｉ基
板上に、トランジスタを覆う層間絶縁膜にトランジスタ
の電極上に開口部（コンタクトホール）を設け、開口部
内に気相からの選択エピタキシャル成長ないしは非晶質
からの固相エピタキシャル成長により単結晶Ｓｉプラグ
を作製し、その上にエピタキシャル薄膜キャパシタを作
成する方法（特願Ｈ７−０８２０９１）が挙げられる
（以下「第１の技術」という）。この方法はトランジス
タの電極の真上に積層してエピタキシャル薄膜キャパシ
タを作製することができるため原理的には最も高集積化
に適する構造のひとつと言える。
【０００４】また他の作成方法として、ＳＯＩ基板を使
用した方法の提案がある。この方法は予めエピタキシャ
ル・キャパシタを形成した第１のシリコン基板上に、第
２のシリコン基板を貼り合わせ、研磨等の方法により薄
膜化し、第１のシリコンプラグ上のキャパシタの電極と
第二のシリコン基板上の電極を接続するためのコンタク
トプラグを形成し、さらに第二のシリコン基板上にトラ
ンジスタを形成する方法である（以下「第２の技術」と
いう）。この方法はエピタキシャル・キャパシタとトラ
ンジスタを別々のシリコン基板上に形成するために作成
が容易であり、またエピタキシャル・キャパシタとトラ
ンジスタを直上に積層して作成することができるため構
造上は高集積化に適する。
用した方法の提案がある。この方法は予めエピタキシャ
ル・キャパシタを形成した第１のシリコン基板上に、第
２のシリコン基板を貼り合わせ、研磨等の方法により薄
膜化し、第１のシリコンプラグ上のキャパシタの電極と
第二のシリコン基板上の電極を接続するためのコンタク
トプラグを形成し、さらに第二のシリコン基板上にトラ
ンジスタを形成する方法である（以下「第２の技術」と
いう）。この方法はエピタキシャル・キャパシタとトラ
ンジスタを別々のシリコン基板上に形成するために作成
が容易であり、またエピタキシャル・キャパシタとトラ
ンジスタを直上に積層して作成することができるため構
造上は高集積化に適する。
【０００５】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。現在強誘電体材料とし
ては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用い
られている。ＰＺＴは、ジルコン酸鉛（ＰｂＺｒＯ3 ）
とチタン酸鉛（ＰｂＴｉＯ3 ）の固溶体であるが、ほぼ
１：１のモル比で固溶したものが自発分極が大きく、低
い電界でも反転することかでき、記憶媒体として優れて
いると考えられている。ＰＺＴは、強誘電体相と常誘電
体相の転位温度（キュリー温度）が３００℃以上と比較
的高いため、通常の電子回路が使用される温度範囲（１
２０℃以下）では、記憶された内容が熱によって失われ
る心配は少ない。
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要である。現在強誘電体材料とし
ては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用い
られている。ＰＺＴは、ジルコン酸鉛（ＰｂＺｒＯ3 ）
とチタン酸鉛（ＰｂＴｉＯ3 ）の固溶体であるが、ほぼ
１：１のモル比で固溶したものが自発分極が大きく、低
い電界でも反転することかでき、記憶媒体として優れて
いると考えられている。ＰＺＴは、強誘電体相と常誘電
体相の転位温度（キュリー温度）が３００℃以上と比較
的高いため、通常の電子回路が使用される温度範囲（１
２０℃以下）では、記憶された内容が熱によって失われ
る心配は少ない。
【０００６】しかしながら、ＰＺＴの良質な薄膜は作成
が難しいことが知られている。この理由は、第一に、Ｐ
ＺＴの主成分である鉛は５００℃以上で蒸発しやすく、
そのため組成の正確な制御が難しいからである。第二
に、ＰＺＴがペロブスカイト型結晶構造を形成したとき
にはじめて強誘電性が現れるが、このペロブスカイト型
結晶を持つＰＺＴが得にくく、パイロクロアと呼ばれる
結晶構造のほうが容易に得られやすいからである。ま
た、ＰＺＴ薄膜をシリコンデバイスに応用した場合に
は、主成分でいる鉛のシリコン中への拡散を防ぐことが
難しいという問題もある。
が難しいことが知られている。この理由は、第一に、Ｐ
ＺＴの主成分である鉛は５００℃以上で蒸発しやすく、
そのため組成の正確な制御が難しいからである。第二
に、ＰＺＴがペロブスカイト型結晶構造を形成したとき
にはじめて強誘電性が現れるが、このペロブスカイト型
結晶を持つＰＺＴが得にくく、パイロクロアと呼ばれる
結晶構造のほうが容易に得られやすいからである。ま
た、ＰＺＴ薄膜をシリコンデバイスに応用した場合に
は、主成分でいる鉛のシリコン中への拡散を防ぐことが
難しいという問題もある。
【０００７】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ3 ）が代表的な強誘電体としてて知られている。チ
タン酸バリウムはＰＺＴと同じくペロブスカイト型結晶
を持ち、キュリー温度は約１２０℃であることが知られ
ている。Ｐｂと比べるとＢａは蒸発しにくいので、チタ
ン酸バリウムの薄膜作成においては、組成の制御が比較
的容易である。また、チタン酸バリウムが結晶化した場
合は、ペロブスカイト型以外の結晶構造をとることはほ
とんどない。しかし、これらの長所にもかかわらず、チ
タン酸バリウムの薄膜キャパシタが強誘電体メモリの記
憶媒体としてさほど検討されてはいない。この理由とし
て、ＰＺＴと比べて残留分極が小さく、しかも残留分極
の温度依存性が大きいことが挙げられる。この原因は、
チタン酸バリウムのキュリー温度が低い（１２０℃）こ
とにあり、このため強誘電体メモリを作成した場合１０
０℃以上の高温にさらされた場合に記憶内容が失われる
恐れがあることによる。こればかりか、チタン酸バリウ
ムは通常電子回路が使用される温度範囲（８５℃以下）
でも残留分極の温度依存性が大きく、動作が不安定であ
る。したがって、チタン酸バリウムからなる強誘電体薄
膜を使用した薄膜キャパシタは、強誘電体メモリの記憶
媒体としての用途に適さないと一般には考えられてい
る。
ｉＯ3 ）が代表的な強誘電体としてて知られている。チ
タン酸バリウムはＰＺＴと同じくペロブスカイト型結晶
を持ち、キュリー温度は約１２０℃であることが知られ
ている。Ｐｂと比べるとＢａは蒸発しにくいので、チタ
ン酸バリウムの薄膜作成においては、組成の制御が比較
的容易である。また、チタン酸バリウムが結晶化した場
合は、ペロブスカイト型以外の結晶構造をとることはほ
とんどない。しかし、これらの長所にもかかわらず、チ
タン酸バリウムの薄膜キャパシタが強誘電体メモリの記
憶媒体としてさほど検討されてはいない。この理由とし
て、ＰＺＴと比べて残留分極が小さく、しかも残留分極
の温度依存性が大きいことが挙げられる。この原因は、
チタン酸バリウムのキュリー温度が低い（１２０℃）こ
とにあり、このため強誘電体メモリを作成した場合１０
０℃以上の高温にさらされた場合に記憶内容が失われる
恐れがあることによる。こればかりか、チタン酸バリウ
ムは通常電子回路が使用される温度範囲（８５℃以下）
でも残留分極の温度依存性が大きく、動作が不安定であ
る。したがって、チタン酸バリウムからなる強誘電体薄
膜を使用した薄膜キャパシタは、強誘電体メモリの記憶
媒体としての用途に適さないと一般には考えられてい
る。
【０００８】
【発明が解決しようとする課題】半導体記憶装置は、今
やギガ・ビットの領域に突入せんとしている。しかしな
がら、４Ｇビット，１６Ｇビット，６４Ｇビットと高集
積化した半導体記憶装置においては、トランジスタの電
極上に形成したコンタクトホールの深さと幅のアスペク
ト比が次第に大きくならざるを得ない。上記第１の技術
においては大きなアスペクト比を持つコンタクトホール
の底面のみから単結晶シリコンプラグを選択エピタキシ
ャル成長ないしは固相エピタキシャル成長させるための
プロセスウィンドウが狭くなり、一つのメモリデバイス
の中に数十メガ個以上の数のプラグを作成する際の歩留
まりは低く、生産ラインに適用できる値を得ることは困
難である。
やギガ・ビットの領域に突入せんとしている。しかしな
がら、４Ｇビット，１６Ｇビット，６４Ｇビットと高集
積化した半導体記憶装置においては、トランジスタの電
極上に形成したコンタクトホールの深さと幅のアスペク
ト比が次第に大きくならざるを得ない。上記第１の技術
においては大きなアスペクト比を持つコンタクトホール
の底面のみから単結晶シリコンプラグを選択エピタキシ
ャル成長ないしは固相エピタキシャル成長させるための
プロセスウィンドウが狭くなり、一つのメモリデバイス
の中に数十メガ個以上の数のプラグを作成する際の歩留
まりは低く、生産ラインに適用できる値を得ることは困
難である。
【０００９】また上記第２の技術によれば、接着面を介
してキャパシタとトランジスタの間で接続をとる必要が
ある。このため、接着層にボイドなどが残ると製品不良
となるために接着の完全性が要求される。またキャパシ
タとトランジスタを別々に加工するために位置合わせが
難しいという問題点を有している。
してキャパシタとトランジスタの間で接続をとる必要が
ある。このため、接着層にボイドなどが残ると製品不良
となるために接着の完全性が要求される。またキャパシ
タとトランジスタを別々に加工するために位置合わせが
難しいという問題点を有している。
【００１０】このように第１および第２の技術において
はクリアすべき技術的課題が多い。
はクリアすべき技術的課題が多い。
【００１１】上記技術的課題を鑑み本発明は、エピタキ
シャル成長による効果を利用して強誘電性を発現した強
誘電体薄膜、あるいはエピタキシャル成長による効果に
より誘電率を増大させた高誘電率薄膜を使用した薄膜キ
ャパシタを有し、作成方法が容易で、かつ高集積化が可
能な半導体記憶装置を提供すること、さらにはこの半導
体記憶装置の製造方法を提供することを目的とする。
シャル成長による効果を利用して強誘電性を発現した強
誘電体薄膜、あるいはエピタキシャル成長による効果に
より誘電率を増大させた高誘電率薄膜を使用した薄膜キ
ャパシタを有し、作成方法が容易で、かつ高集積化が可
能な半導体記憶装置を提供すること、さらにはこの半導
体記憶装置の製造方法を提供することを目的とする。
【００１２】より具体的には、本発明はトランジスタの
耐熱温度を考慮することなく、エピタキシャル電極膜や
誘電体膜を作成できる半導体記憶装置およびその製造方
法を提供することである。
耐熱温度を考慮することなく、エピタキシャル電極膜や
誘電体膜を作成できる半導体記憶装置およびその製造方
法を提供することである。
【００１３】本発明の他の目的は薄膜キャパシタとスイ
ッチングトランジスタの接続部分に、工程の複雑な単結
晶のＳｉコンタクトプラグを使わず工程の簡略化が図れ
る半導体記憶装置およびその製造方法を提供することで
ある。
ッチングトランジスタの接続部分に、工程の複雑な単結
晶のＳｉコンタクトプラグを使わず工程の簡略化が図れ
る半導体記憶装置およびその製造方法を提供することで
ある。
【００１４】本発明のさらに他の目的は、別々の基板に
薄膜キャパシタとスイッチングトランジスタを作成して
貼り合せて接続する方法に比較し、貼り合わせ部の欠陥
に鈍感で貼り合わせがはるかに容易な半導体記憶装置お
よびその製造方法を提供することである。
薄膜キャパシタとスイッチングトランジスタを作成して
貼り合せて接続する方法に比較し、貼り合わせ部の欠陥
に鈍感で貼り合わせがはるかに容易な半導体記憶装置お
よびその製造方法を提供することである。
【００１５】本発明のさらに他の目的はスイッチングト
ランジスタと薄膜キャパシタの素子分離を同一の工程で
行うことが可能で、位置合わせ精度の制約が少なく、ギ
ガビット以上の超高集積化に適した半導体記憶装置およ
びその製造方法を提供することである。
ランジスタと薄膜キャパシタの素子分離を同一の工程で
行うことが可能で、位置合わせ精度の制約が少なく、ギ
ガビット以上の超高集積化に適した半導体記憶装置およ
びその製造方法を提供することである。
【００１６】本発明のさらに他の目的は成長時に導入さ
れる歪により誘起された強誘電体特性や高誘電率特性を
利用したエピタキシャル成長による薄膜キャパシタとス
イッチングトランジスタを高度に集積することが可能
で、信頼性の高いＦＲＡＭやＤＲＡＭ等の半導体記憶装
置およびその製造方法を提供することである。
れる歪により誘起された強誘電体特性や高誘電率特性を
利用したエピタキシャル成長による薄膜キャパシタとス
イッチングトランジスタを高度に集積することが可能
で、信頼性の高いＦＲＡＭやＤＲＡＭ等の半導体記憶装
置およびその製造方法を提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明者は、薄膜キャパシタに用いる強誘電体薄膜
として、薄膜キャパシタの下部電極（例えばルテニウム
酸ストロンチウム、ＳｒＲｕＯ3 ，以下ＳＲＯと略称）
の（１００）面の格子定数に比較的近くやや大きな格子
定数を持つ誘電材料（例えば、チタン酸バリウムストロ
ンチウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称）を選択し、検討した。そしてＢＳＴをＲＦマグネト
ロン・スパッタ法を採用して、分極軸であるｃ軸方向に
エピタキシャル成長させた。ＲＦマグネトロン・スパッ
タ法は成膜過程でミスフィット転位が比較的入りにく
い。これにより、膜厚２００ｎｍ以上の比較的厚い膜厚
をもつ誘電体薄膜においても、エピタキシャル成長によ
る効果により本来の誘電体の格子定数よりも膜厚方向
（ｃ軸）に格子定数が伸び面内方向（ａ軸）の格子定数
が縮んだ状態を保つことができることを見いだした。そ
の結果、強誘電キュリー温度を高温側にシフトさせ、室
温領域で大きな残留分極を示し、かつ８５℃程度まで温
度を上げても十分大きな残留分極を保持できる強誘電体
薄膜が実現可能であることを確認した。例えば、薄膜キ
ャパシタの下部電極として導電性ペロブスカイト結晶で
あるＳＲＯ（格子定数ａ＝０．３９３ｎｍ）を使用し、
誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 の組成領域ｘ＝
０．３０−０．９０を用いることにより、本来室温では
強誘電性を示さないはずの組成領域（ｘ≦０．７）でも
強誘電性が発現し、またもともと室温で強誘電性を示す
組成領域（ｘ＞０．７）においては、本来室温以上にあ
るキュリー温度がさらに上昇するという、実用上好まし
い強誘電体特性を実現できることを実験的に確認した。
に、本発明者は、薄膜キャパシタに用いる強誘電体薄膜
として、薄膜キャパシタの下部電極（例えばルテニウム
酸ストロンチウム、ＳｒＲｕＯ3 ，以下ＳＲＯと略称）
の（１００）面の格子定数に比較的近くやや大きな格子
定数を持つ誘電材料（例えば、チタン酸バリウムストロ
ンチウム、Ｂａx Ｓｒ1-x ＴｉＯ3 、以下ＢＳＴと略
称）を選択し、検討した。そしてＢＳＴをＲＦマグネト
ロン・スパッタ法を採用して、分極軸であるｃ軸方向に
エピタキシャル成長させた。ＲＦマグネトロン・スパッ
タ法は成膜過程でミスフィット転位が比較的入りにく
い。これにより、膜厚２００ｎｍ以上の比較的厚い膜厚
をもつ誘電体薄膜においても、エピタキシャル成長によ
る効果により本来の誘電体の格子定数よりも膜厚方向
（ｃ軸）に格子定数が伸び面内方向（ａ軸）の格子定数
が縮んだ状態を保つことができることを見いだした。そ
の結果、強誘電キュリー温度を高温側にシフトさせ、室
温領域で大きな残留分極を示し、かつ８５℃程度まで温
度を上げても十分大きな残留分極を保持できる強誘電体
薄膜が実現可能であることを確認した。例えば、薄膜キ
ャパシタの下部電極として導電性ペロブスカイト結晶で
あるＳＲＯ（格子定数ａ＝０．３９３ｎｍ）を使用し、
誘電体としてＢａx Ｓｒ1-x ＴｉＯ3 の組成領域ｘ＝
０．３０−０．９０を用いることにより、本来室温では
強誘電性を示さないはずの組成領域（ｘ≦０．７）でも
強誘電性が発現し、またもともと室温で強誘電性を示す
組成領域（ｘ＞０．７）においては、本来室温以上にあ
るキュリー温度がさらに上昇するという、実用上好まし
い強誘電体特性を実現できることを実験的に確認した。
【００１８】また同様に、下部電極として導電性ペロブ
スカイト結晶であるＳＲＯを使用し、誘電体としてＢａ
x Ｓｒ1-x ＴｉＯ3 の組成領域ｘ＝０．１０−０．４０
を用いることにより、例えば膜厚２０ｎｍで８００以上
に達する大きな誘電率を持つキャパシタが作成できるこ
とを確認した。同じ膜厚で多結晶膜でキャパシタを作成
したときの誘電率は２００程度であるから数倍大きな誘
電率が得られたことになる。このような大きな誘電率は
ＤＲＡＭを構成する上で非常に好ましい。
スカイト結晶であるＳＲＯを使用し、誘電体としてＢａ
x Ｓｒ1-x ＴｉＯ3 の組成領域ｘ＝０．１０−０．４０
を用いることにより、例えば膜厚２０ｎｍで８００以上
に達する大きな誘電率を持つキャパシタが作成できるこ
とを確認した。同じ膜厚で多結晶膜でキャパシタを作成
したときの誘電率は２００程度であるから数倍大きな誘
電率が得られたことになる。このような大きな誘電率は
ＤＲＡＭを構成する上で非常に好ましい。
【００１９】上記実験結果をもとに、本発明は、第１の
主表面とこれに対向した第２の主表面とを有する薄膜シ
リコン層と、第１の主表面側に形成されたエピタキシャ
ル成長による平面状の薄膜キャパシタと、第２の主表面
側に形成されたスイッチングトランジスタとを少なくと
も具備するメモリセル部を有する半導体記憶装置である
ことを第１の特徴とする。エピタキシャル成長による薄
膜キャパシタとは薄膜キャパシタを構成する第１の電
極、誘電体薄膜、第２の電極のいずれもがエピタキシャ
ル成長による薄膜であることを意味する。本発明の第１
の特徴において重要な点は、これら第１の電極、誘電体
薄膜、第２の電極の各層が同一平面レベルにあることで
ある。
主表面とこれに対向した第２の主表面とを有する薄膜シ
リコン層と、第１の主表面側に形成されたエピタキシャ
ル成長による平面状の薄膜キャパシタと、第２の主表面
側に形成されたスイッチングトランジスタとを少なくと
も具備するメモリセル部を有する半導体記憶装置である
ことを第１の特徴とする。エピタキシャル成長による薄
膜キャパシタとは薄膜キャパシタを構成する第１の電
極、誘電体薄膜、第２の電極のいずれもがエピタキシャ
ル成長による薄膜であることを意味する。本発明の第１
の特徴において重要な点は、これら第１の電極、誘電体
薄膜、第２の電極の各層が同一平面レベルにあることで
ある。
【００２０】より具体的には、１つのスイッチングトラ
ンジスタと１つの電荷蓄積用キャパシタ（薄膜キャパシ
タ）から構成されるメモリセルを、２次元マトリクス状
に配列したメモリセルアレイを有し、かつ薄膜キャパシ
タの誘電体薄膜としてエピタキシャル成長ないしは配向
成長した高誘電率物質を用いた半導体記憶装置であっ
て、シリコン（１００）基板から形成された薄膜シリコ
ン層の第１の主表面側にエピタキシャル成長した第１の
電極，誘電体薄膜および第２の電極から構成された薄膜
キャパシタを形成し、第２の主表面側にトランジスタを
形成したメモリセルを有することを特徴とする。薄膜キ
ャパシタとスイッチングトランジスタのソース領域とは
コンタクトプラグで接続すればよい。
ンジスタと１つの電荷蓄積用キャパシタ（薄膜キャパシ
タ）から構成されるメモリセルを、２次元マトリクス状
に配列したメモリセルアレイを有し、かつ薄膜キャパシ
タの誘電体薄膜としてエピタキシャル成長ないしは配向
成長した高誘電率物質を用いた半導体記憶装置であっ
て、シリコン（１００）基板から形成された薄膜シリコ
ン層の第１の主表面側にエピタキシャル成長した第１の
電極，誘電体薄膜および第２の電極から構成された薄膜
キャパシタを形成し、第２の主表面側にトランジスタを
形成したメモリセルを有することを特徴とする。薄膜キ
ャパシタとスイッチングトランジスタのソース領域とは
コンタクトプラグで接続すればよい。
【００２１】本発明の第１の特徴によれば同一の薄膜シ
リコン層の両面に薄膜キャパシタとスイッチングトラン
ジスタが形成されており、貼り合せ面を介して電極を接
続する必要がないために貼り合せが容易である。またス
イッチングトランジスタと薄膜キャパシタの第１の電極
をセルフアラインで素子分離することも可能になる。さ
らに薄膜キャパシタとスイッチングトランジスタが積層
されているために超高集積化が可能になる。
リコン層の両面に薄膜キャパシタとスイッチングトラン
ジスタが形成されており、貼り合せ面を介して電極を接
続する必要がないために貼り合せが容易である。またス
イッチングトランジスタと薄膜キャパシタの第１の電極
をセルフアラインで素子分離することも可能になる。さ
らに薄膜キャパシタとスイッチングトランジスタが積層
されているために超高集積化が可能になる。
【００２２】本発明の第１の特徴においては薄膜シリコ
ン層は薄膜キャパシタおよび所定の貼り合わせ用絶縁膜
を介して支持基板に接着されていることが好ましい。こ
の際薄膜キャパシタと貼り合わせ用絶縁膜の間にＦＲＡ
Ｍのドライブ線やＤＲＡＭのプレート電極を形成するこ
とができる。
ン層は薄膜キャパシタおよび所定の貼り合わせ用絶縁膜
を介して支持基板に接着されていることが好ましい。こ
の際薄膜キャパシタと貼り合わせ用絶縁膜の間にＦＲＡ
Ｍのドライブ線やＤＲＡＭのプレート電極を形成するこ
とができる。
【００２３】本発明の第１の特徴において薄膜キャパシ
タの第１の電極の少なくとも一部又は第２の電極の少な
くとも一部が、立方晶結晶の（１００）面ないしは正方
晶結晶の（００１）面で構成されていることが好まし
い。さらに薄膜キャパシタの誘電体薄膜の少なくとも一
部が、立方晶ペロブスカイト結晶の（１００）面か、正
方晶ないし層状ペロブスカイト結晶の（００１）面で構
成されていることが好ましい。
タの第１の電極の少なくとも一部又は第２の電極の少な
くとも一部が、立方晶結晶の（１００）面ないしは正方
晶結晶の（００１）面で構成されていることが好まし
い。さらに薄膜キャパシタの誘電体薄膜の少なくとも一
部が、立方晶ペロブスカイト結晶の（１００）面か、正
方晶ないし層状ペロブスカイト結晶の（００１）面で構
成されていることが好ましい。
【００２４】なお、誘電体薄膜は、一般式ＡＢＯ3 で表
されるペロブスカイト型結晶であることが好ましい。こ
こで、ＡはＢａ，Ｓｒ，Ｃａからなる群より選ばれた少
なくとも１種、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ
1/3 Ｎｂ2/3 ），（Ｍｇ1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎ
ｂ2/3 ）（Ｚｎ1/3 Ｔａ2/3 ），（Ｍｇ1/2 Ｔ
ｅ1/2 ），（Ｃｏ1/2 Ｗ1/2 ），（Ｍｇ1/2 Ｗ1/2 ），
（Ｍｎ1/2 Ｗ1/2 ），（Ｓｃ1/2Ｎｂ1/2 ），（Ｍｎ
1/2 Ｎｂ1/2 ），（Ｓｃ1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎ
ｂ1/ 2 ），（Ｉｎ1/2 Ｎｂ1/2 ），（Ｆｅ1/2 Ｔ
ａ1/2 ），（Ｃｄ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｎ
ｂ2/3 ），（Ｎｉ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれ
た少なくとも１種である。
されるペロブスカイト型結晶であることが好ましい。こ
こで、ＡはＢａ，Ｓｒ，Ｃａからなる群より選ばれた少
なくとも１種、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ
1/3 Ｎｂ2/3 ），（Ｍｇ1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎ
ｂ2/3 ）（Ｚｎ1/3 Ｔａ2/3 ），（Ｍｇ1/2 Ｔ
ｅ1/2 ），（Ｃｏ1/2 Ｗ1/2 ），（Ｍｇ1/2 Ｗ1/2 ），
（Ｍｎ1/2 Ｗ1/2 ），（Ｓｃ1/2Ｎｂ1/2 ），（Ｍｎ
1/2 Ｎｂ1/2 ），（Ｓｃ1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎ
ｂ1/ 2 ），（Ｉｎ1/2 Ｎｂ1/2 ），（Ｆｅ1/2 Ｔ
ａ1/2 ），（Ｃｄ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｎ
ｂ2/3 ），（Ｎｉ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれ
た少なくとも１種である。
【００２５】本発明の第２の特徴は半導体基板の第１の
主表面の上方にキャパシタの第１の電極をエピタキシャ
ル成長する工程と；第１の電極の上部に誘電体薄膜をエ
ピタキシャル成長する工程と；誘電体薄膜の上部に、キ
ャパシタの第２の電極を形成する工程と；支持基板を用
意し貼り合わせ用絶縁膜を介して、半導体基板と支持基
板とを接合する工程と；半導体基板の第２の主表面側の
一部を除去し、半導体基板の厚みを調整する工程と；半
導体基板の第２の主表面にスイッチングトランジスタを
形成する工程とを少なくとも有する半導体記憶装置の製
造方法であることである。なお、キャパシタの第２の電
極はエピタキシャル成長によって形成してもよい。ま
た、半導体基板と支持基板との接合は、半導体基板のキ
ャパシタの第２の電極の上方に第１の貼り合わせ用絶縁
膜を形成し、支持基板上に第２の貼り合わせ用絶縁膜を
形成し、第１と第２の貼り合わせ用絶縁膜同士の表面を
接合してもよく、半導体基板又は支持基板のいずれか一
方に貼り合わせ用絶縁膜を形成し、他方の基板表面と接
合してもよい。
主表面の上方にキャパシタの第１の電極をエピタキシャ
ル成長する工程と；第１の電極の上部に誘電体薄膜をエ
ピタキシャル成長する工程と；誘電体薄膜の上部に、キ
ャパシタの第２の電極を形成する工程と；支持基板を用
意し貼り合わせ用絶縁膜を介して、半導体基板と支持基
板とを接合する工程と；半導体基板の第２の主表面側の
一部を除去し、半導体基板の厚みを調整する工程と；半
導体基板の第２の主表面にスイッチングトランジスタを
形成する工程とを少なくとも有する半導体記憶装置の製
造方法であることである。なお、キャパシタの第２の電
極はエピタキシャル成長によって形成してもよい。ま
た、半導体基板と支持基板との接合は、半導体基板のキ
ャパシタの第２の電極の上方に第１の貼り合わせ用絶縁
膜を形成し、支持基板上に第２の貼り合わせ用絶縁膜を
形成し、第１と第２の貼り合わせ用絶縁膜同士の表面を
接合してもよく、半導体基板又は支持基板のいずれか一
方に貼り合わせ用絶縁膜を形成し、他方の基板表面と接
合してもよい。
【００２６】本発明の第２の特徴において第１の電極を
エピタキシャル成長する工程の後、第１の電極を貫通
し、さらに半導体基板の第１の主表面の一部を選択的に
除去して第１および第２の溝部を形成し、第１の溝部に
キャパシタ分離用絶縁膜、第２の溝部に素子分離用絶縁
膜を埋め込むことが好ましい。
エピタキシャル成長する工程の後、第１の電極を貫通
し、さらに半導体基板の第１の主表面の一部を選択的に
除去して第１および第２の溝部を形成し、第１の溝部に
キャパシタ分離用絶縁膜、第２の溝部に素子分離用絶縁
膜を埋め込むことが好ましい。
【００２７】また、本発明の第２の特徴において第２の
電極をエピタキシャル成長等により形成する工程の後、
第２の電極，誘電体薄膜、第１の電極を貫通し、さらに
半導体基板の第１の主表面の一部を選択的に除去して第
１および第２の溝部を形成し、第１の溝部にキャパシタ
分離用絶縁膜、第２の溝部に素子分離用絶縁膜を埋め込
むことが好ましい。上記の第１の溝部は、第２の溝部よ
り浅く形成することが好ましく、これによりキャパシタ
とトランジスタとのコンタクトを自己整合的に行うこと
が可能である。より具体的には以下のようにすればよ
い。
電極をエピタキシャル成長等により形成する工程の後、
第２の電極，誘電体薄膜、第１の電極を貫通し、さらに
半導体基板の第１の主表面の一部を選択的に除去して第
１および第２の溝部を形成し、第１の溝部にキャパシタ
分離用絶縁膜、第２の溝部に素子分離用絶縁膜を埋め込
むことが好ましい。上記の第１の溝部は、第２の溝部よ
り浅く形成することが好ましく、これによりキャパシタ
とトランジスタとのコンタクトを自己整合的に行うこと
が可能である。より具体的には以下のようにすればよ
い。
【００２８】まず、Ｓｉ（１００）基板の第１の主表面
に、第１の電極と誘電体膜と第２の電極を連続的にエピ
タキシャル成長して薄膜キャパシタを作成する。そして
Ｓｉ（１００）基板に達する第１および第２の溝部を形
成し、このそれぞれに隣接するキャパシタを絶縁分離す
るためのキャパシタ分離用絶縁膜および素子分離用絶縁
膜を作成し、第１の主表面を別に用意した支持基板に貼
り合わせる。その後Ｓｉ（１００）基板の第２の主表面
側から素子分離用絶縁膜を研磨停止層として用いて、研
磨停止層が露出するまで研磨を行って薄膜シリコン層を
形成する。この薄膜シリコン層の第２の主表面側にトラ
ンジスタ，ビット線，配線等を形成する。
に、第１の電極と誘電体膜と第２の電極を連続的にエピ
タキシャル成長して薄膜キャパシタを作成する。そして
Ｓｉ（１００）基板に達する第１および第２の溝部を形
成し、このそれぞれに隣接するキャパシタを絶縁分離す
るためのキャパシタ分離用絶縁膜および素子分離用絶縁
膜を作成し、第１の主表面を別に用意した支持基板に貼
り合わせる。その後Ｓｉ（１００）基板の第２の主表面
側から素子分離用絶縁膜を研磨停止層として用いて、研
磨停止層が露出するまで研磨を行って薄膜シリコン層を
形成する。この薄膜シリコン層の第２の主表面側にトラ
ンジスタ，ビット線，配線等を形成する。
【００２９】このような工程により、本発明の半導体記
憶装置が完成する。なお、薄膜シリコン層の第１の主表
面側にある各メモリセル毎のキャパシタの第１の電極と
それぞれのスイッチングトランジスタのソース領域の一
方とは、接続部（コンタクトプラグ）を介して電気的に
接続する。ここで、スイッチングトランジスタのソース
領域とはトランジスタの主電極領域の一方の意に解すべ
きである。なぜならスイッチングトランジスタとして構
成されるＭＯＳＦＥＴ等においては主電極領域となるソ
ース領域とドレイン領域とは互いに対称に形成されてお
り、いずれの主電極領域をソース領域又はドレイン領域
と呼ぶかは単に呼び方（定義づけ）の問題でしかないか
らである。薄膜キャパシタに接続されている方をソース
領域と呼べば、ビット線に接続される主電極領域はドレ
イン領域となる。ビット線に接続されるのがソース領域
であれば、薄膜キャパシタに接続される主電極領域はド
レイン領域である。
憶装置が完成する。なお、薄膜シリコン層の第１の主表
面側にある各メモリセル毎のキャパシタの第１の電極と
それぞれのスイッチングトランジスタのソース領域の一
方とは、接続部（コンタクトプラグ）を介して電気的に
接続する。ここで、スイッチングトランジスタのソース
領域とはトランジスタの主電極領域の一方の意に解すべ
きである。なぜならスイッチングトランジスタとして構
成されるＭＯＳＦＥＴ等においては主電極領域となるソ
ース領域とドレイン領域とは互いに対称に形成されてお
り、いずれの主電極領域をソース領域又はドレイン領域
と呼ぶかは単に呼び方（定義づけ）の問題でしかないか
らである。薄膜キャパシタに接続されている方をソース
領域と呼べば、ビット線に接続される主電極領域はドレ
イン領域となる。ビット線に接続されるのがソース領域
であれば、薄膜キャパシタに接続される主電極領域はド
レイン領域である。
【００３０】また本発明の第２の特徴において半導体基
板の厚みを調整する工程の後に、半導体基板の第２の主
表面側から誘電体薄膜に達する溝部を形成し、溝部に素
子分離用絶縁膜を埋め込んでもよい。
板の厚みを調整する工程の後に、半導体基板の第２の主
表面側から誘電体薄膜に達する溝部を形成し、溝部に素
子分離用絶縁膜を埋め込んでもよい。
【００３１】上記本発明の第２の特徴によれば、Ｓｉ基
板上に最初に薄膜キャパシタを連続的に作成することが
できるため、トランジスタの耐熱温度を考慮することな
く、エピタキシャル電極膜やエピタキシャル誘電体膜を
作成できる。
板上に最初に薄膜キャパシタを連続的に作成することが
できるため、トランジスタの耐熱温度を考慮することな
く、エピタキシャル電極膜やエピタキシャル誘電体膜を
作成できる。
【００３２】また本発明の第２の特徴によれば薄膜キャ
パシタとスイッチングトランジスタの接続部分に、工程
の複雑な単結晶のＳｉコンタクトプラグを使わずに済
み、多結晶のＳｉプラグで十分なために工程の簡略化が
図れる。
パシタとスイッチングトランジスタの接続部分に、工程
の複雑な単結晶のＳｉコンタクトプラグを使わずに済
み、多結晶のＳｉプラグで十分なために工程の簡略化が
図れる。
【００３３】さらに本発明の第２の特徴によれば、薄膜
シリコン層の両面に薄膜キャパシタとスイッチングトラ
ンジスタを作成するため、別々の基板のキャパシタとト
ランジスタを作成して貼り合わせて接続する方法に比較
して、貼り合わせ部の欠陥に鈍感で技術がはるかに容易
である。
シリコン層の両面に薄膜キャパシタとスイッチングトラ
ンジスタを作成するため、別々の基板のキャパシタとト
ランジスタを作成して貼り合わせて接続する方法に比較
して、貼り合わせ部の欠陥に鈍感で技術がはるかに容易
である。
【００３４】さらに本発明の第２の特徴によれば薄膜シ
リコン層の両面に薄膜キャパシタとスイッチングトラン
ジスタを作成するため、スイッチングトランジスタと薄
膜キャパシタの素子分離を同一の工程で行うことが可能
になり、位置合わせ精度の制約が少なくなるために、ギ
ガビット・クラス以上の超高集積化に適する。
リコン層の両面に薄膜キャパシタとスイッチングトラン
ジスタを作成するため、スイッチングトランジスタと薄
膜キャパシタの素子分離を同一の工程で行うことが可能
になり、位置合わせ精度の制約が少なくなるために、ギ
ガビット・クラス以上の超高集積化に適する。
【００３５】さらに、キャパシタとトランジスタとを接
続するコンタクトプラグ形成のためのコンタント開口パ
ターンを素子分離絶縁膜上の領域と重なるように配置す
ることにより、ビット線方向に、隣接するセルのそれぞ
れに対するコンタクトを、同時に一つのパターンで開口
することが可能となり、工程の簡略化がはかれる。
続するコンタクトプラグ形成のためのコンタント開口パ
ターンを素子分離絶縁膜上の領域と重なるように配置す
ることにより、ビット線方向に、隣接するセルのそれぞ
れに対するコンタクトを、同時に一つのパターンで開口
することが可能となり、工程の簡略化がはかれる。
【００３６】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。以下の図面においては同一部分には
同一の符号を付している。またこれらの図面は模式的な
ものであり、水平方向と垂直方向の寸法の比率や、半導
体装置を構成している各薄膜の相互の比率等は現実の比
率とは異なっている場合が含まれていることに留意され
たい。より具体的な薄膜の厚み等は以下の説明により明
らかとなるであろう。
の形態を説明する。以下の図面においては同一部分には
同一の符号を付している。またこれらの図面は模式的な
ものであり、水平方向と垂直方向の寸法の比率や、半導
体装置を構成している各薄膜の相互の比率等は現実の比
率とは異なっている場合が含まれていることに留意され
たい。より具体的な薄膜の厚み等は以下の説明により明
らかとなるであろう。
【００３７】［第１の実施の形態］図１は本発明の第１
の実施の形態に係るＤＲＡＭのユニットセル（メモリセ
ル）２つ分に対応する部分を示す模式的な断面図であ
る。図１において、ｐ型Ｓｉ（１００）基板から形成さ
れた薄膜シリコン層３１の第１の主表面側に第１の電極
４、誘電体膜５、第２の電極６から構成されたエピタキ
シャル成長による薄膜キャパシタ４１が形成されてい
る。薄膜キャパシタ４１は隣接する２つのメモリセルが
形成された薄膜シリコン層３１の第１の主表面側に一様
に連続した平面として形成されている。この第１の主表
面に対向した第２の主表面側には２つのスイッチングト
ランジスタ９１ａと９１ｂとが形成されている。スイッ
チングトランジスタ９１ａはｎ+ ソース領域４４ａ、ｎ
+ ドレイン領域４５、ゲート酸化膜４６，ゲート電極４
７とから形成されている。スイッチングトランジスタ９
１ａのｎ+ ドレイン領域４５は隣接するスイッチングト
ランジスタ９１ｂのｎ+ ドレイン領域も兼ねている。す
なわちｎ+ ドレイン領域４５、ｎ+ ソース領域４４ｂ、
ゲート酸化膜４６、ゲート電極４７とによりスイッチン
グトランジスタ９１ｂが形成されている。スイッチング
トランジスタ９１ａおよび９１ｂのゲート電極４７はド
ープド・ポリシリコン層４７ａとＷＳｉ2 ，ＭｏＳ
ｉ2 ，ＴｉＳｉ2 等の高融点金属のシリサイド層４７ｂ
とからなる２層構造である。高融点金属のシリサイド層
のかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等の高融点金属を用い
てもよい。ゲート電極４７はＤＲＡＭのワード線も兼ね
ている。スイッチングトランジスタ９１ａおよび９１ｂ
に共通のｎ+ ドレイン領域４５はコンタクトプラグ５１
を介してビット線１８に接続されている。スイッチング
トランジスタ９１ａおよび９１ｂが形成されている薄膜
シリコン層３１は素子分離用絶縁膜９により隣接する薄
膜シリコン層と互いに分離されている。薄膜シリコン層
３１の周辺にはｎ+ 側壁拡散層１４が形成され、ｎ+ 側
壁拡散層１４と素子分離用絶縁膜９との間にはｎ+ ドー
プドポリシリコンからなるコンタクトプラグ１３が形成
されている。さらに薄膜シリコン層３１の第１の主表面
側にはｎ+ 不純物拡散層２が形成されている。ＤＲＡＭ
の薄膜キャパシタ４１を構成する第１の電極４とｎ+ 不
純物拡散層２との間にはバリア金属層３が形成され、第
１の電極４を構成している元素が薄膜シリコン層３１に
拡散するのを防止している。第１の電極４と、バリア金
属層３はキャパシタ分離用絶縁膜８により隣接するユニ
ットセルの第１の電極、バリア金属層３と分離されてい
る。
の実施の形態に係るＤＲＡＭのユニットセル（メモリセ
ル）２つ分に対応する部分を示す模式的な断面図であ
る。図１において、ｐ型Ｓｉ（１００）基板から形成さ
れた薄膜シリコン層３１の第１の主表面側に第１の電極
４、誘電体膜５、第２の電極６から構成されたエピタキ
シャル成長による薄膜キャパシタ４１が形成されてい
る。薄膜キャパシタ４１は隣接する２つのメモリセルが
形成された薄膜シリコン層３１の第１の主表面側に一様
に連続した平面として形成されている。この第１の主表
面に対向した第２の主表面側には２つのスイッチングト
ランジスタ９１ａと９１ｂとが形成されている。スイッ
チングトランジスタ９１ａはｎ+ ソース領域４４ａ、ｎ
+ ドレイン領域４５、ゲート酸化膜４６，ゲート電極４
７とから形成されている。スイッチングトランジスタ９
１ａのｎ+ ドレイン領域４５は隣接するスイッチングト
ランジスタ９１ｂのｎ+ ドレイン領域も兼ねている。す
なわちｎ+ ドレイン領域４５、ｎ+ ソース領域４４ｂ、
ゲート酸化膜４６、ゲート電極４７とによりスイッチン
グトランジスタ９１ｂが形成されている。スイッチング
トランジスタ９１ａおよび９１ｂのゲート電極４７はド
ープド・ポリシリコン層４７ａとＷＳｉ2 ，ＭｏＳ
ｉ2 ，ＴｉＳｉ2 等の高融点金属のシリサイド層４７ｂ
とからなる２層構造である。高融点金属のシリサイド層
のかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等の高融点金属を用い
てもよい。ゲート電極４７はＤＲＡＭのワード線も兼ね
ている。スイッチングトランジスタ９１ａおよび９１ｂ
に共通のｎ+ ドレイン領域４５はコンタクトプラグ５１
を介してビット線１８に接続されている。スイッチング
トランジスタ９１ａおよび９１ｂが形成されている薄膜
シリコン層３１は素子分離用絶縁膜９により隣接する薄
膜シリコン層と互いに分離されている。薄膜シリコン層
３１の周辺にはｎ+ 側壁拡散層１４が形成され、ｎ+ 側
壁拡散層１４と素子分離用絶縁膜９との間にはｎ+ ドー
プドポリシリコンからなるコンタクトプラグ１３が形成
されている。さらに薄膜シリコン層３１の第１の主表面
側にはｎ+ 不純物拡散層２が形成されている。ＤＲＡＭ
の薄膜キャパシタ４１を構成する第１の電極４とｎ+ 不
純物拡散層２との間にはバリア金属層３が形成され、第
１の電極４を構成している元素が薄膜シリコン層３１に
拡散するのを防止している。第１の電極４と、バリア金
属層３はキャパシタ分離用絶縁膜８により隣接するユニ
ットセルの第１の電極、バリア金属層３と分離されてい
る。
【００３８】図２（ａ）はキャパシタ分離用絶縁膜８と
素子分離用絶縁膜９とを示す平面図である。図１は図２
（ａ）のＩ−Ｉ方向に沿った断面図に対応する。図２
（ａ）に示すように２つのスイッチングトランジスタを
第２の主表面側に搭載する薄膜シリコン層３１は素子分
離用絶縁膜９により隣接する他の薄膜シリコン層３１と
分離されている。スイッチングトランジスタ９１ａに接
続される薄膜キャパシタ４１と、スイッチングトランジ
スタ９１ｂに接続する薄膜キャパシタ４１とはキャパシ
タ分離用絶縁膜８により互いに分離されている。薄膜キ
ャパシタ４１はさらに素子分離用絶縁膜９により隣接す
る薄膜シリコン層直下（第１の主表面）に位置する他の
セルの薄膜キャパシタと分離されている。
素子分離用絶縁膜９とを示す平面図である。図１は図２
（ａ）のＩ−Ｉ方向に沿った断面図に対応する。図２
（ａ）に示すように２つのスイッチングトランジスタを
第２の主表面側に搭載する薄膜シリコン層３１は素子分
離用絶縁膜９により隣接する他の薄膜シリコン層３１と
分離されている。スイッチングトランジスタ９１ａに接
続される薄膜キャパシタ４１と、スイッチングトランジ
スタ９１ｂに接続する薄膜キャパシタ４１とはキャパシ
タ分離用絶縁膜８により互いに分離されている。薄膜キ
ャパシタ４１はさらに素子分離用絶縁膜９により隣接す
る薄膜シリコン層直下（第１の主表面）に位置する他の
セルの薄膜キャパシタと分離されている。
【００３９】図２（ｂ）は本発明の第１の実施の形態に
係るＤＲＡＭの等価回路図である。図２（ｂ）に明らか
なように本発明の第２の実施の形態に係るＤＲＡＭはユ
ニットセル（メモリセル）が１つのスイッチングトラン
ジスタ９１ａ，９１ｂ；９２ａ，９２ｂ；９３ａ，９３
ｂ；……と１つの薄膜キャパシタ４１とからなる１セル
１トランジスタの構造であり、ワード線（…，Ｗj-1 ，
Ｗj ，Ｗj+1 ，…）５７、およびビット線（…，
ｂi-1 ，ｂi ，ｂi+1 ，…）１８によりＸ−Ｙマトリッ
クスを構成している。対をなすスイッチングトランジス
タ９１ａと９１ｂの共通のドレイン領域は共通のビット
線に接続されている。各ワード線５７はワード線選択回
路１２６に、各ビット線１８はセンスアンプ１２８に接
続され、所望のセルに対しランダムアクセス可能になっ
ている。
係るＤＲＡＭの等価回路図である。図２（ｂ）に明らか
なように本発明の第２の実施の形態に係るＤＲＡＭはユ
ニットセル（メモリセル）が１つのスイッチングトラン
ジスタ９１ａ，９１ｂ；９２ａ，９２ｂ；９３ａ，９３
ｂ；……と１つの薄膜キャパシタ４１とからなる１セル
１トランジスタの構造であり、ワード線（…，Ｗj-1 ，
Ｗj ，Ｗj+1 ，…）５７、およびビット線（…，
ｂi-1 ，ｂi ，ｂi+1 ，…）１８によりＸ−Ｙマトリッ
クスを構成している。対をなすスイッチングトランジス
タ９１ａと９１ｂの共通のドレイン領域は共通のビット
線に接続されている。各ワード線５７はワード線選択回
路１２６に、各ビット線１８はセンスアンプ１２８に接
続され、所望のセルに対しランダムアクセス可能になっ
ている。
【００４０】図１に示すように薄膜キャパシタ４１の第
１の電極に接続されたバリア金属層３はコンタクトプラ
グ１３，ｎ+ 側壁拡散層１４およびｎ+ 不純物拡散層２
を介してスイッチングトランジスタ９１ａ又は９１ｂの
ｎ+ ソース領域４４ａ又は４４ｂと接続されているの
で、コンタクト抵抗は極めて小さい。図１に示す構成に
よれば、下地としてＳｉ基板１の（１００）面からなる
薄膜シリコン層３１が使用できるため、薄膜シリコン層
３１の下部側（第１の主表面側）全面に（１００）配向
した（Ｔｉ，Ａｌ）Ｎバリア金属層３、（１００）配向
したＳｒＲｕＯ3等の第１および第２の電極４６、さら
に（１００）配向した（Ｂａ，Ｓｒ）ＴｉＯ3 等の誘電
体膜５などを安定して作成することができる。このため
常誘電体キャパシタの誘電率のばらつきやリーク電流の
ばらつきを抑えることができる。また薄膜キャパシタ４
１が各スイッチングトランジスタ９１ａ又は９１ｂの下
に同一平面レベルに構成されているので、配線層の形成
時に薄膜キャパシタが存在することに起因した表面の段
差がなくなり、コンタクトや配線形成工程が容易にな
り、工程の簡略化や平坦化工程の簡略化が達成できる。
また薄膜キャパシタ４１の第１の電極４とスイッチング
トランジスタ９１ａ，９１ｂをキャパシタ分離用絶縁膜
８および素子分離用絶縁膜９により同時に分離できるた
め、マスク合わせ誤差が少なく、製品の歩留まりが向上
する。また、薄膜キャパシタ４１がスイッチングトラン
ジスタ９１ａ，９１ｂの下部側（第１の主表面側）の領
域に立体化されてあるので、スイッチングトランジスタ
９１ａ，９１ｂの下側（第１の主表面側）の領域すべて
がキャパシタ領域として使用できる。このため各メモリ
セルにおける薄膜キャパシタの占める面積をメモリセル
の面積を大きくせずに確保できる。その結果、ＤＲＡＭ
の蓄積電荷量を大きくでき、メモリセル動作マージンを
大きくできる。また、図示はしないが、周辺回路の部分
については、薄膜キャパシタ４１の代りに絶縁膜を充当
することにより、薄膜ＳＯＩ構造にすることが可能であ
り、トランジスタの高速動作や低消費電力動作をさせる
ことが可能である。
１の電極に接続されたバリア金属層３はコンタクトプラ
グ１３，ｎ+ 側壁拡散層１４およびｎ+ 不純物拡散層２
を介してスイッチングトランジスタ９１ａ又は９１ｂの
ｎ+ ソース領域４４ａ又は４４ｂと接続されているの
で、コンタクト抵抗は極めて小さい。図１に示す構成に
よれば、下地としてＳｉ基板１の（１００）面からなる
薄膜シリコン層３１が使用できるため、薄膜シリコン層
３１の下部側（第１の主表面側）全面に（１００）配向
した（Ｔｉ，Ａｌ）Ｎバリア金属層３、（１００）配向
したＳｒＲｕＯ3等の第１および第２の電極４６、さら
に（１００）配向した（Ｂａ，Ｓｒ）ＴｉＯ3 等の誘電
体膜５などを安定して作成することができる。このため
常誘電体キャパシタの誘電率のばらつきやリーク電流の
ばらつきを抑えることができる。また薄膜キャパシタ４
１が各スイッチングトランジスタ９１ａ又は９１ｂの下
に同一平面レベルに構成されているので、配線層の形成
時に薄膜キャパシタが存在することに起因した表面の段
差がなくなり、コンタクトや配線形成工程が容易にな
り、工程の簡略化や平坦化工程の簡略化が達成できる。
また薄膜キャパシタ４１の第１の電極４とスイッチング
トランジスタ９１ａ，９１ｂをキャパシタ分離用絶縁膜
８および素子分離用絶縁膜９により同時に分離できるた
め、マスク合わせ誤差が少なく、製品の歩留まりが向上
する。また、薄膜キャパシタ４１がスイッチングトラン
ジスタ９１ａ，９１ｂの下部側（第１の主表面側）の領
域に立体化されてあるので、スイッチングトランジスタ
９１ａ，９１ｂの下側（第１の主表面側）の領域すべて
がキャパシタ領域として使用できる。このため各メモリ
セルにおける薄膜キャパシタの占める面積をメモリセル
の面積を大きくせずに確保できる。その結果、ＤＲＡＭ
の蓄積電荷量を大きくでき、メモリセル動作マージンを
大きくできる。また、図示はしないが、周辺回路の部分
については、薄膜キャパシタ４１の代りに絶縁膜を充当
することにより、薄膜ＳＯＩ構造にすることが可能であ
り、トランジスタの高速動作や低消費電力動作をさせる
ことが可能である。
【００４１】次に図３乃至図６を用いて図１に示す本発
明の第１の実施の形態に係るＤＲＡＭの製造方法をスイ
ッチングトランジスタ９１ａ側のみに着目して説明す
る。
明の第１の実施の形態に係るＤＲＡＭの製造方法をスイ
ッチングトランジスタ９１ａ側のみに着目して説明す
る。
【００４２】（イ）まず図３（ａ）の模式断面図に示す
ように、ｐ型Ｓｉ（１００）基板１の第１の主表面に深
さ０．１μｍ程度のｎ+ 不純物拡散層２を形成した後、
バリア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
と第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜を
いずれもＤＣスパッタ法により基板温度６００℃で連続
してエピタキシャル成長する。次に図３（ｂ）に示すよ
うに、隣接するキャパシタを分離するための第１の溝お
よび素子分離用の第２の溝をフォトリソグラフィーおよ
び反応性イオンエッチング（ＲＩＥ）法により形成し、
それぞれにキャパシタ分離用絶縁膜８および素子分離用
絶縁膜９としての酸化膜（ＳｉＯ2 膜）をＣＶＤ法を用
いて成膜する。その後に化学的機械的研磨（以後ＣＭＰ
と略称）により第１の主表面側を平坦化し第１および第
２の溝内に酸化膜を埋め込む。なお、このときに第１の
電極４の表面を保護するために、研磨停止層としてあら
かじめＴｉＮ膜などを形成しておき、ＣＭＰ後にエッチ
ング除去するなどの方法を使用することかできる。
ように、ｐ型Ｓｉ（１００）基板１の第１の主表面に深
さ０．１μｍ程度のｎ+ 不純物拡散層２を形成した後、
バリア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
と第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜を
いずれもＤＣスパッタ法により基板温度６００℃で連続
してエピタキシャル成長する。次に図３（ｂ）に示すよ
うに、隣接するキャパシタを分離するための第１の溝お
よび素子分離用の第２の溝をフォトリソグラフィーおよ
び反応性イオンエッチング（ＲＩＥ）法により形成し、
それぞれにキャパシタ分離用絶縁膜８および素子分離用
絶縁膜９としての酸化膜（ＳｉＯ2 膜）をＣＶＤ法を用
いて成膜する。その後に化学的機械的研磨（以後ＣＭＰ
と略称）により第１の主表面側を平坦化し第１および第
２の溝内に酸化膜を埋め込む。なお、このときに第１の
電極４の表面を保護するために、研磨停止層としてあら
かじめＴｉＮ膜などを形成しておき、ＣＭＰ後にエッチ
ング除去するなどの方法を使用することかできる。
【００４３】（ロ）次に図３（ｃ）に示すように、誘電
体薄膜としてのＢａモル分率３０％で厚さ２０ｎｍのＢ
ＳＴＯ薄膜５、さらに第２の電極として厚さ２０ｎｍの
ＳｒＲｕＯ3 膜６をそれぞれＲＦおよびＤＣスパッタ法
により基板温度６００℃でエピタキシャル成長する。キ
ャパシタ分離用絶縁膜８および素子分離用絶縁膜９の上
部のＢＳＴＯ薄膜およびＳｒＲｕＯ3 膜は多結晶化した
ＢＳＴＯ膜やＳｒＲｕＯ3 膜となる。以後においては多
結晶化したＢＳＴＯ膜およびＳｒＲｕＯ3 膜をそれぞれ
「ポリＢＳＴＯ薄膜」５ｐ、および「ポリＳｒＲｕＯ3
膜」６ｐと呼ぶ。さらに、プレート電極２２として室温
で膜厚２００ｎｍのＴｉＮ膜を全面に形成する。
体薄膜としてのＢａモル分率３０％で厚さ２０ｎｍのＢ
ＳＴＯ薄膜５、さらに第２の電極として厚さ２０ｎｍの
ＳｒＲｕＯ3 膜６をそれぞれＲＦおよびＤＣスパッタ法
により基板温度６００℃でエピタキシャル成長する。キ
ャパシタ分離用絶縁膜８および素子分離用絶縁膜９の上
部のＢＳＴＯ薄膜およびＳｒＲｕＯ3 膜は多結晶化した
ＢＳＴＯ膜やＳｒＲｕＯ3 膜となる。以後においては多
結晶化したＢＳＴＯ膜およびＳｒＲｕＯ3 膜をそれぞれ
「ポリＢＳＴＯ薄膜」５ｐ、および「ポリＳｒＲｕＯ3
膜」６ｐと呼ぶ。さらに、プレート電極２２として室温
で膜厚２００ｎｍのＴｉＮ膜を全面に形成する。
【００４４】（ハ）次に図４（ｄ）に示すように、貼り
合わせ用絶縁膜としてＢＰＳＧ膜７を例えば５００ｎｍ
程度成膜した後、その表面を例えばＣＭＰ法などにより
平坦化を行ない、鏡面を得る。
合わせ用絶縁膜としてＢＰＳＧ膜７を例えば５００ｎｍ
程度成膜した後、その表面を例えばＣＭＰ法などにより
平坦化を行ない、鏡面を得る。
【００４５】（ニ）次に支持基板１０を用意し、図４
（ｅ）に示すように、支持基板１０の表面に他のＢＰＳ
Ｇ膜１１を作成し、その表面を平坦化し鏡面を得る。そ
してＢＰＳＧ膜の鏡面同士を突き合わせてｐ型Ｓｉ（１
００）基板１と支持基板１０とを接着する。接着には、
公知の方法、例えば９００℃程度の熱処理により行えば
よい。
（ｅ）に示すように、支持基板１０の表面に他のＢＰＳ
Ｇ膜１１を作成し、その表面を平坦化し鏡面を得る。そ
してＢＰＳＧ膜の鏡面同士を突き合わせてｐ型Ｓｉ（１
００）基板１と支持基板１０とを接着する。接着には、
公知の方法、例えば９００℃程度の熱処理により行えば
よい。
【００４６】（ホ）次に図５（ｆ）に示すように、ｐ型
Ｓｉ（１００）基板の第２の主表面側から研磨してい
き、素子分離用絶縁膜９を停止層とし、例えば１５０ｎ
ｍ程度の厚さの薄膜シリコン層３１を形成する。薄膜シ
リコン層３１を得るためには、スマートカット基板等の
接着，ＲＩＥによるＳＯＩの形成方法を用いても良い。
もちろん薄膜シリコン層３１の第２の主表面は後のトラ
ンジスタ形成工程に耐えるように鏡面研磨されている。
また、第１の主表面側から形成された素子分離用絶縁膜
９により、トランジスタ形成領域についても同時に素子
分離されている。
Ｓｉ（１００）基板の第２の主表面側から研磨してい
き、素子分離用絶縁膜９を停止層とし、例えば１５０ｎ
ｍ程度の厚さの薄膜シリコン層３１を形成する。薄膜シ
リコン層３１を得るためには、スマートカット基板等の
接着，ＲＩＥによるＳＯＩの形成方法を用いても良い。
もちろん薄膜シリコン層３１の第２の主表面は後のトラ
ンジスタ形成工程に耐えるように鏡面研磨されている。
また、第１の主表面側から形成された素子分離用絶縁膜
９により、トランジスタ形成領域についても同時に素子
分離されている。
【００４７】（ヘ）次に、通常のフォトリソグラフィー
法とＲＩＥ法などのドライエッチング技術を用いて素子
分離用絶縁膜９に隣接して接続孔を開口する。このとき
のエッチング条件として、バリア金属層３ないし第１の
電極４をストッパーとして用いて選択的にストップさせ
ると良い。次に図５（ｇ）に示すように、この接続孔の
全面に例えばｎ+ 型不純物を含んだドープド・ポリシリ
コン膜を約２００ｎｍ程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより接続孔にｎ
+ ドープド・ポリシリコン膜からなるコンタクトプラグ
１３を形成する。この後ＲＴＡ（ラピッド・サーマル・
アニール；Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌ）
法で８００℃程度、２０秒間、窒素雰囲気でアニールす
ることによりｎ+ 型不純物をｐ型Ｓｉ（１００）基板１
へ接続孔の側面より拡散しｎ+側壁拡散層１４を形成す
る。
法とＲＩＥ法などのドライエッチング技術を用いて素子
分離用絶縁膜９に隣接して接続孔を開口する。このとき
のエッチング条件として、バリア金属層３ないし第１の
電極４をストッパーとして用いて選択的にストップさせ
ると良い。次に図５（ｇ）に示すように、この接続孔の
全面に例えばｎ+ 型不純物を含んだドープド・ポリシリ
コン膜を約２００ｎｍ程度の膜厚で堆積し、全面をＣＭ
Ｐなどの方法でエッチバックすることにより接続孔にｎ
+ ドープド・ポリシリコン膜からなるコンタクトプラグ
１３を形成する。この後ＲＴＡ（ラピッド・サーマル・
アニール；Ｒａｐｉｄ ＴｈｅｒｍａｌＡｎｎｅａｌ）
法で８００℃程度、２０秒間、窒素雰囲気でアニールす
ることによりｎ+ 型不純物をｐ型Ｓｉ（１００）基板１
へ接続孔の側面より拡散しｎ+側壁拡散層１４を形成す
る。
【００４８】（ト）次に一般的なＭＯＳプロセスを使用
して、スイッチングトランジスタ９１ａを薄膜シリコン
層の第２の主表面側に形成する。すなわち図６に示すよ
うにｎ+ ソース領域４４ａ、ｎ+ ドレイン領域４５、ゲ
ート酸化膜１６、ゲート電極４７（ワード線５７）から
なるスイッチングトランジスタ９１を形成する。さらに
第１の層間絶縁膜１９を堆積し、ｎ+ ドレイン領域４５
の上部の層間絶縁膜１９を除去し、コンタクトプラグ５
１を埋め込みビット線１８を形成する。さらにビット線
１８の上部に第２の層間絶縁膜２０を堆積すれば、図６
に示す本発明の第１の実施の形態に係るＤＲＡＭが完成
する。以上の説明ではスイッチングトランジスタ９１ａ
のみに着目して説明したが、スイッチングトランジスタ
９１ｂも同一工程で同時に完成することはもちろんであ
る。ただし、図６に示すように上記製造工程ではキャパ
シタ分離用絶縁膜８および素子分離用絶縁膜９の下部が
ポリＢＳＴＯ薄膜５ｐ、ポリＳｒＲｕＯ3 膜６ｐとなっ
ている点で厳密には図１に示した構造とは若干異なる。
して、スイッチングトランジスタ９１ａを薄膜シリコン
層の第２の主表面側に形成する。すなわち図６に示すよ
うにｎ+ ソース領域４４ａ、ｎ+ ドレイン領域４５、ゲ
ート酸化膜１６、ゲート電極４７（ワード線５７）から
なるスイッチングトランジスタ９１を形成する。さらに
第１の層間絶縁膜１９を堆積し、ｎ+ ドレイン領域４５
の上部の層間絶縁膜１９を除去し、コンタクトプラグ５
１を埋め込みビット線１８を形成する。さらにビット線
１８の上部に第２の層間絶縁膜２０を堆積すれば、図６
に示す本発明の第１の実施の形態に係るＤＲＡＭが完成
する。以上の説明ではスイッチングトランジスタ９１ａ
のみに着目して説明したが、スイッチングトランジスタ
９１ｂも同一工程で同時に完成することはもちろんであ
る。ただし、図６に示すように上記製造工程ではキャパ
シタ分離用絶縁膜８および素子分離用絶縁膜９の下部が
ポリＢＳＴＯ薄膜５ｐ、ポリＳｒＲｕＯ3 膜６ｐとなっ
ている点で厳密には図１に示した構造とは若干異なる。
【００４９】図３〜図６に示す方法によって製造するこ
とにより薄膜キャパシタの第１および第２の電極と誘電
膜はｐ型Ｓｉ（１００）基板の方位に合わせて（１０
０）面でエピタキシャル成長していることが確かめられ
た。このため非常に高い誘電率の常誘電体膜が得られ、
その誘電率は９３０と非常に大きな値が得られた。この
常誘電体膜を使用した薄板キャパシタにより良好なＤＲ
ＡＭの動きが確認された。
とにより薄膜キャパシタの第１および第２の電極と誘電
膜はｐ型Ｓｉ（１００）基板の方位に合わせて（１０
０）面でエピタキシャル成長していることが確かめられ
た。このため非常に高い誘電率の常誘電体膜が得られ、
その誘電率は９３０と非常に大きな値が得られた。この
常誘電体膜を使用した薄板キャパシタにより良好なＤＲ
ＡＭの動きが確認された。
【００５０】キャパシタ分離用絶縁膜８および素子分離
用絶縁膜９の下部が図６のように多結晶化しないように
するためには、以下のようにすればよい。すなわち、図
７および図８は本発明の第１の実施の形態に係るＤＲＡ
Ｍの他の製造方法を示す工程断面図である。
用絶縁膜９の下部が図６のように多結晶化しないように
するためには、以下のようにすればよい。すなわち、図
７および図８は本発明の第１の実施の形態に係るＤＲＡ
Ｍの他の製造方法を示す工程断面図である。
【００５１】（イ）まず図７（ａ）に示すように、ｐ型
Ｓｉ（１００）基板１の第１の主表面に深さ０．１μｍ
程度のｎ+ 不純物拡散層２を形成した後、バリア金属層
３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，第１の電
極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘電体薄膜
５としてＢａのモル分率３０％で厚さ２０ｎｍのＢＳＴ
Ｏ薄膜、さらに第２の電極６として厚さ２０ｎｍのＳｒ
ＲｕＯ3 膜を、基板温度６００℃でＲＦあるいはＤＣス
パッタ法により大気中に出さずに連続してエピタキシャ
ル成長する。次にプレート電極２２として室温で膜厚２
００ｎｍのＴｉＮ膜を形成し、さらに、貼り合わせ用絶
縁膜７としてＢＰＳＧを例えば５００ｎｍ程度成膜した
後、例えばＣＭＰなどにより平坦化を行い、その表面を
鏡面にする。
Ｓｉ（１００）基板１の第１の主表面に深さ０．１μｍ
程度のｎ+ 不純物拡散層２を形成した後、バリア金属層
３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，第１の電
極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘電体薄膜
５としてＢａのモル分率３０％で厚さ２０ｎｍのＢＳＴ
Ｏ薄膜、さらに第２の電極６として厚さ２０ｎｍのＳｒ
ＲｕＯ3 膜を、基板温度６００℃でＲＦあるいはＤＣス
パッタ法により大気中に出さずに連続してエピタキシャ
ル成長する。次にプレート電極２２として室温で膜厚２
００ｎｍのＴｉＮ膜を形成し、さらに、貼り合わせ用絶
縁膜７としてＢＰＳＧを例えば５００ｎｍ程度成膜した
後、例えばＣＭＰなどにより平坦化を行い、その表面を
鏡面にする。
【００５２】（ロ）次に、別途支持基板１０を用意す
る。そして図７（ｂ）に示すように支持基板１０の表面
にＢＰＳＧ膜１１を作成し、その表面を鏡面に仕上げ
る。この鏡面になったＢＰＳＧ膜同士７，１１を突き合
わせて、支持基板１０とｐ型Ｓｉ（１００）基板１とを
接着する。接着には、公知の方法、例えば９００℃程度
の熱処理により行えばよい。
る。そして図７（ｂ）に示すように支持基板１０の表面
にＢＰＳＧ膜１１を作成し、その表面を鏡面に仕上げ
る。この鏡面になったＢＰＳＧ膜同士７，１１を突き合
わせて、支持基板１０とｐ型Ｓｉ（１００）基板１とを
接着する。接着には、公知の方法、例えば９００℃程度
の熱処理により行えばよい。
【００５３】（ハ）次に図７（ｃ）に示すように、ｐ型
Ｓｉ（１００）基板１の第２の主表面側から研磨してい
き、例えば１５０ｎｍ低度の厚さの薄膜シリコン層３１
を形成する。薄膜シリコン層３１の形成は、この他の方
法でもよい。たとえば、スマートカット基板等の接着、
ＲＩＥによるＳＯＩの形成方法を用いても良い。もちろ
ん薄膜シリコン層３１の表面は後のトランジスタ形成工
程に耐えるように鏡面研磨する。次に、隣接するキャパ
シタ間分離用の第１の溝をリソグラフィーおよびＲＩＥ
法などのエッチング技術により形成する。このとき、誘
電体薄膜５をエッチング停止層として使用することが好
ましい。第１の溝の深さよりも厚いＳｉＯ2 等の絶縁膜
をＣＶＤ法等により成膜後にＣＭＰなどにより平坦化
し、第１の溝をキャパシタ分離用絶縁膜８で埋め込む。
さらに、ＲＩＥなどによりキャパシタ分離用絶縁膜８の
表面を選択的に浅くエッチバックした後、単結晶シリコ
ン電極２５を形成し、再び平坦化する。このときの単結
晶シリコン電極２５の形成方法として、アモルファスシ
リコン層をコンフォーマルに形成した後にＲＴＰなどの
熱処理により側壁部分より結晶化して単結晶とする方
法、選択成長ＣＶＤ法などにより単結晶シリコンを選択
的に埋め込む方法などの公知の技術を用いればよい。ま
た、場合によっては、ポリシリコンを埋め込んでから単
結化しても良い。
Ｓｉ（１００）基板１の第２の主表面側から研磨してい
き、例えば１５０ｎｍ低度の厚さの薄膜シリコン層３１
を形成する。薄膜シリコン層３１の形成は、この他の方
法でもよい。たとえば、スマートカット基板等の接着、
ＲＩＥによるＳＯＩの形成方法を用いても良い。もちろ
ん薄膜シリコン層３１の表面は後のトランジスタ形成工
程に耐えるように鏡面研磨する。次に、隣接するキャパ
シタ間分離用の第１の溝をリソグラフィーおよびＲＩＥ
法などのエッチング技術により形成する。このとき、誘
電体薄膜５をエッチング停止層として使用することが好
ましい。第１の溝の深さよりも厚いＳｉＯ2 等の絶縁膜
をＣＶＤ法等により成膜後にＣＭＰなどにより平坦化
し、第１の溝をキャパシタ分離用絶縁膜８で埋め込む。
さらに、ＲＩＥなどによりキャパシタ分離用絶縁膜８の
表面を選択的に浅くエッチバックした後、単結晶シリコ
ン電極２５を形成し、再び平坦化する。このときの単結
晶シリコン電極２５の形成方法として、アモルファスシ
リコン層をコンフォーマルに形成した後にＲＴＰなどの
熱処理により側壁部分より結晶化して単結晶とする方
法、選択成長ＣＶＤ法などにより単結晶シリコンを選択
的に埋め込む方法などの公知の技術を用いればよい。ま
た、場合によっては、ポリシリコンを埋め込んでから単
結化しても良い。
【００５４】（ニ）次に図８（ｄ）に示すように、素子
間を分離するための第２の溝をリソグラフィーおよびＲ
ＩＥ等のエッチング技術により形成する。このときも誘
電体薄膜５をエッチング停止層として使用することが好
ましい。次にＣＶＤ法等によりＳｉＯ2 等の絶縁膜を第
２の溝の深さよりも厚く成膜後にＣＭＰなどにより平坦
化し、第２の溝に素子分離用絶縁膜９を埋め込む。
間を分離するための第２の溝をリソグラフィーおよびＲ
ＩＥ等のエッチング技術により形成する。このときも誘
電体薄膜５をエッチング停止層として使用することが好
ましい。次にＣＶＤ法等によりＳｉＯ2 等の絶縁膜を第
２の溝の深さよりも厚く成膜後にＣＭＰなどにより平坦
化し、第２の溝に素子分離用絶縁膜９を埋め込む。
【００５５】（ホ）次に、通常のフォトリソグラフィー
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件として、バリア
金属層３ないし第１の電極４をストッパーとして用いて
自動的にストップさせると良い。次に、全面に例えばｎ
+ 型不純物を含んだドープド・ポリシリコン膜を約２０
０ｎｍ程度の膜厚で堆積し、全面をＣＭＰなどの方法で
エッチバックすることにより接続孔を埋め込み図８
（ｅ）に示すようにｎ+ ドープドポリシリコン層からな
るコンタクトプラグ１３を形成する。この後ＲＴＡ法で
８００℃程度、２０秒、窒素雰囲気でアニールすること
によりｎ+ ドープドポリシリコン層１３からのｎ型不純
物を薄膜シリコン層３１に拡散し、ｎ+ 側壁拡散層１４
を形成する。
法とＲＩＥ法などのプラズマエッチングを用いて接続孔
を開口する。このときのエッチング条件として、バリア
金属層３ないし第１の電極４をストッパーとして用いて
自動的にストップさせると良い。次に、全面に例えばｎ
+ 型不純物を含んだドープド・ポリシリコン膜を約２０
０ｎｍ程度の膜厚で堆積し、全面をＣＭＰなどの方法で
エッチバックすることにより接続孔を埋め込み図８
（ｅ）に示すようにｎ+ ドープドポリシリコン層からな
るコンタクトプラグ１３を形成する。この後ＲＴＡ法で
８００℃程度、２０秒、窒素雰囲気でアニールすること
によりｎ+ ドープドポリシリコン層１３からのｎ型不純
物を薄膜シリコン層３１に拡散し、ｎ+ 側壁拡散層１４
を形成する。
【００５６】（ヘ）この後の工程は前述の図６を用いて
説明した工程と同様である。すなわち公知のＭＯＳプロ
セスを使用して、ｎ+ ソース領域４４ａ、ｎ+ ドレイン
領域４５、ゲート酸化膜１６、ゲート電極４７からなる
スイッチングトランジスタ９１ａや、ビット線１８等を
形成すれば図１に示す本発明の第１の実施の形態に係る
ＤＲＡＭが完成する。
説明した工程と同様である。すなわち公知のＭＯＳプロ
セスを使用して、ｎ+ ソース領域４４ａ、ｎ+ ドレイン
領域４５、ゲート酸化膜１６、ゲート電極４７からなる
スイッチングトランジスタ９１ａや、ビット線１８等を
形成すれば図１に示す本発明の第１の実施の形態に係る
ＤＲＡＭが完成する。
【００５７】上記方法においては２種類の埋め込み絶縁
膜８，９の形成は、まず図９に示すようなキャパシタ分
離用マスクパターン２３を用いて第１の溝のパターニン
グを行ない、第１の溝のエッチングによる形成絶縁膜の
埋め込み、平坦化、選択エッチバック、選択成長単結晶
シリコンの埋め込みと平坦化を行った後、素子分離用マ
スクパターン２４を用いて、薄膜シリコン層３１の選択
エッチングにより第２の溝の形成を行い、絶縁膜を埋め
込み、平坦化するという方法をとっているのでキャパシ
タ分離用絶縁膜８と素子分離用絶縁膜９を作成するとき
の厳密なマスク合わせ精度の要求を緩和することが可能
である。ここでマスクパターン２３，２４は開口部を示
すパターンであることはもちろんである。
膜８，９の形成は、まず図９に示すようなキャパシタ分
離用マスクパターン２３を用いて第１の溝のパターニン
グを行ない、第１の溝のエッチングによる形成絶縁膜の
埋め込み、平坦化、選択エッチバック、選択成長単結晶
シリコンの埋め込みと平坦化を行った後、素子分離用マ
スクパターン２４を用いて、薄膜シリコン層３１の選択
エッチングにより第２の溝の形成を行い、絶縁膜を埋め
込み、平坦化するという方法をとっているのでキャパシ
タ分離用絶縁膜８と素子分離用絶縁膜９を作成するとき
の厳密なマスク合わせ精度の要求を緩和することが可能
である。ここでマスクパターン２３，２４は開口部を示
すパターンであることはもちろんである。
【００５８】図７および図８に示す本発明の第１の実施
の形態に係るＤＲＡＭの他の製造方法によれば薄膜キャ
パシタ用の誘電体薄膜として非常に高い誘電率の常誘電
体膜が得られる。たとえばその誘電率として９２０とい
う大きな値が得られた。この誘電体薄膜を使用したキャ
パシタによりＤＲＡＭの動作が確認された。
の形態に係るＤＲＡＭの他の製造方法によれば薄膜キャ
パシタ用の誘電体薄膜として非常に高い誘電率の常誘電
体膜が得られる。たとえばその誘電率として９２０とい
う大きな値が得られた。この誘電体薄膜を使用したキャ
パシタによりＤＲＡＭの動作が確認された。
【００５９】上記本発明の第１の実施の形態に係るＤＲ
ＡＭの他の製造方法は、セル領域のパターニングを基本
的に全て貼り合わせ後に第２の主表面側から行うという
特徴がある。従って、Ｓｉウェハの第１の表面と第２の
表面を別々にパターニングする際に煩雑な両面マスク合
わせ工程が不要となり、両面マスク合わせ時のマスクの
合わせずれの問題を回避できるという非常に大きな特徴
がある。さらに、セル領域全面に渡ってエピタキシャル
誘電体層が形成されているため、高い信頼性と性能が期
待できる。
ＡＭの他の製造方法は、セル領域のパターニングを基本
的に全て貼り合わせ後に第２の主表面側から行うという
特徴がある。従って、Ｓｉウェハの第１の表面と第２の
表面を別々にパターニングする際に煩雑な両面マスク合
わせ工程が不要となり、両面マスク合わせ時のマスクの
合わせずれの問題を回避できるという非常に大きな特徴
がある。さらに、セル領域全面に渡ってエピタキシャル
誘電体層が形成されているため、高い信頼性と性能が期
待できる。
【００６０】なお、図示はしないが、セル周辺のプレー
ト電極とのコンタクトにおいても、第２の主表面からの
加工により、絶縁溝およびコンタクトプラグを作成する
ことができる。
ト電極とのコンタクトにおいても、第２の主表面からの
加工により、絶縁溝およびコンタクトプラグを作成する
ことができる。
【００６１】［第２の実施の形態］図１０は本発明の第
２の実施の形態に係るＤＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図１０において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体膜５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対抗した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６，ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ｎ+ ドレイン領域
４５、ゲート酸化膜４７とから構成されている。スイッ
チングトランジスタ９１ａおよび９１ｂのゲート電極４
７はいずれもドープドポリシリコン層４７ａと高融点金
属のシリサイド層４７ｂからなる２層構造である。高融
点金属のシリサイド層のかわりに高融点金属を用いても
よい。ゲート電極４７はワード線を兼ねている。スイッ
チングトランジスタ９１ａおよび９１ｂの共通のｎ+ ド
レイン電極４５はコンタクトプラグ５１を介してビット
線１８に接続されている。２つのスイッチングトランジ
スタ９１ａおよび９１ｂが形成されている薄膜シリコン
層３１は素子分離用絶縁膜９により隣接する薄膜シリコ
ン層と互いに分離されている。薄膜シリコン層３１の周
辺にはｎ+ 側壁拡散層１４が形成され、ｎ+ 側壁拡散層
１４と素子分離用絶縁膜９との間にはｎ+ ドープドポリ
シリコンからなるコンタクトプラグ１３が形成されてい
る。さらに薄膜シリコン層３１の第１の主表面側にはｎ
+ 不純物拡散層２が形成されている。ＤＲＡＭの薄膜キ
ャパシタ４１を構成する第１の電極４とｎ+ 不純物拡散
層２との間にはバリア金属層３が形成され、第１の電極
４を構成している元素が薄膜シリコン層に拡散するのを
防止している。薄膜キャパシタ４１の第２の電極６の下
部にはプレート電極２２が接続されている。素子分離用
絶縁膜９は薄膜シリコン層３１の上面（第２の主表面）
から、プレート電極２２に達するまで深く形成され、キ
ャパシタ分離用絶縁膜８と共に、隣接するメモリセル
（ユニットセル）の薄膜キャパシタとを互いに分離して
いる。すなわち、本発明の第２の実施の形態においては
薄膜キャパシタ４１の第２の電極６がメモリセルごとに
独立している点が第１の実施の形態とは異なる。薄膜キ
ャパシタ４１は２つのスイッチングトランジスタ９１ａ
および９１ｂの下に同一平面レベルで形成されている。
２の実施の形態に係るＤＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図１０において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体膜５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対抗した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６，ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ｎ+ ドレイン領域
４５、ゲート酸化膜４７とから構成されている。スイッ
チングトランジスタ９１ａおよび９１ｂのゲート電極４
７はいずれもドープドポリシリコン層４７ａと高融点金
属のシリサイド層４７ｂからなる２層構造である。高融
点金属のシリサイド層のかわりに高融点金属を用いても
よい。ゲート電極４７はワード線を兼ねている。スイッ
チングトランジスタ９１ａおよび９１ｂの共通のｎ+ ド
レイン電極４５はコンタクトプラグ５１を介してビット
線１８に接続されている。２つのスイッチングトランジ
スタ９１ａおよび９１ｂが形成されている薄膜シリコン
層３１は素子分離用絶縁膜９により隣接する薄膜シリコ
ン層と互いに分離されている。薄膜シリコン層３１の周
辺にはｎ+ 側壁拡散層１４が形成され、ｎ+ 側壁拡散層
１４と素子分離用絶縁膜９との間にはｎ+ ドープドポリ
シリコンからなるコンタクトプラグ１３が形成されてい
る。さらに薄膜シリコン層３１の第１の主表面側にはｎ
+ 不純物拡散層２が形成されている。ＤＲＡＭの薄膜キ
ャパシタ４１を構成する第１の電極４とｎ+ 不純物拡散
層２との間にはバリア金属層３が形成され、第１の電極
４を構成している元素が薄膜シリコン層に拡散するのを
防止している。薄膜キャパシタ４１の第２の電極６の下
部にはプレート電極２２が接続されている。素子分離用
絶縁膜９は薄膜シリコン層３１の上面（第２の主表面）
から、プレート電極２２に達するまで深く形成され、キ
ャパシタ分離用絶縁膜８と共に、隣接するメモリセル
（ユニットセル）の薄膜キャパシタとを互いに分離して
いる。すなわち、本発明の第２の実施の形態においては
薄膜キャパシタ４１の第２の電極６がメモリセルごとに
独立している点が第１の実施の形態とは異なる。薄膜キ
ャパシタ４１は２つのスイッチングトランジスタ９１ａ
および９１ｂの下に同一平面レベルで形成されている。
【００６２】図１０に示すように本発明の第２の実施の
形態に係るＤＲＡＭの薄膜キャパシタ４１の第１の電極
に接続されたバリア金属層３はコンタクトプラグ１３，
ｎ+側壁拡散層１４およびｎ+ 不純物拡散層２を介して
スイッチングトランジスタ９１ａのｎ+ ソース領域４４
ａ又はスイッチングトランジスタ９１ｂのｎ+ ソース領
域４４ｂと接続されているので、コンタクト抵抗は極め
て小さい。図１０に示す構成によれば、下地としてＳｉ
（１００）基板１の（１００）面が使用できるため、薄
膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 等の第１および第２の
電極４６、さらに（１００）配向した（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 等の誘電体膜５などを安定して作成することがで
きる。このため常誘電体キャパシタの誘電率のばらつき
やリーク電流のばらつきを抑えることができる。また、
薄膜キャパシタ４１が２つのスイッチングトランジスタ
９１ａおよび９１ｂの下に同一平面レベルで配置されて
いるので、配線層の形成時に薄膜キャパシタの存在によ
る段差がなくなり、コンタクトや配線形成工程が容易に
なり、工程の簡略化や平坦化工程の簡略化が達成でき
る。また薄膜キャパシタ４１の第１の電極４と薄膜シリ
コン層３１をキャパシタ分離用絶縁膜８および素子分離
用絶縁膜９により同時に分離できるため製品の歩留まり
が向上する。また、薄膜キャパシタ４１が２つのスイッ
チングトランジスタ９１ａおよび９１ｂを形成した薄膜
シリコン層３１の下部領域に同一平面レベルで配置され
立体化されるので、薄膜シリコン層３１の下のすべての
領域がキャパシタ領域として使用できる。このため各メ
モリセルにおける薄膜キャパシタの占める面積をメモリ
セルの面積を大きくせずに確保できる。その結果、ＤＲ
ＡＭの蓄積電荷量を大きくでき、メモリセル動作マージ
ンを大きくでき、製品の歩留まりを向上できる。
形態に係るＤＲＡＭの薄膜キャパシタ４１の第１の電極
に接続されたバリア金属層３はコンタクトプラグ１３，
ｎ+側壁拡散層１４およびｎ+ 不純物拡散層２を介して
スイッチングトランジスタ９１ａのｎ+ ソース領域４４
ａ又はスイッチングトランジスタ９１ｂのｎ+ ソース領
域４４ｂと接続されているので、コンタクト抵抗は極め
て小さい。図１０に示す構成によれば、下地としてＳｉ
（１００）基板１の（１００）面が使用できるため、薄
膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 等の第１および第２の
電極４６、さらに（１００）配向した（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 等の誘電体膜５などを安定して作成することがで
きる。このため常誘電体キャパシタの誘電率のばらつき
やリーク電流のばらつきを抑えることができる。また、
薄膜キャパシタ４１が２つのスイッチングトランジスタ
９１ａおよび９１ｂの下に同一平面レベルで配置されて
いるので、配線層の形成時に薄膜キャパシタの存在によ
る段差がなくなり、コンタクトや配線形成工程が容易に
なり、工程の簡略化や平坦化工程の簡略化が達成でき
る。また薄膜キャパシタ４１の第１の電極４と薄膜シリ
コン層３１をキャパシタ分離用絶縁膜８および素子分離
用絶縁膜９により同時に分離できるため製品の歩留まり
が向上する。また、薄膜キャパシタ４１が２つのスイッ
チングトランジスタ９１ａおよび９１ｂを形成した薄膜
シリコン層３１の下部領域に同一平面レベルで配置され
立体化されるので、薄膜シリコン層３１の下のすべての
領域がキャパシタ領域として使用できる。このため各メ
モリセルにおける薄膜キャパシタの占める面積をメモリ
セルの面積を大きくせずに確保できる。その結果、ＤＲ
ＡＭの蓄積電荷量を大きくでき、メモリセル動作マージ
ンを大きくでき、製品の歩留まりを向上できる。
【００６３】図１１乃至図１３を用いて本発明の第２の
実施の形態に係るＤＲＡＭの製造方法を説明する。以下
の説明ではスイッチングトランジスタ９１ａに着目して
説明するが同時にスイッチングトランジスタ９１ｂ側の
工程も進むことはもちろんである。
実施の形態に係るＤＲＡＭの製造方法を説明する。以下
の説明ではスイッチングトランジスタ９１ａに着目して
説明するが同時にスイッチングトランジスタ９１ｂ側の
工程も進むことはもちろんである。
【００６４】（イ）まず図１１（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，
第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘
電体薄膜５としてＢａのモル分率３０％で厚さ２０ｎｍ
のＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎ
ｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるい
はＤＣスパッタ法により大気中に出さずに連続してエピ
タキシャル成長して、薄膜キャパシタを構成する。
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，
第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘
電体薄膜５としてＢａのモル分率３０％で厚さ２０ｎｍ
のＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎ
ｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるい
はＤＣスパッタ法により大気中に出さずに連続してエピ
タキシャル成長して、薄膜キャパシタを構成する。
【００６５】（ロ）次に図１１（ｂ）に示すように、隣
接する薄膜キャパシタを分離するための第１の溝部６１
および素子分離用の第２の溝部６２をリソグラフィーお
よびＲＩＥ法などにより、第２の電極６、誘電体薄膜
５、第１の電極４、バリア金属層３、ｎ+ 不純物拡散層
２およびｐ型Ｓｉ（１００）基板１をエッチングして形
成する。なお、第１の溝部６１，第２の溝部６２のエッ
チング加工後、誘電体薄膜の端面におけるリークを防ぐ
ために、第１および第２の電極であるＳｒＲｕＯ3 膜
４，６を選択的に湿式エッチングしてアンダーカット部
を形成する。
接する薄膜キャパシタを分離するための第１の溝部６１
および素子分離用の第２の溝部６２をリソグラフィーお
よびＲＩＥ法などにより、第２の電極６、誘電体薄膜
５、第１の電極４、バリア金属層３、ｎ+ 不純物拡散層
２およびｐ型Ｓｉ（１００）基板１をエッチングして形
成する。なお、第１の溝部６１，第２の溝部６２のエッ
チング加工後、誘電体薄膜の端面におけるリークを防ぐ
ために、第１および第２の電極であるＳｒＲｕＯ3 膜
４，６を選択的に湿式エッチングしてアンダーカット部
を形成する。
【００６６】（ハ）次にＳｉＯ2 等の絶縁膜をＣＶＤ法
等により第１および第２の溝６１，６２の深さよりも厚
く成膜する。その後図１１（ｃ）に示すようにその表面
をＣＭＰなどにより平坦化する。なお、このとき第２の
電極６の表面を保護するために、研磨停止層としてあら
かじめＴｉＮ膜などを形成しておき、ＣＭＰ後にエッチ
ング除去するなどの方法を使用することができる。
等により第１および第２の溝６１，６２の深さよりも厚
く成膜する。その後図１１（ｃ）に示すようにその表面
をＣＭＰなどにより平坦化する。なお、このとき第２の
電極６の表面を保護するために、研磨停止層としてあら
かじめＴｉＮ膜などを形成しておき、ＣＭＰ後にエッチ
ング除去するなどの方法を使用することができる。
【００６７】（ニ）次に図１２（ｄ）に示すように、プ
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに、貼り合わせ用絶縁膜７とし
てＢＰＳＧ膜を例えば５００ｎ程度成膜した後、例えば
ＣＭＰ法などによりその表面を平坦化し、鏡面を得る。
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに、貼り合わせ用絶縁膜７とし
てＢＰＳＧ膜を例えば５００ｎ程度成膜した後、例えば
ＣＭＰ法などによりその表面を平坦化し、鏡面を得る。
【００６８】（ホ）次に図１２（ｅ）に示すように、別
途支持基板１０を用意し、その表面にＢＰＳＧ膜１１を
作成し、ＢＰＳＧ膜１１の表面を平坦化し鏡面を得る。
共に表面が鏡面となったＢＰＳＧ膜同士を突き合わせて
ｐ型Ｓｉ（１００）基板１と支持基板１０とを接着す
る。接着には、公知の方法、例えば９００℃程度の熱処
理により行えばよい。
途支持基板１０を用意し、その表面にＢＰＳＧ膜１１を
作成し、ＢＰＳＧ膜１１の表面を平坦化し鏡面を得る。
共に表面が鏡面となったＢＰＳＧ膜同士を突き合わせて
ｐ型Ｓｉ（１００）基板１と支持基板１０とを接着す
る。接着には、公知の方法、例えば９００℃程度の熱処
理により行えばよい。
【００６９】（ヘ）次に図１３（ｆ）に示すように、ｐ
型Ｓｉ（１００）基板１の第２の主表面から研磨してい
き、素子分離用絶縁膜９を停止層とし、例えば１５０ｎ
ｍ，程度の厚さの薄膜シリコン層３１を形成する。薄膜
シリコン層３１を得る方法としては、この他にスマート
カット基板の接着，研磨によるＳＯＩの形成方法等を用
いても良い。もちろん薄膜シリコン層３１の第２の主表
面は後のトランジスタ形成工程に耐えるように鏡面研磨
されている。また、第１の主表面側から形成された素子
分離用絶縁膜９によりトランジスタ形成領域についても
同時に素子分離されている。
型Ｓｉ（１００）基板１の第２の主表面から研磨してい
き、素子分離用絶縁膜９を停止層とし、例えば１５０ｎ
ｍ，程度の厚さの薄膜シリコン層３１を形成する。薄膜
シリコン層３１を得る方法としては、この他にスマート
カット基板の接着，研磨によるＳＯＩの形成方法等を用
いても良い。もちろん薄膜シリコン層３１の第２の主表
面は後のトランジスタ形成工程に耐えるように鏡面研磨
されている。また、第１の主表面側から形成された素子
分離用絶縁膜９によりトランジスタ形成領域についても
同時に素子分離されている。
【００７０】（ト）次に、通常のフォトリソグラフィー
法とＲＩＥ法などドライエッチングを用いて素子分離用
絶縁膜９に隣接して接続孔を開口する。このときのエッ
チング条件として、バリア金属層３ないし第１の電極４
をストッパーとして用いて選択的にストップさせると良
い。次に、図１３（ｇ）に示すように全面に例えばｎ+
型不純物を含んだドープド・ポリシリコン膜を約２００
ｎｍ程度の膜厚で堆積し、全面をＣＭＰなどの方法でエ
ッチバックすることによりこの接続孔にｎ+ ドープド・
ポリシリコン膜からなるコンタクトプラグ１３を形成す
る。この後ＲＴＡ法で８００℃程度、２０秒、窒素雰囲
気でアニールすることによりｎ+ ドープド・ポリシリコ
ン１３中のｎ型不純物を薄膜シリコン層３１中に拡散し
てｎ+ 側壁拡散層１４を形成する。
法とＲＩＥ法などドライエッチングを用いて素子分離用
絶縁膜９に隣接して接続孔を開口する。このときのエッ
チング条件として、バリア金属層３ないし第１の電極４
をストッパーとして用いて選択的にストップさせると良
い。次に、図１３（ｇ）に示すように全面に例えばｎ+
型不純物を含んだドープド・ポリシリコン膜を約２００
ｎｍ程度の膜厚で堆積し、全面をＣＭＰなどの方法でエ
ッチバックすることによりこの接続孔にｎ+ ドープド・
ポリシリコン膜からなるコンタクトプラグ１３を形成す
る。この後ＲＴＡ法で８００℃程度、２０秒、窒素雰囲
気でアニールすることによりｎ+ ドープド・ポリシリコ
ン１３中のｎ型不純物を薄膜シリコン層３１中に拡散し
てｎ+ 側壁拡散層１４を形成する。
【００７１】（チ）次に、公知のプロセスを使用してス
イッチングトランジスタ９１等を形成する。すなわち図
１０に示すｎ+ ソース領域４４ａ、ｎ+ ドレイン領域４
５、ゲート酸化膜４６、ゲート電極４７からなるスイッ
チングトランジスタ９１ａを薄膜シリコン層３１の第２
の主表面側に形成する。そしてゲート電極４７はワード
線５７を兼ねる。ｎ+ ドレイン領域４５にはコンタクト
プラグ５１を介してビット線１８を接続すれば本発明の
第２の実施の形態に係るＤＲＡＭが完成する。なお、コ
ンタクトプラグ５１はスイッチングトランジスタ９１の
上部に形成された第１の層間絶縁膜１９中に開口された
コンタクトホールを埋め込んで形成され、ビット線１８
の上部には第２の層間絶縁膜２０が形成されている。
イッチングトランジスタ９１等を形成する。すなわち図
１０に示すｎ+ ソース領域４４ａ、ｎ+ ドレイン領域４
５、ゲート酸化膜４６、ゲート電極４７からなるスイッ
チングトランジスタ９１ａを薄膜シリコン層３１の第２
の主表面側に形成する。そしてゲート電極４７はワード
線５７を兼ねる。ｎ+ ドレイン領域４５にはコンタクト
プラグ５１を介してビット線１８を接続すれば本発明の
第２の実施の形態に係るＤＲＡＭが完成する。なお、コ
ンタクトプラグ５１はスイッチングトランジスタ９１の
上部に形成された第１の層間絶縁膜１９中に開口された
コンタクトホールを埋め込んで形成され、ビット線１８
の上部には第２の層間絶縁膜２０が形成されている。
【００７２】上記の製造方法によれば、第１の電極４、
誘電体薄膜５、第２の電極６を連続成膜により作成する
ことができるため、誘電特性のばらつきを低く抑えるこ
とができる。その結果、薄膜キャパシタ４１用の誘電体
薄膜として非常に高い誘電率の常誘電体膜が得られ、そ
の誘電率は９５０と大きな値が得られた。この誘電体薄
膜を使用した薄膜キャパシタによりＤＲＡＭの動作が確
認された。図１１乃至図１３に示す製造方法によれば薄
膜キャパシタ４１の誘電体薄膜はキャパシタ分離用絶縁
膜８および素子分離用絶縁膜９の下を含めてすべて単結
晶エピタキシャル成長膜であるため信頼性が極めて高
い。
誘電体薄膜５、第２の電極６を連続成膜により作成する
ことができるため、誘電特性のばらつきを低く抑えるこ
とができる。その結果、薄膜キャパシタ４１用の誘電体
薄膜として非常に高い誘電率の常誘電体膜が得られ、そ
の誘電率は９５０と大きな値が得られた。この誘電体薄
膜を使用した薄膜キャパシタによりＤＲＡＭの動作が確
認された。図１１乃至図１３に示す製造方法によれば薄
膜キャパシタ４１の誘電体薄膜はキャパシタ分離用絶縁
膜８および素子分離用絶縁膜９の下を含めてすべて単結
晶エピタキシャル成長膜であるため信頼性が極めて高
い。
【００７３】［第３の実施の形態］図１４は本発明の第
３の実施の形態の変形例に係るＤＲＡＭのユニットセル
（メモリセル）を示す模式的断面図である。図１に示す
第１の実施の形態のＤＲＡＭと異なる点はキャパシタ分
離用絶縁膜８が、図１の場合より深く形成されている点
である。第３の実施の形態においては素子分離用絶縁膜
９は誘電体薄膜５の上面まで形成され、この絶縁膜９に
よってバリア金属３および第１の電極が分離されている
が、誘電体薄膜５および第２の電極６は分離されていな
い。誘電体薄膜５および第２の電極６はキャパシタ分離
用絶縁膜８によって分離されている。他は第１の実施の
形態と同様である。図１４に示す第２の実施の形態の構
造によっても図１に示す第１の実施の形態のＤＲＡＭと
同様の効果が得られる。
３の実施の形態の変形例に係るＤＲＡＭのユニットセル
（メモリセル）を示す模式的断面図である。図１に示す
第１の実施の形態のＤＲＡＭと異なる点はキャパシタ分
離用絶縁膜８が、図１の場合より深く形成されている点
である。第３の実施の形態においては素子分離用絶縁膜
９は誘電体薄膜５の上面まで形成され、この絶縁膜９に
よってバリア金属３および第１の電極が分離されている
が、誘電体薄膜５および第２の電極６は分離されていな
い。誘電体薄膜５および第２の電極６はキャパシタ分離
用絶縁膜８によって分離されている。他は第１の実施の
形態と同様である。図１４に示す第２の実施の形態の構
造によっても図１に示す第１の実施の形態のＤＲＡＭと
同様の効果が得られる。
【００７４】図１４に示す本発明の第３の実施の形態
は、その製造方法に特徴がある。図１５乃至図１８を用
いて第３の実施の形態に係るＤＲＡＭの製造方法をスイ
ッチングトランジスタ９１ａ側のみに着目して説明す
る。
は、その製造方法に特徴がある。図１５乃至図１８を用
いて第３の実施の形態に係るＤＲＡＭの製造方法をスイ
ッチングトランジスタ９１ａ側のみに着目して説明す
る。
【００７５】（イ）まず図１５（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成し、その後、素子分
離用の第２の溝をリソグラフィーおよびＲＩＥなどによ
るエッチングにより形成する。そしてこの第２の溝にＣ
ＶＤ法等により酸化膜（ＳｉＯ2 膜）等の絶縁膜を第２
の溝の深さよりも厚く成膜し、その後、その表面をＣＭ
Ｐなどにより平坦化して、素子分離用絶縁膜９を第２の
溝中に埋め込む。
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成し、その後、素子分
離用の第２の溝をリソグラフィーおよびＲＩＥなどによ
るエッチングにより形成する。そしてこの第２の溝にＣ
ＶＤ法等により酸化膜（ＳｉＯ2 膜）等の絶縁膜を第２
の溝の深さよりも厚く成膜し、その後、その表面をＣＭ
Ｐなどにより平坦化して、素子分離用絶縁膜９を第２の
溝中に埋め込む。
【００７６】（ロ）次に図１５（ｂ）に示すように、バ
リア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
膜，第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ
3 膜，誘電体薄膜５としてＢａのモル分率３０％で厚さ
２０ｎｍのＢＳＴＯ薄膜、さらに第２の電極６として厚
さ２０ｎｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲ
ＦあるいはＤＣスパッタ法により大気中に出さずに連続
してエピタキシャル成長し薄膜キャパシタ４１を形成す
る。素子分離用絶縁膜９の上は多結晶化し、ポリバリア
金属層３ｐ、ポリＳｒＲｕＯ3 膜４ｐ，６ｐ、ポリＢＳ
ＴＯ薄膜５ｐが形成される（「ポリバリア金属層」３ｐ
とは多結晶化したバリア金属層の意である）。さらに、
隣接する薄膜キャパシタと互いに分離するための第１の
溝をリソグラフィーおよびＲＩＥなどを用いて第２の電
極６、誘電体薄膜５、第１の電極４、バリア金属層３、
ｎ+ 不純物拡散層２およびｐ型Ｓｉ（１００）基板をエ
ッチングして形成する。この第１の溝中に、第１の溝の
深さよりも厚い絶縁膜を成膜し、その表面をＣＭＰなど
により平坦化し、図１５（ｂ）に示すように第１の溝中
にキャパシタ分離用絶縁膜８を埋め込む。なお、ＲＩＥ
による溝のエッチング加工後、誘電体薄膜５の端面にお
けるリークを防ぐために、第１および第２の電極である
ＳｒＲｕＯ3 膜を選択的に湿気エッチングしてアンダー
カット部を形成する。また、ＣＭＰ時に第２の電極６の
表面を保護するために、研磨停止層としてあらかじめＴ
ｉＮ膜などを形成しておき、ＣＭＰ後にエッチング除去
するなどの方法を使用することができる。
リア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ
膜，第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ
3 膜，誘電体薄膜５としてＢａのモル分率３０％で厚さ
２０ｎｍのＢＳＴＯ薄膜、さらに第２の電極６として厚
さ２０ｎｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲ
ＦあるいはＤＣスパッタ法により大気中に出さずに連続
してエピタキシャル成長し薄膜キャパシタ４１を形成す
る。素子分離用絶縁膜９の上は多結晶化し、ポリバリア
金属層３ｐ、ポリＳｒＲｕＯ3 膜４ｐ，６ｐ、ポリＢＳ
ＴＯ薄膜５ｐが形成される（「ポリバリア金属層」３ｐ
とは多結晶化したバリア金属層の意である）。さらに、
隣接する薄膜キャパシタと互いに分離するための第１の
溝をリソグラフィーおよびＲＩＥなどを用いて第２の電
極６、誘電体薄膜５、第１の電極４、バリア金属層３、
ｎ+ 不純物拡散層２およびｐ型Ｓｉ（１００）基板をエ
ッチングして形成する。この第１の溝中に、第１の溝の
深さよりも厚い絶縁膜を成膜し、その表面をＣＭＰなど
により平坦化し、図１５（ｂ）に示すように第１の溝中
にキャパシタ分離用絶縁膜８を埋め込む。なお、ＲＩＥ
による溝のエッチング加工後、誘電体薄膜５の端面にお
けるリークを防ぐために、第１および第２の電極である
ＳｒＲｕＯ3 膜を選択的に湿気エッチングしてアンダー
カット部を形成する。また、ＣＭＰ時に第２の電極６の
表面を保護するために、研磨停止層としてあらかじめＴ
ｉＮ膜などを形成しておき、ＣＭＰ後にエッチング除去
するなどの方法を使用することができる。
【００７７】（ハ）次に図１５（ｃ）に示すように、プ
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに貼り合わせ用絶縁膜７として
ＢＰＳＧ膜を例えば５００ｎ程度成膜した後、例えばＣ
ＭＰ法などにより平坦化を行う。
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに貼り合わせ用絶縁膜７として
ＢＰＳＧ膜を例えば５００ｎ程度成膜した後、例えばＣ
ＭＰ法などにより平坦化を行う。
【００７８】（ニ）次に別途、支持基板１０を用意す
る。そして図１６（ｄ）に示すように、支持基板１０の
別途表面にＢＰＳＧ膜１１を堆積し、その表面を平坦化
して鏡面を得る。ＢＰＳＧ膜の鏡面同士を突き合わせて
支持基板１０とｐ型Ｓｉ（１００）基板１とを接着す
る。接着は、公知の方法、例えば９００℃程度の熱処理
により行えばよい。
る。そして図１６（ｄ）に示すように、支持基板１０の
別途表面にＢＰＳＧ膜１１を堆積し、その表面を平坦化
して鏡面を得る。ＢＰＳＧ膜の鏡面同士を突き合わせて
支持基板１０とｐ型Ｓｉ（１００）基板１とを接着す
る。接着は、公知の方法、例えば９００℃程度の熱処理
により行えばよい。
【００７９】（ホ）次に図１６（ｅ）に示すように、ｐ
型Ｓｉ（１００）基板１の第２の主表面側から研磨して
いく。この際、素子分離用絶縁膜９を停止層とし、例え
ば１５０ｎｍ程度の厚さの薄膜シリコン層３１を形成す
る。薄膜シリコン層３１はスマートカット基板の接着，
ＲＩＥによるＳＯＩの形成方法を用いて形成しても良
い。もちろん薄膜シリコン層３１の第２の主表面は後の
トランジスタ形成工程に耐えるように鏡面研磨されてい
る。また、第１の主表面から形成された素子分離用埋め
込み絶縁膜９により、トランジスタ形成領域は互いに素
子分離されている。
型Ｓｉ（１００）基板１の第２の主表面側から研磨して
いく。この際、素子分離用絶縁膜９を停止層とし、例え
ば１５０ｎｍ程度の厚さの薄膜シリコン層３１を形成す
る。薄膜シリコン層３１はスマートカット基板の接着，
ＲＩＥによるＳＯＩの形成方法を用いて形成しても良
い。もちろん薄膜シリコン層３１の第２の主表面は後の
トランジスタ形成工程に耐えるように鏡面研磨されてい
る。また、第１の主表面から形成された素子分離用埋め
込み絶縁膜９により、トランジスタ形成領域は互いに素
子分離されている。
【００８０】（ヘ）次に図１７（ｆ）に示すように、素
子分離用絶縁膜９としての酸化膜（ＳｉＯ2 膜）をフッ
化アンモニウム（ＮＨ4 Ｆ）系のエッチャント等を用い
て選択的にエッチングして除去し、第２の溝部（トレン
チ）６３を再び露出させる。さらに第２の溝部（トレン
チ）底部に現れるポリバリア金属層３ｐおよび薄膜キャ
パシタ４１の第１の電極（ポリＳｒＲｕＯ3 膜）４ｐを
ＲＩＥ等によりエッチングにより除去することにより、
薄膜キャパシタ４１の第１の電極４の分離を行う。
子分離用絶縁膜９としての酸化膜（ＳｉＯ2 膜）をフッ
化アンモニウム（ＮＨ4 Ｆ）系のエッチャント等を用い
て選択的にエッチングして除去し、第２の溝部（トレン
チ）６３を再び露出させる。さらに第２の溝部（トレン
チ）底部に現れるポリバリア金属層３ｐおよび薄膜キャ
パシタ４１の第１の電極（ポリＳｒＲｕＯ3 膜）４ｐを
ＲＩＥ等によりエッチングにより除去することにより、
薄膜キャパシタ４１の第１の電極４の分離を行う。
【００８１】（ト）次に、この深さの若干深くなった第
２の溝部６３に対し、第２の溝部６３の深さよりも厚い
酸化膜等の絶縁膜を堆積する。その後図１７（ｇ）に示
すようにＣＭＰなどで平坦化を行い第２の溝部６３を素
子分離用絶縁膜９で再び埋め戻す。次に、通常のフォト
リソグラフィー法とＲＩＥ法などのドライエッチングを
用いて素子分離用絶縁膜９に隣接して接続孔を開口す
る。このときエッチング条件として、バリア金属層３な
いし第１の電極５をストッパーとして用いて自動的にス
トップさせると良い。次に、全面に例えばｎ+ 型不純物
を含んだドープドポリシリコン膜を約２００ｎｍ程度の
膜厚で堆積し、この接続孔を埋め込む。そして全面をＣ
ＭＰなどの方法でエッチバックすることにより接続孔部
にｎ+ ドープドポリシリコン膜からなるコンタクトプラ
グ１３を形成する。この後ＲＴＡ法で８００℃程度、２
０秒間、窒素雰囲気でアニールすることによりｎ+ ドー
プドポリシリコン膜中のｎ型不純物を薄膜シリコン層３
１中へ拡散しｎ+ 側壁拡散層１４を形成する。
２の溝部６３に対し、第２の溝部６３の深さよりも厚い
酸化膜等の絶縁膜を堆積する。その後図１７（ｇ）に示
すようにＣＭＰなどで平坦化を行い第２の溝部６３を素
子分離用絶縁膜９で再び埋め戻す。次に、通常のフォト
リソグラフィー法とＲＩＥ法などのドライエッチングを
用いて素子分離用絶縁膜９に隣接して接続孔を開口す
る。このときエッチング条件として、バリア金属層３な
いし第１の電極５をストッパーとして用いて自動的にス
トップさせると良い。次に、全面に例えばｎ+ 型不純物
を含んだドープドポリシリコン膜を約２００ｎｍ程度の
膜厚で堆積し、この接続孔を埋め込む。そして全面をＣ
ＭＰなどの方法でエッチバックすることにより接続孔部
にｎ+ ドープドポリシリコン膜からなるコンタクトプラ
グ１３を形成する。この後ＲＴＡ法で８００℃程度、２
０秒間、窒素雰囲気でアニールすることによりｎ+ ドー
プドポリシリコン膜中のｎ型不純物を薄膜シリコン層３
１中へ拡散しｎ+ 側壁拡散層１４を形成する。
【００８２】（チ）次に、公知のＭＯＳプロセスを使用
して、薄膜シリコン層３１の第２の主表面側にスイッチ
ングトランジスタ９１ａを形成する。すなわち、図１８
に示すようにｎ+ ソース領域４４ａ，ｎ+ ドレイン領域
４５、ゲート酸化膜４６、ゲート電極４７からなるスイ
ッチングトランジスタ９１を構成する。ゲート電極４７
はワード線５７を兼ねる。さらに、ｎ+ ドレイン電極４
５にコンタクトプラグ５１を介してビット線１８を接続
すれば本発明第２の実施の形態の変形例に係るＤＲＡＭ
が完成する。
して、薄膜シリコン層３１の第２の主表面側にスイッチ
ングトランジスタ９１ａを形成する。すなわち、図１８
に示すようにｎ+ ソース領域４４ａ，ｎ+ ドレイン領域
４５、ゲート酸化膜４６、ゲート電極４７からなるスイ
ッチングトランジスタ９１を構成する。ゲート電極４７
はワード線５７を兼ねる。さらに、ｎ+ ドレイン電極４
５にコンタクトプラグ５１を介してビット線１８を接続
すれば本発明第２の実施の形態の変形例に係るＤＲＡＭ
が完成する。
【００８３】図１５乃至図１８に示す製造方法によれば
第１の電極４、誘電体薄膜５、第２の電極５が連続的に
エピタキシャル成長するので、誘電特性のばらつきは小
さくなる。また誘電体薄膜５として非常に高い誘電率の
常誘電体薄膜が得られ、その誘電率は９５０と大きな値
が得られた。この誘電体薄膜キャパシタによりＤＲＡＭ
の良好な動作が確認された。
第１の電極４、誘電体薄膜５、第２の電極５が連続的に
エピタキシャル成長するので、誘電特性のばらつきは小
さくなる。また誘電体薄膜５として非常に高い誘電率の
常誘電体薄膜が得られ、その誘電率は９５０と大きな値
が得られた。この誘電体薄膜キャパシタによりＤＲＡＭ
の良好な動作が確認された。
【００８４】図１５乃至図１８に示す製造方法は、素子
分離用絶縁膜９の直下が多結晶化し、ポリＳｒＲｕＯ3
膜４ｐ，６ｐやポリＢＳＴＯ薄膜５ｐ等が形成される。
この部分が多結晶化しないようにするためには図１９乃
至図２１に示す製造方法を用いればよい。
分離用絶縁膜９の直下が多結晶化し、ポリＳｒＲｕＯ3
膜４ｐ，６ｐやポリＢＳＴＯ薄膜５ｐ等が形成される。
この部分が多結晶化しないようにするためには図１９乃
至図２１に示す製造方法を用いればよい。
【００８５】すなわち、図９乃至図２１は、本発明の第
３の実施の形態に係るＤＲＡＭの他の製造方法を示す模
式的な工程断面図である。
３の実施の形態に係るＤＲＡＭの他の製造方法を示す模
式的な工程断面図である。
【００８６】（イ）まず図１９（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，第
１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘電
体薄膜５としてＢａのモル分率３０％で厚さ２０ｎｍの
ＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎｍ
のＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいは
ＤＣスパッタ法により大気中に出さずに連続してエピタ
キシャル成長し、薄膜キャパシタ４１を形成する。
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜，第
１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜，誘電
体薄膜５としてＢａのモル分率３０％で厚さ２０ｎｍの
ＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎｍ
のＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいは
ＤＣスパッタ法により大気中に出さずに連続してエピタ
キシャル成長し、薄膜キャパシタ４１を形成する。
【００８７】（ロ）次に図１９（ｂ）に示すように、隣
接する薄膜キャパシタを分離するための第１の溝部をリ
ソグラフィーおよびＲＩＥ法などによるエッチングによ
り形成し、この第１の溝部を第１の溝の深さより厚いＳ
ｉＯ2 膜等の絶縁膜で埋め込む。すなわち絶縁膜の堆積
後にその表面をＣＭＰなどにより平坦化し、第１の溝中
にキャパシタ分離用絶縁膜８を埋め込む。なお、ＲＩＥ
による第１の溝のエッチング加工後、誘電膜の端面にお
けるリークを防ぐために、第１および第２の電極である
ＳｒＲｕＯ3 膜を選択的に湿気エッチングしてアンダー
カット部を形成する。また、ＣＭＰ時に第２の電極６の
表面を保護するために、研磨停止層としてあらかじめＴ
ｉＮ膜などを形成しておき、ＣＭＰ後にエッチング除去
するなどの方法を使用することができる。
接する薄膜キャパシタを分離するための第１の溝部をリ
ソグラフィーおよびＲＩＥ法などによるエッチングによ
り形成し、この第１の溝部を第１の溝の深さより厚いＳ
ｉＯ2 膜等の絶縁膜で埋め込む。すなわち絶縁膜の堆積
後にその表面をＣＭＰなどにより平坦化し、第１の溝中
にキャパシタ分離用絶縁膜８を埋め込む。なお、ＲＩＥ
による第１の溝のエッチング加工後、誘電膜の端面にお
けるリークを防ぐために、第１および第２の電極である
ＳｒＲｕＯ3 膜を選択的に湿気エッチングしてアンダー
カット部を形成する。また、ＣＭＰ時に第２の電極６の
表面を保護するために、研磨停止層としてあらかじめＴ
ｉＮ膜などを形成しておき、ＣＭＰ後にエッチング除去
するなどの方法を使用することができる。
【００８８】（ハ）次に図１９（ｃ）に示すように、プ
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに貼り合わせ用絶縁膜７として
ＢＰＳＧ膜を例えば５００ｎｍ程度成膜した後、例えば
ＣＭＰ法などにより研磨してその表面を鏡面にする。
レート電極２２として室温で膜厚２００ｎｍのＴｉＮ膜
を全面に形成する。さらに貼り合わせ用絶縁膜７として
ＢＰＳＧ膜を例えば５００ｎｍ程度成膜した後、例えば
ＣＭＰ法などにより研磨してその表面を鏡面にする。
【００８９】（ニ）次に別途支持基板１０を用意する。
そして図２０（ｄ）に示すように、支持基板１０の表面
にＢＰＳＧ膜１１を堆積しその表面を鏡面にする。そし
て、ＢＰＳＧ膜の鏡面同士を突き合わせてｐ型Ｓｉ（１
００）基板１と支持基板１０とを接着する。接着には、
公知の方法、例えば９００℃程度の熱処理により行えば
よい。
そして図２０（ｄ）に示すように、支持基板１０の表面
にＢＰＳＧ膜１１を堆積しその表面を鏡面にする。そし
て、ＢＰＳＧ膜の鏡面同士を突き合わせてｐ型Ｓｉ（１
００）基板１と支持基板１０とを接着する。接着には、
公知の方法、例えば９００℃程度の熱処理により行えば
よい。
【００９０】（ホ）次に図２０（ｅ）に示すように、ｐ
型Ｓｉ（１００）基板１の第２の主表面側から研磨して
いき、たとえば１５０ｎｍ程度の厚さの薄膜シリコン層
３１を形成する。この薄膜シリコン層３１は、スマート
カット基板の接着，研磨によるＳＯＩの手法を用いて形
成しても良い。もちろん薄膜シリコン層３１の第２の主
表面は後のトランジスタ形成工程に耐えるように鏡面研
磨されている。
型Ｓｉ（１００）基板１の第２の主表面側から研磨して
いき、たとえば１５０ｎｍ程度の厚さの薄膜シリコン層
３１を形成する。この薄膜シリコン層３１は、スマート
カット基板の接着，研磨によるＳＯＩの手法を用いて形
成しても良い。もちろん薄膜シリコン層３１の第２の主
表面は後のトランジスタ形成工程に耐えるように鏡面研
磨されている。
【００９１】（ヘ）次に図２１（ｆ）に示すように、素
子間分離用の第２の溝部６４をリソグラフィーおよびＲ
ＩＥ法などにより形成する。このとき、薄膜キャパシタ
４１の誘電体薄膜５をエッチング停止層として使用する
ことが好ましい。第２の溝部６４の形成により、スイッ
チングトランジスタの素子間分離および薄膜キャパシタ
４１の第１の電極４の分離を同時に行うことができる。
子間分離用の第２の溝部６４をリソグラフィーおよびＲ
ＩＥ法などにより形成する。このとき、薄膜キャパシタ
４１の誘電体薄膜５をエッチング停止層として使用する
ことが好ましい。第２の溝部６４の形成により、スイッ
チングトランジスタの素子間分離および薄膜キャパシタ
４１の第１の電極４の分離を同時に行うことができる。
【００９２】（ト）この後の工程は図１５〜図１８を用
いて説明した前述の製造方法中の（チ）の工程と同様で
ある。すなわち、図２１（ｇ）に示すように、素子分離
用絶縁膜９を第２の溝部６４中に埋め込む。次に、この
素子分離用絶縁膜９に隣接してｎ+ ドープドポリシリコ
ン膜からなるコンタクトプラグ１３を形成する。この後
ＲＴＡ法で８００℃程度、２０秒、窒素雰囲気でアニー
ルすることによりｎ+ドープドポリシリコン膜中のｎ型
不純物を薄膜シリコン層３１中に拡散させｎ+側壁拡散
層１４を形成する。この後の工程は重複するので省略す
る。
いて説明した前述の製造方法中の（チ）の工程と同様で
ある。すなわち、図２１（ｇ）に示すように、素子分離
用絶縁膜９を第２の溝部６４中に埋め込む。次に、この
素子分離用絶縁膜９に隣接してｎ+ ドープドポリシリコ
ン膜からなるコンタクトプラグ１３を形成する。この後
ＲＴＡ法で８００℃程度、２０秒、窒素雰囲気でアニー
ルすることによりｎ+ドープドポリシリコン膜中のｎ型
不純物を薄膜シリコン層３１中に拡散させｎ+側壁拡散
層１４を形成する。この後の工程は重複するので省略す
る。
【００９３】図１９乃至図２１に示す製造方法によれば
素子分離用絶縁膜９の直下が多結晶化してポリＢＳＴＯ
薄膜等にならない。また誘電体薄膜５として非常に高い
誘電率の常誘電体膜が得られ、その誘電率はたとえば９
３０である。この誘電体薄膜を使用した薄膜キャパシタ
によりＤＲＡＭの動作が確認された。
素子分離用絶縁膜９の直下が多結晶化してポリＢＳＴＯ
薄膜等にならない。また誘電体薄膜５として非常に高い
誘電率の常誘電体膜が得られ、その誘電率はたとえば９
３０である。この誘電体薄膜を使用した薄膜キャパシタ
によりＤＲＡＭの動作が確認された。
【００９４】［第４の実施の形態］図２２は本発明の第
４の実施の形態に係るＳＯＩ構造のＤＲＡＭ（以下にお
いて「ＳＯＩ−ＤＲＡＭ」という）のユニットセル（メ
モリセル）２つ分に対応する部分を示す模式的な断面図
である。図２２において、ｐ型Ｓｉ（１００）基板から
形成された薄膜シリコン層３１の第１の主表面側にＳＯ
Ｉ構造を構成する埋め込み絶縁膜２６が配置され、さら
にその下に第１の電極４、誘電体薄膜５、第２の電極６
から構成されたエピタキシャル成長による薄膜キャパシ
タ４１が形成されている。この第１の主表面に対向した
第２の主表面側には２つのスイッチングトランジスタ９
１ａと９１ｂとが形成されている。スイッチングトラン
ジスタ９１ａはｎ+ ソース領域４４ａ、ｎ+ ドレイン領
域４５、ゲート酸化膜４６、ゲート電極４７とから構成
されている。ｎ+ ドレイン領域４５はスイッチングトラ
ンジスタ９１ｂのドレイン領域を兼ねている。すなわち
スイッチングトランジスタ９１ｂはｎ+ ソース領域４４
ｂ、ｎ+ ドレイン領域４５、ゲート酸化膜４７とから構
成されている。スイッチングトランジスタ９１ａおよび
９１ｂのゲート電極４７はいずれもドープドポリシリコ
ン層４７ａと高融点金属のシリサイド層４７ｂからなる
２層構造である。高融点金属のシリサイド層のかわりに
高融点金属を用いてもよい。ゲート電極４７はワード線
を兼ねている。スイッチングトランジスタ９１ａおよび
９１ｂの共通のｎ+ ドレイン電極４５はコンタクトプラ
グ５１を介してビット線１８に接続されている。２つの
スイッチングトラジスタ９１ａおよび９１ｂが形成され
ている薄膜シリコン層３１は素子分離用絶縁膜９により
隣接する薄膜シリコン層と互いに分離されている。薄膜
シリコン層３１の第１の主表面側（裏面側）には酸化マ
グネシウムからなる５０ｎｍ程度のエピタキシャル埋め
込み絶縁膜２６が形成されている。なお、埋め込み絶縁
膜２６として酸化マグネシウム以外のチタン酸ストロン
チウム、酸化セリウムなどの各種の酸化物、炭化珪素な
どの炭化物、フッ化カルシウムなどのフッ化物などのエ
ピタキシャル膜を使用してもよい。このように薄膜シリ
コン層３１を埋め込み絶縁膜２６の上に配置することに
よりＳＯＩ構造を達成しているが、ＤＲＡＭの薄膜キャ
パシタ４１を構成する第１の電極４と埋め込み絶縁膜２
６との間にはバリア金属層３が形成され、第１の電極４
を構成している元素が埋め込み絶縁膜２６に拡散するの
を防止している。薄膜キャパシタ４１の第２の電極６の
下部にはプレート電極２２が接続されている。素子分離
用絶縁膜９は薄膜シリコン層３１の上面（第２の主表
面）から、誘電体薄膜５に達するまで形成し第１の電極
を分離している。すなわち素子分離用絶縁膜９はキャパ
シタ分離用絶縁膜８と共に、第１の電極を各メモリセル
毎に電気的に独立している。各薄膜キャパシタの第１の
電極４はコンタクトプラグ１３を介してｎ+ ソース領域
４４ａおよび４４ｂにそれぞれ接続されている。
４の実施の形態に係るＳＯＩ構造のＤＲＡＭ（以下にお
いて「ＳＯＩ−ＤＲＡＭ」という）のユニットセル（メ
モリセル）２つ分に対応する部分を示す模式的な断面図
である。図２２において、ｐ型Ｓｉ（１００）基板から
形成された薄膜シリコン層３１の第１の主表面側にＳＯ
Ｉ構造を構成する埋め込み絶縁膜２６が配置され、さら
にその下に第１の電極４、誘電体薄膜５、第２の電極６
から構成されたエピタキシャル成長による薄膜キャパシ
タ４１が形成されている。この第１の主表面に対向した
第２の主表面側には２つのスイッチングトランジスタ９
１ａと９１ｂとが形成されている。スイッチングトラン
ジスタ９１ａはｎ+ ソース領域４４ａ、ｎ+ ドレイン領
域４５、ゲート酸化膜４６、ゲート電極４７とから構成
されている。ｎ+ ドレイン領域４５はスイッチングトラ
ンジスタ９１ｂのドレイン領域を兼ねている。すなわち
スイッチングトランジスタ９１ｂはｎ+ ソース領域４４
ｂ、ｎ+ ドレイン領域４５、ゲート酸化膜４７とから構
成されている。スイッチングトランジスタ９１ａおよび
９１ｂのゲート電極４７はいずれもドープドポリシリコ
ン層４７ａと高融点金属のシリサイド層４７ｂからなる
２層構造である。高融点金属のシリサイド層のかわりに
高融点金属を用いてもよい。ゲート電極４７はワード線
を兼ねている。スイッチングトランジスタ９１ａおよび
９１ｂの共通のｎ+ ドレイン電極４５はコンタクトプラ
グ５１を介してビット線１８に接続されている。２つの
スイッチングトラジスタ９１ａおよび９１ｂが形成され
ている薄膜シリコン層３１は素子分離用絶縁膜９により
隣接する薄膜シリコン層と互いに分離されている。薄膜
シリコン層３１の第１の主表面側（裏面側）には酸化マ
グネシウムからなる５０ｎｍ程度のエピタキシャル埋め
込み絶縁膜２６が形成されている。なお、埋め込み絶縁
膜２６として酸化マグネシウム以外のチタン酸ストロン
チウム、酸化セリウムなどの各種の酸化物、炭化珪素な
どの炭化物、フッ化カルシウムなどのフッ化物などのエ
ピタキシャル膜を使用してもよい。このように薄膜シリ
コン層３１を埋め込み絶縁膜２６の上に配置することに
よりＳＯＩ構造を達成しているが、ＤＲＡＭの薄膜キャ
パシタ４１を構成する第１の電極４と埋め込み絶縁膜２
６との間にはバリア金属層３が形成され、第１の電極４
を構成している元素が埋め込み絶縁膜２６に拡散するの
を防止している。薄膜キャパシタ４１の第２の電極６の
下部にはプレート電極２２が接続されている。素子分離
用絶縁膜９は薄膜シリコン層３１の上面（第２の主表
面）から、誘電体薄膜５に達するまで形成し第１の電極
を分離している。すなわち素子分離用絶縁膜９はキャパ
シタ分離用絶縁膜８と共に、第１の電極を各メモリセル
毎に電気的に独立している。各薄膜キャパシタの第１の
電極４はコンタクトプラグ１３を介してｎ+ ソース領域
４４ａおよび４４ｂにそれぞれ接続されている。
【００９５】図２２に示す構成によれば、下地としてＳ
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜等の誘電体膜５などを安定して作成する
ことができる。このため常誘電体キャパシタの誘電率の
ばらつきやリーク電流のばらつきを抑えることができ
る。また、薄膜キャパシタ４１が２つのスイッチングト
ランジスタ９１ａおよび９１ｂの下に同一平面レベルで
配置されているので、配線層の形成時に薄膜キャパシタ
の存在による誤差がなくなり、コンタクトや配線形成工
程が容易になり、工程の簡略化や平坦化工程の簡略化が
達成できる。また薄膜キャパシタ４１の第１の電極４と
薄膜シリコン層３１をキャパシタ分離用絶縁膜８および
素子分離用絶縁膜９により同時に分離できるため製品の
歩留まりが向上する。また、薄膜キャパシタ１が２つの
スイッチングトランジスタ９１ａおよび９１ｂを形成し
た薄膜シリコン層３１の下部領域に同一平面レベルで配
置され立体化されるので、薄膜シリコン３１の下のすべ
ての領域がキャパシタ領域として使用できる。このため
各メモリセルにおける薄膜キャパシタの占める面積をメ
モリセルの面積を大きくせずに確保できる。その結果、
ＤＲＡＭの蓄積電荷量を大きくでき、メモリセル動作マ
ージンを大きくできる。特にスイッチングトランジスタ
９１ａ，９１ｂがＳＯＩ構造になっているため、第１の
実施の形態の場合に比較して接合容量が小さくなり、メ
モリセルの読み出し、書き込みの速度が２０％上昇する
という好ましい効果が得られた。
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜等の誘電体膜５などを安定して作成する
ことができる。このため常誘電体キャパシタの誘電率の
ばらつきやリーク電流のばらつきを抑えることができ
る。また、薄膜キャパシタ４１が２つのスイッチングト
ランジスタ９１ａおよび９１ｂの下に同一平面レベルで
配置されているので、配線層の形成時に薄膜キャパシタ
の存在による誤差がなくなり、コンタクトや配線形成工
程が容易になり、工程の簡略化や平坦化工程の簡略化が
達成できる。また薄膜キャパシタ４１の第１の電極４と
薄膜シリコン層３１をキャパシタ分離用絶縁膜８および
素子分離用絶縁膜９により同時に分離できるため製品の
歩留まりが向上する。また、薄膜キャパシタ１が２つの
スイッチングトランジスタ９１ａおよび９１ｂを形成し
た薄膜シリコン層３１の下部領域に同一平面レベルで配
置され立体化されるので、薄膜シリコン３１の下のすべ
ての領域がキャパシタ領域として使用できる。このため
各メモリセルにおける薄膜キャパシタの占める面積をメ
モリセルの面積を大きくせずに確保できる。その結果、
ＤＲＡＭの蓄積電荷量を大きくでき、メモリセル動作マ
ージンを大きくできる。特にスイッチングトランジスタ
９１ａ，９１ｂがＳＯＩ構造になっているため、第１の
実施の形態の場合に比較して接合容量が小さくなり、メ
モリセルの読み出し、書き込みの速度が２０％上昇する
という好ましい効果が得られた。
【００９６】図２２に示すＳＯＩ−ＤＲＡＭは本発明の
第１の実施の形態に係るＤＲＡＭとほぼ同様な工程で製
造できる。図２３にその工程断面図を示す。
第１の実施の形態に係るＤＲＡＭとほぼ同様な工程で製
造できる。図２３にその工程断面図を示す。
【００９７】（イ）まず図２３（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に、スパッタ法
により酸化マグネシウムからなる深さ５０ｎｍ程度のエ
ピタキシャル絶縁膜２６を形成する。さらに図２３
（ａ）に示すようにバリア金属層３として膜厚１０ｎｍ
の（Ｔｉ，Ａｌ）Ｎ膜と第１の電極４として膜厚２０ｎ
ｍのＳｒＲｕＯ3 膜をいずれもＤＣスパッタ法により基
板温度６００℃で連続してエピタキシャル成長する。
型Ｓｉ（１００）基板１の第１の主表面に、スパッタ法
により酸化マグネシウムからなる深さ５０ｎｍ程度のエ
ピタキシャル絶縁膜２６を形成する。さらに図２３
（ａ）に示すようにバリア金属層３として膜厚１０ｎｍ
の（Ｔｉ，Ａｌ）Ｎ膜と第１の電極４として膜厚２０ｎ
ｍのＳｒＲｕＯ3 膜をいずれもＤＣスパッタ法により基
板温度６００℃で連続してエピタキシャル成長する。
【００９８】（ロ）次に隣接するキャパシタを分離する
ための第１の溝および素子分離用の第２の溝をそれぞれ
フォトリソグラフィーおよびＲＩＥ法等により形成す
る。キャパシタを分離するための第１の溝は埋め込み絶
縁膜となるエピタキシャル絶縁膜２６をストッパーとし
て用いれば深さの制御が容易である。その後第２の溝の
深さよりも厚い絶縁膜をＣＶＤ法等により堆積し、ＣＭ
Ｐにより平坦化し、図２３（ａ）に示すようにキャパシ
タ分離用絶縁膜８および素子分離用絶縁膜９を埋め込
む。
ための第１の溝および素子分離用の第２の溝をそれぞれ
フォトリソグラフィーおよびＲＩＥ法等により形成す
る。キャパシタを分離するための第１の溝は埋め込み絶
縁膜となるエピタキシャル絶縁膜２６をストッパーとし
て用いれば深さの制御が容易である。その後第２の溝の
深さよりも厚い絶縁膜をＣＶＤ法等により堆積し、ＣＭ
Ｐにより平坦化し、図２３（ａ）に示すようにキャパシ
タ分離用絶縁膜８および素子分離用絶縁膜９を埋め込
む。
【００９９】（ハ）次に、誘電体薄膜としてのＢａモル
分率３０％で厚さ２０ｎｍのＢＳＴＯ薄膜５、さらに第
２の電極として厚さ２０ｎｍのＳｒＲｕＯ3 膜６をそれ
ぞれＲＦおよびＤＣスパッタ法により基板温度６００℃
でエピタキシャル成長する。キャパシタ分離用絶縁膜８
および素子分離用絶縁膜９の上部のＢＳＴＯ薄膜および
ＳｒＲｕＯ3 膜は多結晶化したポリＢＳＴＯ薄膜５ｐ、
ポリＳｒＲｕＯ3 膜６ｐとなる。さらに、プレート電極
２２として室温で膜厚２００ｎｍのＴｉＮ膜を全面に形
成する。次に、貼り合わせ用絶縁膜としてＢＰＳＧ膜７
を例えば５００ｎｍ程度成膜した後、その表面を例えば
ＣＭＰ法などにより平坦化を行ない、鏡面を得る。さら
に、支持基板１０を容易し、図２３（ｂ）に示すよう
に、支持基板１０の表面に他のＢＰＳＧ膜１１を作成
し、その表面を平坦化し鏡面を得る。そしてＢＰＳＧ膜
の鏡面同士を突き合わせてｐ型Ｓｉ（１００）基板１と
支持基板１０とを接着する。接着には、公知の方法、例
えば９００℃程度の熱処理により行えばよい。
分率３０％で厚さ２０ｎｍのＢＳＴＯ薄膜５、さらに第
２の電極として厚さ２０ｎｍのＳｒＲｕＯ3 膜６をそれ
ぞれＲＦおよびＤＣスパッタ法により基板温度６００℃
でエピタキシャル成長する。キャパシタ分離用絶縁膜８
および素子分離用絶縁膜９の上部のＢＳＴＯ薄膜および
ＳｒＲｕＯ3 膜は多結晶化したポリＢＳＴＯ薄膜５ｐ、
ポリＳｒＲｕＯ3 膜６ｐとなる。さらに、プレート電極
２２として室温で膜厚２００ｎｍのＴｉＮ膜を全面に形
成する。次に、貼り合わせ用絶縁膜としてＢＰＳＧ膜７
を例えば５００ｎｍ程度成膜した後、その表面を例えば
ＣＭＰ法などにより平坦化を行ない、鏡面を得る。さら
に、支持基板１０を容易し、図２３（ｂ）に示すよう
に、支持基板１０の表面に他のＢＰＳＧ膜１１を作成
し、その表面を平坦化し鏡面を得る。そしてＢＰＳＧ膜
の鏡面同士を突き合わせてｐ型Ｓｉ（１００）基板１と
支持基板１０とを接着する。接着には、公知の方法、例
えば９００℃程度の熱処理により行えばよい。
【０１００】（ニ）次に、ｐ型Ｓｉ（１００）基板の第
２の主表面側から研磨していき、素子分離用絶縁膜９を
停止層とし、例えば１５０ｎｍ程度の厚さの薄膜シリコ
ン層３１を形成する。次に、通常のフォトリソグラフィ
ー法とＲＩＥ法などを用いて素子分離用絶縁膜９に隣接
して接続孔を開口する。次に図２３（ｃ）に示すよう
に、この接続孔の全面に例えばｎ+ 型不純物を含んだド
ープド・ポリシリコン膜を約２００ｎｍ程度の膜厚で堆
積し、全面をＣＭＰなどの方法でエッチバックすること
により接続孔にｎ+ ドープド・ポリシリコン膜からなる
コンタクトプラグ１３を形成する。この後、周知のＭＯ
Ｓプロセスを用いてｎ+ ソース領域４４ａ、ｎ+ ドレイ
ン領域４５等を形成し、スイッチングトランジスタ９１
ａを構成する。さらにビット線１８等の配線をすれば本
発明の第４の実施の形態に係るＳＯＩ−ＤＲＡＭが完成
する。
２の主表面側から研磨していき、素子分離用絶縁膜９を
停止層とし、例えば１５０ｎｍ程度の厚さの薄膜シリコ
ン層３１を形成する。次に、通常のフォトリソグラフィ
ー法とＲＩＥ法などを用いて素子分離用絶縁膜９に隣接
して接続孔を開口する。次に図２３（ｃ）に示すよう
に、この接続孔の全面に例えばｎ+ 型不純物を含んだド
ープド・ポリシリコン膜を約２００ｎｍ程度の膜厚で堆
積し、全面をＣＭＰなどの方法でエッチバックすること
により接続孔にｎ+ ドープド・ポリシリコン膜からなる
コンタクトプラグ１３を形成する。この後、周知のＭＯ
Ｓプロセスを用いてｎ+ ソース領域４４ａ、ｎ+ ドレイ
ン領域４５等を形成し、スイッチングトランジスタ９１
ａを構成する。さらにビット線１８等の配線をすれば本
発明の第４の実施の形態に係るＳＯＩ−ＤＲＡＭが完成
する。
【０１０１】［第５の実施の形態］図２４は本発明の第
５の実施の形態に係るＦＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図２４において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体層５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対向した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６、ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ｎ+ ドレイン領域
４５、ゲート酸化膜４７とから構成されている。スイッ
チングトランジスタ９１ａおよび９１ｂのゲート電極４
７はいずれもドープドポリシリコン層４７ａと高融点金
属（又は高融点金属のシリサイド層）４７ｂからなる２
層構造である。ゲート電極４７はワード線を兼ねてい
る。スイッチングトランジスタ９１ａおよび９１ｂの共
通のｎ+ ドレイン電極４５はコンタクトプラグ５１を介
してビット線１８に接続されている。２つのスイッチン
グトランジスタ９１ａおよび９１ｂが形成されている薄
膜シリコン層３１は素子分離用絶縁膜９により隣接する
薄膜シリコン層と互いに分離されている。薄膜シリコン
層３１の周辺にはｎ+ 側壁拡散層１４が形成され、ｎ+
側壁拡散層１４と素子分離用絶縁膜９との間にはｎ+ ド
ープドポリシリコンからなるコンタクトプラグ１３が形
成されている。ＦＲＡＭの薄膜キャパシタ４１を構成す
る第１の電極４とｎ+ 不純物拡散層２との間にはバリア
金属層３が形成され、第１の電極４を構成している元素
が薄膜シリコン層に拡散するのを防止している。素子分
離用絶縁膜９は薄膜シリコン層３１の上面（第２の主表
面）から、貼り合わせ用絶縁膜７に達するまで深く形成
されている。キャパシタ分離用絶縁膜８は薄膜シリコン
層３１の第１の主表面側のｎ+ 不純物拡散層２をスイッ
チングトランジスタ９１ａの下部領域と、スイッチング
トランジスタ９１ｂの下部領域に２分するようにｎ+ 不
純物拡散層２を貫通し、貼り合わせ用絶縁膜７に到達し
ている。素子分離用絶縁膜９と、キャパシタ分離用絶縁
膜８とにより、各スイッチングトランジスタに接続され
る薄膜キャパシタ４１が互いに分離されている。すなわ
ち薄膜キャパシタ４１の第１の電極４、誘電体薄膜５、
第２の電極６は各スイッチングトランジスタ毎に独立し
ている。各薄膜キャパシタは薄膜シリコン層３１の第１
の主表面側に同一平面レベルで構成された平行平板コン
デンサを構成している。さらに各薄膜キャパシタ４１の
第２の電極６はドライブ線２１に接続されている。ドラ
イブ線２１は紙面に垂直の方向、すなわちワード線４７
と平行方向に延びる配線としてパターニングされてい
る。ドライブ線２１はたとえば厚さ２００ｎｍ程度のＴ
ｉＮ膜等で形成すればよい。
５の実施の形態に係るＦＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図２４において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体層５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対向した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６、ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ｎ+ ドレイン領域
４５、ゲート酸化膜４７とから構成されている。スイッ
チングトランジスタ９１ａおよび９１ｂのゲート電極４
７はいずれもドープドポリシリコン層４７ａと高融点金
属（又は高融点金属のシリサイド層）４７ｂからなる２
層構造である。ゲート電極４７はワード線を兼ねてい
る。スイッチングトランジスタ９１ａおよび９１ｂの共
通のｎ+ ドレイン電極４５はコンタクトプラグ５１を介
してビット線１８に接続されている。２つのスイッチン
グトランジスタ９１ａおよび９１ｂが形成されている薄
膜シリコン層３１は素子分離用絶縁膜９により隣接する
薄膜シリコン層と互いに分離されている。薄膜シリコン
層３１の周辺にはｎ+ 側壁拡散層１４が形成され、ｎ+
側壁拡散層１４と素子分離用絶縁膜９との間にはｎ+ ド
ープドポリシリコンからなるコンタクトプラグ１３が形
成されている。ＦＲＡＭの薄膜キャパシタ４１を構成す
る第１の電極４とｎ+ 不純物拡散層２との間にはバリア
金属層３が形成され、第１の電極４を構成している元素
が薄膜シリコン層に拡散するのを防止している。素子分
離用絶縁膜９は薄膜シリコン層３１の上面（第２の主表
面）から、貼り合わせ用絶縁膜７に達するまで深く形成
されている。キャパシタ分離用絶縁膜８は薄膜シリコン
層３１の第１の主表面側のｎ+ 不純物拡散層２をスイッ
チングトランジスタ９１ａの下部領域と、スイッチング
トランジスタ９１ｂの下部領域に２分するようにｎ+ 不
純物拡散層２を貫通し、貼り合わせ用絶縁膜７に到達し
ている。素子分離用絶縁膜９と、キャパシタ分離用絶縁
膜８とにより、各スイッチングトランジスタに接続され
る薄膜キャパシタ４１が互いに分離されている。すなわ
ち薄膜キャパシタ４１の第１の電極４、誘電体薄膜５、
第２の電極６は各スイッチングトランジスタ毎に独立し
ている。各薄膜キャパシタは薄膜シリコン層３１の第１
の主表面側に同一平面レベルで構成された平行平板コン
デンサを構成している。さらに各薄膜キャパシタ４１の
第２の電極６はドライブ線２１に接続されている。ドラ
イブ線２１は紙面に垂直の方向、すなわちワード線４７
と平行方向に延びる配線としてパターニングされてい
る。ドライブ線２１はたとえば厚さ２００ｎｍ程度のＴ
ｉＮ膜等で形成すればよい。
【０１０２】図２４に示す構成によれば、下地としてＳ
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 等の誘電体薄膜５などを安定して作成する
ことができる。誘電体薄膜は強い強誘電体薄膜の特性を
示す。また、強誘電体キャパシタの残留分極２Ｐｒは８
０μＣ／ｃｍ2 と大きな得値が得られ、残留分極のばら
つきやリーク電流のばらつきを抑えることができる。ま
た、薄膜キャパシタ４１が２つのスイッチングトランジ
スタ９１ａおよび９１ｂの下に同一平面レベルで配置さ
れているので、配線層の形成時に薄膜キャパシタの存在
による誤差がなくなり、コンタクトや配線形成工程が容
易になり、工程の簡略化や平坦化工程の簡略化が達成で
きる。また薄膜キャパシタ４１の第１の電極４と薄膜シ
リコン層３１をキャパシタ分離用絶縁膜８および素子分
離用絶縁膜９により同時に分離できるため製品の歩留ま
りが向上する。また、薄膜キャパシタ１が２つのスイッ
チングトランジスタ９１ａおよび９１ｂを形成した薄膜
シリコン層３１の下部領域に同一平面レベルで配置され
立体化されるので、薄膜シリコン層３１の下のすべての
領域がキャパシタ領域として使用できる。このため各メ
モリセルにおける薄膜キャパシタの占める面積をメモリ
セルの面積を大きくせずに確保できる。その結果、ＦＲ
ＡＭの蓄積電荷量を大きくでき、メモリセル動作マージ
ンを大きくできる。
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 等の誘電体薄膜５などを安定して作成する
ことができる。誘電体薄膜は強い強誘電体薄膜の特性を
示す。また、強誘電体キャパシタの残留分極２Ｐｒは８
０μＣ／ｃｍ2 と大きな得値が得られ、残留分極のばら
つきやリーク電流のばらつきを抑えることができる。ま
た、薄膜キャパシタ４１が２つのスイッチングトランジ
スタ９１ａおよび９１ｂの下に同一平面レベルで配置さ
れているので、配線層の形成時に薄膜キャパシタの存在
による誤差がなくなり、コンタクトや配線形成工程が容
易になり、工程の簡略化や平坦化工程の簡略化が達成で
きる。また薄膜キャパシタ４１の第１の電極４と薄膜シ
リコン層３１をキャパシタ分離用絶縁膜８および素子分
離用絶縁膜９により同時に分離できるため製品の歩留ま
りが向上する。また、薄膜キャパシタ１が２つのスイッ
チングトランジスタ９１ａおよび９１ｂを形成した薄膜
シリコン層３１の下部領域に同一平面レベルで配置され
立体化されるので、薄膜シリコン層３１の下のすべての
領域がキャパシタ領域として使用できる。このため各メ
モリセルにおける薄膜キャパシタの占める面積をメモリ
セルの面積を大きくせずに確保できる。その結果、ＦＲ
ＡＭの蓄積電荷量を大きくでき、メモリセル動作マージ
ンを大きくできる。
【０１０３】図２５を用いて本発明の第５の実施の形態
に係るＦＲＡＭの製造方法を説明する。以下の説明では
スイッチングトランジスタ９１ａに着目して説明するが
同時にスイッチングトランジスタ９１ｂ側の工程も進む
ことはもちろんである。
に係るＦＲＡＭの製造方法を説明する。以下の説明では
スイッチングトランジスタ９１ａに着目して説明するが
同時にスイッチングトランジスタ９１ｂ側の工程も進む
ことはもちろんである。
【０１０４】（イ）まず図２５（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜、
第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜、誘
電体薄膜５としてＢａのモル分率７０％で厚さ２０ｎｍ
のＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎ
ｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるい
はＤＣスパッタ法により大気中に出さずに連続してエピ
タキシャル成長して、薄膜キャパシタを構成する。
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成する。その後、バリ
ア金属層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜、
第１の電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜、誘
電体薄膜５としてＢａのモル分率７０％で厚さ２０ｎｍ
のＢＳＴＯ薄膜、さらに第２の電極６として厚さ２０ｎ
ｍのＳｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるい
はＤＣスパッタ法により大気中に出さずに連続してエピ
タキシャル成長して、薄膜キャパシタを構成する。
【０１０５】（ロ）次に、隣接する薄膜キャパシタを分
離するための第１の溝部および素子分離用の第２の溝部
をリソグラフィーおよびＲＩＥ法などにより、第２の電
極６、誘電体薄膜５、第１の電極４、バリア金属層３、
ｎ+ 不純物拡散層２およびｐ型Ｓｉ（１００）基板１を
エッチングして形成する。なお、第１および第２の溝部
のエッチング加工後、誘電体薄膜５の端面におけるリー
クを防ぐために、第１および第２の電極であるＳｒＲｕ
Ｏ3 膜を選択的に湿式エッチングしてアンダーカット部
分を形成する。次にＳｉＯ2 等の絶縁膜をＣＶＤ法等に
より第１および第２の溝の深さよりも厚く成膜する。そ
の後図２５（ａ）に示すようにその表面をＣＭＰなどに
より平坦化する。なお、このとき第２の電極６の表面を
保護するために、研磨停止層としてあらかじめＴｉＮ膜
などを形成しておき、ＣＭＰ後にエッチング除去するな
どの方法を使用することができる。
離するための第１の溝部および素子分離用の第２の溝部
をリソグラフィーおよびＲＩＥ法などにより、第２の電
極６、誘電体薄膜５、第１の電極４、バリア金属層３、
ｎ+ 不純物拡散層２およびｐ型Ｓｉ（１００）基板１を
エッチングして形成する。なお、第１および第２の溝部
のエッチング加工後、誘電体薄膜５の端面におけるリー
クを防ぐために、第１および第２の電極であるＳｒＲｕ
Ｏ3 膜を選択的に湿式エッチングしてアンダーカット部
分を形成する。次にＳｉＯ2 等の絶縁膜をＣＶＤ法等に
より第１および第２の溝の深さよりも厚く成膜する。そ
の後図２５（ａ）に示すようにその表面をＣＭＰなどに
より平坦化する。なお、このとき第２の電極６の表面を
保護するために、研磨停止層としてあらかじめＴｉＮ膜
などを形成しておき、ＣＭＰ後にエッチング除去するな
どの方法を使用することができる。
【０１０６】（ハ）次に図２５（ｂ）に示すように、ド
ライブ線２１として室温で膜厚２００ｎｍのＴｉＮ膜を
形成し、ＲＩＥ法等を併用してＴｉＮ膜のパターニング
を行う。さらに、貼り合わせ用絶縁膜７としてＢＰＳＧ
膜を例えば５００ｎ程度成膜した後、例えばＣＭＰ法な
どによりその表面を平坦化し、鏡面を得る。次に、別途
支持基板１０を容易し、その表面にＢＰＳＧ膜１１を作
成し、ＢＰＳＧ膜１１の表面を平坦化し鏡面を得る。共
に表面が鏡面となったＢＰＳＧ膜同士を突き合わせてｐ
型Ｓｉ（１００）基板と支持基板とを図２５（ｂ）に示
すように接着する。接着には、例えば９００℃程度の熱
処理により行えばよい。
ライブ線２１として室温で膜厚２００ｎｍのＴｉＮ膜を
形成し、ＲＩＥ法等を併用してＴｉＮ膜のパターニング
を行う。さらに、貼り合わせ用絶縁膜７としてＢＰＳＧ
膜を例えば５００ｎ程度成膜した後、例えばＣＭＰ法な
どによりその表面を平坦化し、鏡面を得る。次に、別途
支持基板１０を容易し、その表面にＢＰＳＧ膜１１を作
成し、ＢＰＳＧ膜１１の表面を平坦化し鏡面を得る。共
に表面が鏡面となったＢＰＳＧ膜同士を突き合わせてｐ
型Ｓｉ（１００）基板と支持基板とを図２５（ｂ）に示
すように接着する。接着には、例えば９００℃程度の熱
処理により行えばよい。
【０１０７】（ニ）この後図２５（ｃ）に示すように、
ｐ型Ｓｉ（１００）基板１の第２の主表面から研磨して
いき、素子分離用絶縁膜９を停止層とし、例えば１５０
ｎｍ程度の厚さの薄膜シリコン層３１を形成する。
ｐ型Ｓｉ（１００）基板１の第２の主表面から研磨して
いき、素子分離用絶縁膜９を停止層とし、例えば１５０
ｎｍ程度の厚さの薄膜シリコン層３１を形成する。
【０１０８】この後の工程は第２の実施の形態で説明し
た図１３（ｇ）以降の工程と同様であり説明を省略す
る。
た図１３（ｇ）以降の工程と同様であり説明を省略す
る。
【０１０９】［第６の実施の形態］図２６は本発明の第
６の実施の形態に係るＦＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図２６において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体膜５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対向した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６、ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ゲート酸化膜４７
とから構成されている。スイッチングトランジスタ９１
ａおよび９１ｂのゲート電極４７はいずれもドープドポ
リシリコン層４７ａと高融点金属（又は高融点金属のシ
リサイド層）４７ｂからなる２層構造である。ゲート電
極４７はワード線を兼ねている。スイッチングトランジ
スタ９１ａおよび９１ｂの共通のｎ+ ドレイン電極４５
はコンタクトプラグ５１を介してビット線１８に接続さ
れている。２つのスイッチングトランジスタ９１ａおよ
び９１ｂが形成されている薄膜シリコン層３１は上部素
子分離用絶縁膜９９により隣接する薄膜シリコン層と互
いに分離されている。上部素子分離用絶縁膜９９は誘電
体膜５を介して下部素子分離用絶縁膜９８に接続されて
いる。薄膜シリコン層３１の周辺にはｎ+ 側拡散層１４
が形成され、ｎ+ 側拡散層１４と上部素子分離用絶縁膜
９９との間にはコンタクトプラグ１３が形成されてい
る。さらに薄膜シリコン層３１の第１の主表面側にはｎ
+ 不純物拡散層２が形成されている。ＦＲＡＭの薄膜キ
ャパシタ４１を構成する第１の電極４とｎ+ 不純物拡散
層２との間にはバリア金属層３が形成され、第１の電極
４を構成している元素が薄膜シリコン層３１に拡散する
のを防止している。上部素子分離用絶縁膜９９は薄膜シ
リコン層３１の上面（第２の主表面）から、誘電体薄膜
５に達するまで形成され、下部素子分離用絶縁膜９８は
誘電体薄膜５から貼り合わせ用絶縁膜７に達するまで形
成されている。上部キャパシタ分離用絶縁膜８９は薄膜
シリコン層３１の第１の主表面側のｎ+ 不純物拡散層２
をスイッチングトランジスタ９１ａの下部領域と、スイ
ッチングトランジスタ９１ｂの下部領域に２分するよう
にｎ+ 不純物拡散層２を貫通し、誘電体薄膜５に達して
いる。下部キャパシタ分離用絶縁膜８８は誘電体薄膜５
から貼り合わせ用絶縁膜７に達するまで形成されてい
る。上部素子分離用絶縁膜９９と、上部キャパシタ分離
用絶縁膜８９とにより、各スイッチングトランジスタに
接続される薄膜キャパシタ４１の第１の電極４が互いに
分離されている。また薄膜キャパシタ４１の第２の電極
６は下部素子分離用絶縁膜９８と下部キャパシタ分離用
絶縁膜８８により互いに分離されている。各薄膜キャパ
シタは薄膜シリコン層３１の第１の主表面側に同一平面
レベルで構成された平行平板コンデンサを構成してい
る。さらに各薄膜キャパシタ４１の第２の電極６はドラ
イブ線２１に接続されている。ドライブ線２１は紙面に
垂直の方向、すなわちワード線４７と平行方向に延びる
配線としたパターニングされている。ドライブ線２１は
たとえば厚さ２００ｎｍ程度のＴｉＮ膜で形成すればよ
い。
６の実施の形態に係るＦＲＡＭのユニットセル（メモリ
セル）２つ分に対応する部分を示す模式的な断面図であ
る。図２６において、ｐ型Ｓｉ（１００）基板から形成
された薄膜シリコン層３１の第１の主表面側に第１の電
極４、誘電体膜５、第２の電極６から構成されたエピタ
キシャル成長による薄膜キャパシタ４１が形成されてい
る。この第１の主表面に対向した第２の主表面側には２
つのスイッチングトランジスタ９１ａと９１ｂとが形成
されている。スイッチングトランジスタ９１ａはｎ+ ソ
ース領域４４ａ、ｎ+ ドレイン領域４５、ゲート酸化膜
４６、ゲート電極４７とから構成されている。ｎ+ ドレ
イン領域４５はスイッチングトランジスタ９１ｂのドレ
イン領域を兼ねている。すなわちスイッチングトランジ
スタ９１ｂはｎ+ ソース領域４４ｂ、ゲート酸化膜４７
とから構成されている。スイッチングトランジスタ９１
ａおよび９１ｂのゲート電極４７はいずれもドープドポ
リシリコン層４７ａと高融点金属（又は高融点金属のシ
リサイド層）４７ｂからなる２層構造である。ゲート電
極４７はワード線を兼ねている。スイッチングトランジ
スタ９１ａおよび９１ｂの共通のｎ+ ドレイン電極４５
はコンタクトプラグ５１を介してビット線１８に接続さ
れている。２つのスイッチングトランジスタ９１ａおよ
び９１ｂが形成されている薄膜シリコン層３１は上部素
子分離用絶縁膜９９により隣接する薄膜シリコン層と互
いに分離されている。上部素子分離用絶縁膜９９は誘電
体膜５を介して下部素子分離用絶縁膜９８に接続されて
いる。薄膜シリコン層３１の周辺にはｎ+ 側拡散層１４
が形成され、ｎ+ 側拡散層１４と上部素子分離用絶縁膜
９９との間にはコンタクトプラグ１３が形成されてい
る。さらに薄膜シリコン層３１の第１の主表面側にはｎ
+ 不純物拡散層２が形成されている。ＦＲＡＭの薄膜キ
ャパシタ４１を構成する第１の電極４とｎ+ 不純物拡散
層２との間にはバリア金属層３が形成され、第１の電極
４を構成している元素が薄膜シリコン層３１に拡散する
のを防止している。上部素子分離用絶縁膜９９は薄膜シ
リコン層３１の上面（第２の主表面）から、誘電体薄膜
５に達するまで形成され、下部素子分離用絶縁膜９８は
誘電体薄膜５から貼り合わせ用絶縁膜７に達するまで形
成されている。上部キャパシタ分離用絶縁膜８９は薄膜
シリコン層３１の第１の主表面側のｎ+ 不純物拡散層２
をスイッチングトランジスタ９１ａの下部領域と、スイ
ッチングトランジスタ９１ｂの下部領域に２分するよう
にｎ+ 不純物拡散層２を貫通し、誘電体薄膜５に達して
いる。下部キャパシタ分離用絶縁膜８８は誘電体薄膜５
から貼り合わせ用絶縁膜７に達するまで形成されてい
る。上部素子分離用絶縁膜９９と、上部キャパシタ分離
用絶縁膜８９とにより、各スイッチングトランジスタに
接続される薄膜キャパシタ４１の第１の電極４が互いに
分離されている。また薄膜キャパシタ４１の第２の電極
６は下部素子分離用絶縁膜９８と下部キャパシタ分離用
絶縁膜８８により互いに分離されている。各薄膜キャパ
シタは薄膜シリコン層３１の第１の主表面側に同一平面
レベルで構成された平行平板コンデンサを構成してい
る。さらに各薄膜キャパシタ４１の第２の電極６はドラ
イブ線２１に接続されている。ドライブ線２１は紙面に
垂直の方向、すなわちワード線４７と平行方向に延びる
配線としたパターニングされている。ドライブ線２１は
たとえば厚さ２００ｎｍ程度のＴｉＮ膜で形成すればよ
い。
【０１１０】図２６に示す構成によれば、下地としてＳ
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 等の誘電体薄膜５などを安定して作成する
ことができる。誘電体薄膜は強い強誘電体薄膜の特性を
示す。また、強誘電体キャパシタの残留分極２Ｐｒは８
５μＣ／ｃｍ2 と大きな値が得られ、残留分極のばらつ
きやリーク電流のばらつきを抑えることができる。ま
た、薄膜キャパシタ４１が２つのスイッチングトランジ
スタ９１ａおよび９１ｂの下に同一平面レベルで配置さ
れているので、配線層の形成時に薄膜キャパシタの存在
による誤差がなくなり、コンタクトや配線形成工程が容
易になり、工程の簡略化や平坦化工程の簡略化が達成で
きる。また薄膜キャパシタ４１の第１の電極４と薄膜シ
リコン層３１を上部キャパシタ分離用絶縁膜８９および
上部素子分離用絶縁膜９９により同時に分離できるため
製品の歩留まりが向上する。また、薄膜キャパシタ４１
が２つのスイッチングトランジスタ９１ａおよび９１ｂ
を形成した薄膜シリコン層３１の下部領域に同一平面レ
ベルで配置され立体化されるので、薄膜シリコン層３１
の下のすべての領域がキャパシタ領域として使用でき
る。このため各メモリセルにおける薄膜キャパシタの占
める面積をメモリセルの面積を大きくせずに確保でき
る。その結果、ＦＲＡＭの蓄積電荷量を大きくでき、メ
モリセル動作マージンを大きくできる。
ｉ（１００）基板１の（１００）面が使用できるため、
薄膜シリコン層３１の下部側（第１の主表面側）全面に
（１００）配向した（Ｔｉ，Ａｌ）Ｎバリア金属層３、
（１００）配向したＳｒＲｕＯ3 膜等の第１および第２
の電極４，６、さらに（１００）配向した（Ｂａ，Ｓ
ｒ）ＴｉＯ3 等の誘電体薄膜５などを安定して作成する
ことができる。誘電体薄膜は強い強誘電体薄膜の特性を
示す。また、強誘電体キャパシタの残留分極２Ｐｒは８
５μＣ／ｃｍ2 と大きな値が得られ、残留分極のばらつ
きやリーク電流のばらつきを抑えることができる。ま
た、薄膜キャパシタ４１が２つのスイッチングトランジ
スタ９１ａおよび９１ｂの下に同一平面レベルで配置さ
れているので、配線層の形成時に薄膜キャパシタの存在
による誤差がなくなり、コンタクトや配線形成工程が容
易になり、工程の簡略化や平坦化工程の簡略化が達成で
きる。また薄膜キャパシタ４１の第１の電極４と薄膜シ
リコン層３１を上部キャパシタ分離用絶縁膜８９および
上部素子分離用絶縁膜９９により同時に分離できるため
製品の歩留まりが向上する。また、薄膜キャパシタ４１
が２つのスイッチングトランジスタ９１ａおよび９１ｂ
を形成した薄膜シリコン層３１の下部領域に同一平面レ
ベルで配置され立体化されるので、薄膜シリコン層３１
の下のすべての領域がキャパシタ領域として使用でき
る。このため各メモリセルにおける薄膜キャパシタの占
める面積をメモリセルの面積を大きくせずに確保でき
る。その結果、ＦＲＡＭの蓄積電荷量を大きくでき、メ
モリセル動作マージンを大きくできる。
【０１１１】本発明の第６の実施の形態に係るＦＲＡＭ
は図２７および図２８に示すような工程で製造すること
ができる。
は図２７および図２８に示すような工程で製造すること
ができる。
【０１１２】（イ）まず図２７（ａ）に示すように、ｐ
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成した後、バリア金属
層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜、第１の
電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜、誘電体薄
膜５としてＢａのモル分率７０％で厚さ２０ｎｍのＢＳ
ＴＯ薄膜、さらに第２の電極６として厚さ２０ｎｍのＳ
ｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいはＤＣ
スパッタ法により大気中に出さずに連続してエピタキシ
ャル成長する。次にドライブ線２１として室温で膜厚２
００ｎｍのＴｉＮ膜を形成し、ＲＩＥ法によりパターニ
ングする。この際、ドライブ線２１のパターニングに用
いたフォトレジストをマスクとして、さらに第２の電極
６もエッチングすることにより第１の溝部６５、第２の
溝部６６を形成する。このとき、誘電体薄膜５をエッチ
ング停止層として用いることが好ましい。
型Ｓｉ（１００）基板１の第１の主表面に深さ０．１μ
ｍ程度のｎ+ 不純物拡散層２を形成した後、バリア金属
層３として膜厚１０ｎｍの（Ｔｉ，Ａｌ）Ｎ膜、第１の
電極４として膜厚２０ｎｍのＳｒＲｕＯ3 膜、誘電体薄
膜５としてＢａのモル分率７０％で厚さ２０ｎｍのＢＳ
ＴＯ薄膜、さらに第２の電極６として厚さ２０ｎｍのＳ
ｒＲｕＯ3 膜を、基板温度６００℃でＲＦあるいはＤＣ
スパッタ法により大気中に出さずに連続してエピタキシ
ャル成長する。次にドライブ線２１として室温で膜厚２
００ｎｍのＴｉＮ膜を形成し、ＲＩＥ法によりパターニ
ングする。この際、ドライブ線２１のパターニングに用
いたフォトレジストをマスクとして、さらに第２の電極
６もエッチングすることにより第１の溝部６５、第２の
溝部６６を形成する。このとき、誘電体薄膜５をエッチ
ング停止層として用いることが好ましい。
【０１１３】（ロ）次に、ＣＶＤ法によりＳｉＯ2 膜等
の絶縁膜を第１の溝部６５、第２の溝部６６の深さより
厚く例えば５００ｎｍ程度成膜した後、例えばＣＭＰ法
等により平坦化を行ない、下部キャパシタ分離用絶縁膜
８８、下部素子分離用絶縁膜９８を図２７（ｂ）に示す
ように埋め込む。さらに、この上に貼り合わせ用絶縁膜
７を形成し、その表面を鏡面に仕上げる。
の絶縁膜を第１の溝部６５、第２の溝部６６の深さより
厚く例えば５００ｎｍ程度成膜した後、例えばＣＭＰ法
等により平坦化を行ない、下部キャパシタ分離用絶縁膜
８８、下部素子分離用絶縁膜９８を図２７（ｂ）に示す
ように埋め込む。さらに、この上に貼り合わせ用絶縁膜
７を形成し、その表面を鏡面に仕上げる。
【０１１４】（ハ）次に別途支持基板１０を用意する。
そして支持基板１０の表面にＢＰＳＧ膜１１を作成し、
その表面を鏡面に仕上げる。この鏡面になったＢＰＳＧ
膜同士７，１１を突き合わせて別途用意した支持基板１
０とｐ型Ｓｉ（１００）基板１とを図２７（ｃ）に示す
ように接着する。接着は、例えば９００℃程度の熱処理
により行なえばよい。次に図２７（ｃ）に示すように、
ｐ型Ｓｉ（１００）基板１の第２の主表面側から研磨し
ていき、例えば１５０ｎｍ程度の厚さの薄膜シリコン層
３１を形成する。
そして支持基板１０の表面にＢＰＳＧ膜１１を作成し、
その表面を鏡面に仕上げる。この鏡面になったＢＰＳＧ
膜同士７，１１を突き合わせて別途用意した支持基板１
０とｐ型Ｓｉ（１００）基板１とを図２７（ｃ）に示す
ように接着する。接着は、例えば９００℃程度の熱処理
により行なえばよい。次に図２７（ｃ）に示すように、
ｐ型Ｓｉ（１００）基板１の第２の主表面側から研磨し
ていき、例えば１５０ｎｍ程度の厚さの薄膜シリコン層
３１を形成する。
【０１１５】（ニ）次に、隣接するキャパシタ間分離用
の第３の溝をリソグラフィーおよびＲＩＥ法などのエッ
チング技術により形成する。このとき、誘電体薄膜５を
エッチング停止層として使用することが好ましい。次に
第３の溝の深さよりも厚いＳｉＯ2 等の絶縁膜をＣＶＤ
法により成膜後にＣＭＰなどにより平坦化し、第３の溝
を上部キャパシタ分離用絶縁膜８９で埋め込む。さら
に、ＲＩＥなどにより上部キャパシタ分離用絶縁膜８９
の表面を選択的に浅くエッチバックした後、図２８に示
すように単結晶シリコン電極２５を埋め込む。このとき
の単結晶シリコン電極２５の埋め込み方法として、アモ
ルファスシリコン層をコンフォーマルに形成した後にＲ
ＴＰなどの熱処理により側壁部分より結晶化して単結晶
とする方法、選択成長ＣＶＤ法などにより単結晶シリコ
ンを選択的に埋め込む方法などの公知の技術を用いれば
よい。さらに上部素子分離用絶縁膜を形成するための第
４の溝を開孔し、この第４の溝に図２８に示すように上
部素子分離用絶縁膜９９を埋め込む。
の第３の溝をリソグラフィーおよびＲＩＥ法などのエッ
チング技術により形成する。このとき、誘電体薄膜５を
エッチング停止層として使用することが好ましい。次に
第３の溝の深さよりも厚いＳｉＯ2 等の絶縁膜をＣＶＤ
法により成膜後にＣＭＰなどにより平坦化し、第３の溝
を上部キャパシタ分離用絶縁膜８９で埋め込む。さら
に、ＲＩＥなどにより上部キャパシタ分離用絶縁膜８９
の表面を選択的に浅くエッチバックした後、図２８に示
すように単結晶シリコン電極２５を埋め込む。このとき
の単結晶シリコン電極２５の埋め込み方法として、アモ
ルファスシリコン層をコンフォーマルに形成した後にＲ
ＴＰなどの熱処理により側壁部分より結晶化して単結晶
とする方法、選択成長ＣＶＤ法などにより単結晶シリコ
ンを選択的に埋め込む方法などの公知の技術を用いれば
よい。さらに上部素子分離用絶縁膜を形成するための第
４の溝を開孔し、この第４の溝に図２８に示すように上
部素子分離用絶縁膜９９を埋め込む。
【０１１６】図２８は本発明の第１の実施の形態の他の
製造方法として説明した図８（ｄ）に対応する。この後
の工程は上記第１の実施の形態の図８（ｅ）以降の工程
と同様であり説明を省略する。図２６では上部キャパシ
タ分離用絶縁膜８９の中心軸と下部キャパシタ分離用絶
縁膜８８の中心軸がずれている。又上部素子分離用絶縁
膜９９中心軸と下部素子分離用絶縁膜９８の中心軸がず
れている。これは第１の主表面側のマスクパターンに対
する第２の主表面側からのマスク合わせ、いわゆる両面
マスク合わせ時の合わせずれに起因している。しかし両
者間に電流が流れるわけではないので、図２８に示した
程度の合わせずれは許容できる。両者の中心軸がぴたり
と合っていても良いことはもちろんである。
製造方法として説明した図８（ｄ）に対応する。この後
の工程は上記第１の実施の形態の図８（ｅ）以降の工程
と同様であり説明を省略する。図２６では上部キャパシ
タ分離用絶縁膜８９の中心軸と下部キャパシタ分離用絶
縁膜８８の中心軸がずれている。又上部素子分離用絶縁
膜９９中心軸と下部素子分離用絶縁膜９８の中心軸がず
れている。これは第１の主表面側のマスクパターンに対
する第２の主表面側からのマスク合わせ、いわゆる両面
マスク合わせ時の合わせずれに起因している。しかし両
者間に電流が流れるわけではないので、図２８に示した
程度の合わせずれは許容できる。両者の中心軸がぴたり
と合っていても良いことはもちろんである。
【０１１７】上記のように、本発明は第１乃至第６の実
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。たとえば
上記実施の形態ではｐ型Ｓｉ｛１００｝基板を用い、ｎ
チャネルＭＯＳＦＥＴをスイッチングトランジスタとす
る場合で説明したが、上記説明におけるｎ型とｐ型を逆
にしてｐチャネルＭＯＳＦＥＴをスイッチングトランジ
スタとしてもよいことはもちろんである。またＣＭＯＳ
構成にしてもよい。また上記説明においては薄膜キャパ
シタの第１および第２の電極をＳｒＲｕＯ3 膜とする場
合について述べたが、電極材料はＳｒＲｕＯ3 膜に限ら
れるものではない。第１の電極の少なくとも一部又は第
２の電極の少なくとも一部が、立方晶結晶の｛１００｝
面ないしは正方晶結晶の｛００１｝面で構成されていれ
ばよく、たとえばＳｒＲｕＯ3 以外のＳｒＭｏＯ3 ，Ｓ
ｒＮｉＯ3 ，（Ｌａ，Ｓｒ）ＣｕＯ3 等の材料でもかま
わない。
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。たとえば
上記実施の形態ではｐ型Ｓｉ｛１００｝基板を用い、ｎ
チャネルＭＯＳＦＥＴをスイッチングトランジスタとす
る場合で説明したが、上記説明におけるｎ型とｐ型を逆
にしてｐチャネルＭＯＳＦＥＴをスイッチングトランジ
スタとしてもよいことはもちろんである。またＣＭＯＳ
構成にしてもよい。また上記説明においては薄膜キャパ
シタの第１および第２の電極をＳｒＲｕＯ3 膜とする場
合について述べたが、電極材料はＳｒＲｕＯ3 膜に限ら
れるものではない。第１の電極の少なくとも一部又は第
２の電極の少なくとも一部が、立方晶結晶の｛１００｝
面ないしは正方晶結晶の｛００１｝面で構成されていれ
ばよく、たとえばＳｒＲｕＯ3 以外のＳｒＭｏＯ3 ，Ｓ
ｒＮｉＯ3 ，（Ｌａ，Ｓｒ）ＣｕＯ3 等の材料でもかま
わない。
【０１１８】また誘電体膜としてＢＳＴＯ薄膜を用いる
場合について説明したが、誘電体薄膜の少なくとも一部
が、立方晶ペロブスカイト結晶の｛１００｝面か、正方
晶ないし層状ペロブスカイト結晶の｛００１｝面で構成
されていればＢＳＴＯ薄膜でなくてもよい。すなわち誘
電体薄膜は一般式ＡＢＯ3 で表され、ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれた少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｍｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ
1/2 Ｗ1/2 ），（Ｍｇ1/2 Ｗ1/ 2 ），（Ｍｎ
1/2 Ｗ1/2 ），（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ
1/2 ），（Ｓｃ1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎ
ｂ1/2 ），（Ｉｎ1/2 Ｎｂ1/2 ），（Ｆｅ1/ 2 Ｔ
ａ1/2 ），（Ｃｄ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれ
た少なくとも１種からなるペロブスカイト型結晶であれ
ば良い。このように本発明はここでは記載していない様
々な実施の形態や材料を包含するということを理解すべ
きである。したがって、本発明はこの開示から妥当な特
許請求の範囲記載の発明特定事項によってのみ限定され
るものである。
場合について説明したが、誘電体薄膜の少なくとも一部
が、立方晶ペロブスカイト結晶の｛１００｝面か、正方
晶ないし層状ペロブスカイト結晶の｛００１｝面で構成
されていればＢＳＴＯ薄膜でなくてもよい。すなわち誘
電体薄膜は一般式ＡＢＯ3 で表され、ＡはＢａ，Ｓｒ，
Ｃａからなる群より選ばれた少なくとも１種、ＢはＴ
ｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），（Ｍｇ
1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｍｂ2/3 ），（Ｚｎ1/3 Ｔ
ａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ
1/2 Ｗ1/2 ），（Ｍｇ1/2 Ｗ1/ 2 ），（Ｍｎ
1/2 Ｗ1/2 ），（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ
1/2 ），（Ｓｃ1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎ
ｂ1/2 ），（Ｉｎ1/2 Ｎｂ1/2 ），（Ｆｅ1/ 2 Ｔ
ａ1/2 ），（Ｃｄ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔ
ａ2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれ
た少なくとも１種からなるペロブスカイト型結晶であれ
ば良い。このように本発明はここでは記載していない様
々な実施の形態や材料を包含するということを理解すべ
きである。したがって、本発明はこの開示から妥当な特
許請求の範囲記載の発明特定事項によってのみ限定され
るものである。
【０１１９】
【発明の効果】以上詳述したように本発明によれば、薄
膜シリコン層の第１の主表面にエピタキシャルキャパシ
タを形成し、第２の主表面にトランジスタを形成するこ
とが可能であり、信頼性の高く、ギガビット・クラス以
上に超高集積化したＤＲＡＭやＦＲＡＭ等の半導体記憶
装置の提供が容易になる。
膜シリコン層の第１の主表面にエピタキシャルキャパシ
タを形成し、第２の主表面にトランジスタを形成するこ
とが可能であり、信頼性の高く、ギガビット・クラス以
上に超高集積化したＤＲＡＭやＦＲＡＭ等の半導体記憶
装置の提供が容易になる。
【０１２０】本発明の製造工程は簡単であり、歩留りや
生産性が高く、その工業的価値は極めて大きい。
生産性が高く、その工業的価値は極めて大きい。
【図１】本発明の第１の実施の形態に係るＤＲＡＭのメ
モリセル部を示す模式的断面図である。
モリセル部を示す模式的断面図である。
【図２】図２（ａ）は本発明の第１の実施の形態に係る
ＤＲＡＭのキャパシタ分離用絶縁膜、素子分離用絶縁
膜、ワード線を示す平面図で、図２（ｂ）は本発明の第
１の実施の形態に係るＤＲＡＭの等価回路を示す図であ
る。
ＤＲＡＭのキャパシタ分離用絶縁膜、素子分離用絶縁
膜、ワード線を示す平面図で、図２（ｂ）は本発明の第
１の実施の形態に係るＤＲＡＭの等価回路を示す図であ
る。
【図３】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明するための模式的な工程断面図である（そ
の１）。
造方法を説明するための模式的な工程断面図である（そ
の１）。
【図４】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明するための模式的な工程断面図である（そ
の２）。
造方法を説明するための模式的な工程断面図である（そ
の２）。
【図５】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明するための模式的な工程断面図である（そ
の３）。
造方法を説明するための模式的な工程断面図である（そ
の３）。
【図６】本発明の第１の実施の形態に係るＤＲＡＭの製
造方法を説明するための模式的な工程断面図である（そ
の４）。
造方法を説明するための模式的な工程断面図である（そ
の４）。
【図７】本発明の第１の実施の形態に係るＤＲＡＭの他
の製造方法を説明するための模式的な工程断面図である
（その１）。
の製造方法を説明するための模式的な工程断面図である
（その１）。
【図８】本発明の第１の実施の形態に係るＤＲＡＭの他
の製造方法を説明するための模式的な工程断面図である
（その２）。
の製造方法を説明するための模式的な工程断面図である
（その２）。
【図９】キャパシタ分離用マスクパターンと素子分離用
マスクパターンを示す図である。
マスクパターンを示す図である。
【図１０】本発明の第２の実施の形態に係るＤＲＡＭの
メモリセル部を示す模式的断面図である。
メモリセル部を示す模式的断面図である。
【図１１】本発明の第２の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その１）。
製造方法を説明するための模式的な工程断面図である
（その１）。
【図１２】本発明の第２の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その２）。
製造方法を説明するための模式的な工程断面図である
（その２）。
【図１３】本発明の第２の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その３）。
製造方法を説明するための模式的な工程断面図である
（その３）。
【図１４】本発明の第３の実施の形態に係るＤＲＡＭの
メモリセル部を示す模式的な断面図である。
メモリセル部を示す模式的な断面図である。
【図１５】本発明の第３の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その１）。
製造方法を説明するための模式的な工程断面図である
（その１）。
【図１６】本発明の第３の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その２）。
製造方法を説明するための模式的な工程断面図である
（その２）。
【図１７】本発明の第３の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その３）。
製造方法を説明するための模式的な工程断面図である
（その３）。
【図１８】本発明の第３の実施の形態に係るＤＲＡＭの
製造方法を説明するための模式的な工程断面図である
（その３）。
製造方法を説明するための模式的な工程断面図である
（その３）。
【図１９】本発明の第３の実施の形態に係るＤＲＡＭの
他の製造方法を説明するための模式的な工程断面図であ
る（その１）。
他の製造方法を説明するための模式的な工程断面図であ
る（その１）。
【図２０】本発明の第３の実施の形態に係るＤＲＡＭの
他の製造方法を説明するための模式的な工程断面図であ
る（その２）。
他の製造方法を説明するための模式的な工程断面図であ
る（その２）。
【図２１】本発明の第３の実施の形態に係るＤＲＡＭの
他の製造方法を説明するための模式的な工程断面図であ
る（その３）。
他の製造方法を説明するための模式的な工程断面図であ
る（その３）。
【図２２】本発明の第４の実施の形態に係るＳＯＩ−Ｄ
ＲＡＭのメモリセル部を示す模式的断面図である。
ＲＡＭのメモリセル部を示す模式的断面図である。
【図２３】本発明の第４の実施の形態に係るＳＯＩ−Ｄ
ＲＡＭの製造方法を説明するための模式的な工程断面図
である。
ＲＡＭの製造方法を説明するための模式的な工程断面図
である。
【図２４】本発明の第５の実施の形態に係るＦＲＡＭの
メモリセル部を示す模式的断面図である。
メモリセル部を示す模式的断面図である。
【図２５】本発明の第５の実施の形態に係るＦＲＡＭの
製造方法を説明するための模式的な工程断面図である。
製造方法を説明するための模式的な工程断面図である。
【図２６】本発明の第６の実施の形態に係るＦＲＡＭの
メモリセル部を示す模式的断面図である。
メモリセル部を示す模式的断面図である。
【図２７】本発明の第６の実施の形態に係るＦＲＡＭの
他の製造方法を説明するための模式的な工程断面図であ
る（その１）。
他の製造方法を説明するための模式的な工程断面図であ
る（その１）。
【図２８】本発明の第６の実施の形態に係るＦＲＡＭの
他の製造方法を説明するための模式的な工程断面図であ
る（その２）。
他の製造方法を説明するための模式的な工程断面図であ
る（その２）。
１ 第１導電型半導体基板（たとえばｐ型Ｓｉ（１０
０）基板） ２ 不純物拡散層 ３ バリア金属層 ３ｐ 多結晶化したバリア金属層 ４ 第１の電極 ４ｐ 多結晶化した第１の電極 ５ 誘電体薄膜 ５ｐ 多結晶化した誘電体薄膜 ６ 第２の電極 ６ｐ 多結晶化した第２の電極 ７ 貼り合わせ用絶縁膜 ８ キャパシタ分離用絶縁膜 ９ 素子分離用絶縁膜 １０ 支持基板 １１ 支持基板の貼り合わせ用絶縁膜 １３，５１ コンタクトプラグ １４ 側壁拡散層 １８ ビット線 １９，２０ 層間絶縁膜 ２１ ドライブ線 ２２ プレート電極 ２３ キャパシタ分離用マスクパターン ２４ 素子分離用マスクパターン ２６ 埋め込み絶縁膜 ３１ 薄膜シリコン層 ４１ 薄膜キャパシタ ４４ ｎ+ ソース領域 ４５ ｎ+ ドレイン領域 ４６ ゲート酸化膜 ４７ ゲート電極（ワード線） ４７ａ 多結晶シリコン層 ４７ｂ 高融点金属シリサイド層（又は高融点金属層） ５７ ワード線 ６１，６２，６３，６４，６５，６６ 溝部（トレン
チ） ８８ 下部キャパシタ分離用絶縁膜 ８９ 上部キャパシタ分離用絶縁膜 ９１，９１ａ，９１ｂ，９２ａ，９２ｂ，９３ａ，９３
ｂ スイッチングトランジスタ ９８ 下部素子分離用絶縁膜 ９９ 上部素子分離用絶縁膜 １２６ ワード線選択回路 １２７ ドライブ線駆動回路 １２８ センスアンプ
０）基板） ２ 不純物拡散層 ３ バリア金属層 ３ｐ 多結晶化したバリア金属層 ４ 第１の電極 ４ｐ 多結晶化した第１の電極 ５ 誘電体薄膜 ５ｐ 多結晶化した誘電体薄膜 ６ 第２の電極 ６ｐ 多結晶化した第２の電極 ７ 貼り合わせ用絶縁膜 ８ キャパシタ分離用絶縁膜 ９ 素子分離用絶縁膜 １０ 支持基板 １１ 支持基板の貼り合わせ用絶縁膜 １３，５１ コンタクトプラグ １４ 側壁拡散層 １８ ビット線 １９，２０ 層間絶縁膜 ２１ ドライブ線 ２２ プレート電極 ２３ キャパシタ分離用マスクパターン ２４ 素子分離用マスクパターン ２６ 埋め込み絶縁膜 ３１ 薄膜シリコン層 ４１ 薄膜キャパシタ ４４ ｎ+ ソース領域 ４５ ｎ+ ドレイン領域 ４６ ゲート酸化膜 ４７ ゲート電極（ワード線） ４７ａ 多結晶シリコン層 ４７ｂ 高融点金属シリサイド層（又は高融点金属層） ５７ ワード線 ６１，６２，６３，６４，６５，６６ 溝部（トレン
チ） ８８ 下部キャパシタ分離用絶縁膜 ８９ 上部キャパシタ分離用絶縁膜 ９１，９１ａ，９１ｂ，９２ａ，９２ｂ，９３ａ，９３
ｂ スイッチングトランジスタ ９８ 下部素子分離用絶縁膜 ９９ 上部素子分離用絶縁膜 １２６ ワード線選択回路 １２７ ドライブ線駆動回路 １２８ センスアンプ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−154389（ＪＰ，Ａ) 特開 平７−142607（ＪＰ，Ａ) 特開 平８−213487（ＪＰ，Ａ) 特開 平８−335672（ＪＰ，Ａ) 特開 昭63−244770（ＪＰ，Ａ) 特開 昭59−110155（ＪＰ，Ａ) 特開 平４−78166（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/105 H01L 27/108
Claims (10)
- 【請求項１】 第１の主表面とこれに対向した第２の主
表面とを有するＳｉ基板からなる薄膜シリコン層と、 該第１の主表面に接し、前記薄膜シリコン層の結晶方位
の配向を有したエピタキシャル成長薄膜からなるバリア
金属層と、 該バリア金属層に接し、前記配向を有したエピタキシャ
ル成長薄膜からなる第１の電極層と、 該第１の電極層に接し、前記配向を有したエピタキシャ
ル強誘電体膜若しくはエピタキシャル高誘電体膜よりな
る誘電体薄膜層と、 該誘電体薄膜層に接した第２の電極層と、 前記 第２の主表面側に形成されたスイッチングトランジ
スタと、 前記第１の主表面側の前記薄膜シリコン層に一部が埋め
込まれ、且つ他の一部が少なくとも前記バリア金属層及
び前記第１の電極層を貫通するキャパシタ分離用絶縁膜
と、 前記第１の主表面から前記第２の主表面に至る厚さより
も厚く、且つ前記第１及び第２の主表面に対して垂直な
側壁で、前記薄膜シリコン層の周囲を囲む素子分離用絶
縁膜 とを少なくとも具備するメモリセル部を複数個有す
ることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１又は第２の電極層の少なくとも
一部が、立方晶結晶の｛１００｝面、若しくは正方晶結
晶の｛００１｝面で構成されていることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】 前記誘電体薄膜層が、複数の前記メモリ
セル部の下部に連続して全面に形成されていることを特
徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記誘電体薄膜層の一部が多結晶薄膜層
になっていることを特徴とする請求項１から３のいずれ
か１項に記載の半導体記憶装置。 - 【請求項５】 前記薄膜シリコン層と前記素子分離用絶
縁膜との間において、前記スイッチングトランジスタの
主電極領域と前記第１の電極層とを接続する ポリシリコ
ンからなるコンタクトプラグを更に備えることを特徴と
する請求項１から４のいずれか１項に記載の半導体記憶
装置。 - 【請求項６】 前記キャパシタ分離用絶縁膜は、更に前
記誘電体薄膜層と前記第２の電極層とを貫通しているこ
とを特徴とする請求項１から５のいずれか１項に記載の
半導体記憶装置。 - 【請求項７】 互いに対向する第１及び第２の主表面を
有する半導体基板の第１の主表面の上方にキャパシタの
第１の電極層をエピタキシャル成長する工程と、該第１の電極層を貫通し、更に前記半導体基板の第１の
主表面の一部を選択的に除去して第１及び第２の溝部を
形成する工程と、 該第１の溝部にキャパシタ分離用絶縁膜、該第２の溝部
に素子分離用絶縁膜を埋め込む工程と、 前記第１の電極層、前記キャパシタ分離用絶縁及び前記
素子分離用絶縁膜の上部に誘電体薄膜層をエピタキシャ
ル成長する工程と、 該誘電体薄膜層の上部に、キャパシタの第２の電極層を
形成する工程と、 支持基板を用意し、貼り合わせ用絶縁膜を介して、前記
半導体基板の第１の主表面の上部に形成された表面と該
支持基板とを接合する工程と、 前記半導体基板の第２の主表面側の一部を除去し、前記
半導体基板の厚みを調整する工程と、 前記半導体基板の第２の主表面側にスイッチングトラン
ジスタを形成する工程とを少なくとも有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項８】 互いに対向する第１及び第２の主表面を
有する半導体基板の第１の主表面の上方にキャパシタの
第１の電極層をエピタキシャル成長する工程と、 該第１の電極層の上部に誘電体薄膜層をエピタキシャル
成長する工程と、 該誘電体薄膜層の上部に、キャパシタの第２の電極層を
形成する工程と、 該第２の電極層、前記誘電体薄膜層、前記第１の電極層
を貫通し、更に前記半導体基板の第１の主表面の一部を
選択的に除去して第１及び第２の溝部を形成する工程
と、 該第１の溝部にキャパシタ分離用絶縁膜、該第２の溝部
に素子分離用絶縁膜を埋め込む工程と、支持基板を用意し、貼り合わせ用絶縁膜を介して、前記
第２の電極層と前記支持基板とを接合する工程と、 前記半導体基板の第２の主表面側の一部を除去し、前記
半導体基板の厚みを調整する工程と、 前記半導体基板の第２の主表面側にスイッチングトラン
ジスタを形成する工程 とを少なくとも有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項９】 互いに対向する第１及び第２の主表面を
有する半導体基板の第１の主表面の上方にキャパシタの
第１の電極層をエピタキシャル成長する工程と、 該第１の電極層の上部に誘電体薄膜層をエピタキシャル
成長する工程と、 該誘電体薄膜層の上部に、キャパシタの第２の電極層を
形成する工程と、 支持基板を用意し、貼り合わせ用絶縁膜を介して、前記
第２の電極層と前記支持基板とを接合する工程と、 前記半導体基板の第２の主表面側の一部を除去し、前記
半導体基板の厚みを調整する工程と、 前記半導体基板の第２の主表面から前記誘電体薄膜層に
達する溝部を形成する工程と、 該溝部に素子分離用絶縁膜を埋め込む工程と、前記半導体基板の第２の主表面側にスイッチングトラン
ジスタを形成する工程 とを少なくとも有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項１０】 前記第２の電極をエピタキシャル成長
する工程の後、 前記第２の電極層、前記誘電体薄膜層、前記第１の電極
層を貫通し、更に前記半導体基板の第１の主表面の一部
を選択的に除去して他の溝部を形成する工程と、 該他の溝部にキャパシタ分離用絶縁膜を埋め込む工程と
を更に有することを特徴とする請求項９に記載の半導体
記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23499197A JP3311276B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体記憶装置およびその製造方法 |
| US09/143,400 US6242298B1 (en) | 1997-08-29 | 1998-08-28 | Semiconductor memory device having epitaxial planar capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23499197A JP3311276B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174477A JPH1174477A (ja) | 1999-03-16 |
| JP3311276B2 true JP3311276B2 (ja) | 2002-08-05 |
Family
ID=16979445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23499197A Expired - Fee Related JP3311276B2 (ja) | 1997-08-29 | 1997-08-29 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3311276B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3655175B2 (ja) | 2000-06-30 | 2005-06-02 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| KR20230147659A (ko) * | 2021-02-17 | 2023-10-23 | 어플라이드 머티어리얼스, 인코포레이티드 | 더 짧은 커패시터 높이 및 양자 메모리 dram을 위한 커패시터 유전체 |
-
1997
- 1997-08-29 JP JP23499197A patent/JP3311276B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1174477A (ja) | 1999-03-16 |
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