JP5414036B2

JP5414036B2 - 絶縁ゲート型半導体装置の製造方法

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Publication number: JP5414036B2
Application number: JP2009067161A
Authority: JP
Inventors: 光恵高橋; 滋樹酒井
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2009-03-19
Filing date: 2009-03-19
Publication date: 2014-02-12
Anticipated expiration: 2029-03-19
Also published as: JP2010219455A

Description

本発明は、絶縁ゲート型半導体装置の製造方法に関し、特にゲート・基板間電圧−ドレイン電流特性がヒステリシス特性を有するトランジスタ（以下、「ヒステリシストランジスタ」という。）と、ゲート・基板間電圧−ドレイン電流特性が非ヒステリス特性ないし疑似非ヒステリス特性となるようにしたトランジスタ（以下、「非ヒステリシストランジスタ」という。）といった特性の異なるトランジスタを混載した絶縁ゲート型半導体装置の製造方法に関するものである。

同一基板上に非ヒステリシストランジスタとヒステリシストランジスタとを混載する方法、あるいは広義には、特性の異なるトランジスタを混載する方法として、次のような方法が知られている。

（１）ゲート絶縁膜の異なるトランジスタを混載する場合には、いったん前の膜を除去してから別の膜を成膜するか、あるいは前の膜の上に別の膜を積み増す方法がある。
例えば、不揮発メモリセルアレイと第１及び第２のロジックトランジスタを混載する場合に、基板上に絶縁膜-導電膜-絶縁膜の積層膜を形成し、メモリセルアレイ領域上の積層膜を残しメモリトランジスタ領域上の積層膜を選択的に除去していったん半導体基板を露出させた後、第１及び第２のロジックトランジスタ領域上に第１の絶縁膜を形成し、第１の絶縁膜を第１のトランジスタ領域上には残し、第２のトランジスタ領域上のみ選択的に第１の絶縁膜を除去し、新たに第２の絶縁膜を第１と第２の両方のトランジスタ領域上に同時に形成することで、第１のトランジスタは第１と第２の絶縁膜を重ねたものをゲート絶縁膜とし、第２のトランジスタは第２の絶縁膜のみをゲート絶縁膜とする方法（特許文献１、２参照）。

（２）また例えば、同一基板上の第１と第２の領域に機能の異なる素子を形成する場合に、第１の領域に絶縁膜を形成する時には第２の領域をマスクで遮蔽して絶縁膜が形成されないようにし、第２の領域に絶縁膜を形成する時には第１の領域をマスクで遮蔽して絶縁膜が形成されないようにして、第１と第２の領域に異なる絶縁膜を形成する方法（特許文献３参照）。

（３）また例えば、１メモリセルが第１と第２の２つのトランジスタからなる場合に、第１と第２のトランジスタの活性領域にイオン注入を異なる条件で行った後、熱酸化することにより、異なる性質の酸化膜を一度の熱処理で同時に成長させ、第１と第２のトランジスタのゲート絶縁膜厚及びしきい値を異ならせる方法（特許文献４参照）。

（４）また例えば、基板上の酸化膜の一部をレジストで覆った後、レジスト膜のウェットエッチング耐性を高めるためレジストパターン付き基板の加熱を行ってから、ウェットエッチングにより膜厚の異なる酸化膜を形成し、これらをゲート酸化膜として用いる方法（特許文献５参照）。

上述の従来技術は、ヒステリシストランジスタとしてのメモリトランジスタでは、ゲート絶縁膜にシリコン酸化膜やシリコン窒化膜等のシリコン系材料を用いることを前提としている。これらは非ヒステリシストランジスタとしてのロジックトランジスタのゲート絶縁膜と基本的に同種の材料であり、シリコン基板の酸化あるいは窒化による膜成長がそれらの一般的な形成方法である。従って、従来は、ゲート絶縁膜の主原料は基板材料そのものであるから、基板表面を清浄に保ち、酸化あるいは窒化条件を制御することによって、基板界面の欠陥密度の制御と不純物混入の抑制を行うことができた。

しかし、近年、トランジスタの微細化と高機能化を目的として、ゲート絶縁膜に高誘電体材料や強誘電体材料が用いられることが多くなった。高誘電体材料の例としてハフニウム（Hf）を主成分とする酸化物、Hfとアルミニウムを主成分とする酸化物、ランタンを主成分とする酸化物が挙げられる。強誘電体材料の例としてビスマス層状構造強誘電体、ペロブスカイト構造強誘電体、有機強誘電性ポリマーが挙げられる。これら高誘電体材料あるいは強誘電体材料は基板材料とは異種な材料であるから、高誘電体材料あるいは強誘電体材料からなるゲート絶縁膜を成膜するためには、原料を基板外部から基板上に運んで来て、基板表面に付着させることが必要である。従ってゲート絶縁膜に高誘電体材料あるいは強誘電体材料を用いる場合には、基板表面の酸化又は窒化膜成長によりゲート絶縁膜を形成する従来方式による場合よりも、基板界面の欠陥密度の制御と不純物混入の抑制が難しくなってきている。

原料を基板外部から導入して基板表面に付着させる方法によりトランジスタのゲート絶縁膜を成膜する場合、上述の（１）の方法では、基板洗浄工程を経て犠牲酸化膜を除去した後の清浄な半導体基板表面で、ゲート絶縁膜の成膜と除去を繰り返すため、欠陥や不純物混入によりトランジスタ特性を劣化させるリスクが大きくなり、適切でない。

また、上述の（２）の方法では、基板表面のマスク材料による汚染のリスク、及び、高誘電体材料等を供給して基板表面にゲート絶縁膜を成膜するためのチャンバーのマスク材料による汚染のリスクがあるため、適切でない。

また、上述（３）の方法では、第１と第２のトランジスタのゲート絶縁膜厚の差は大きくても数nm程度と少なく、また、基板のシリコンの熱酸化による絶縁膜形成が前提で、原料を基板外部から導入する成膜方法には適用できない。

また、上述（４）の方法は、ゲート絶縁膜として強誘電体材料を共通に用いてヒステリシストランジスタと非ヒステリシストランジスタを製造する方法までを開示するものではない。

特開２００２−１８４８７６号公報特開２００７−３３５５５９号公報特開２００４−２２８３５８号公報特開２０００−２６９３６１号公報特開２００２−３１９５６５号公報

近年、トランジスタの微細化と高機能化を目的として、非ヒステリシストランジスタのゲート絶縁膜に例えばハフニウム（Hf）を主成分とする酸化物、Hfとアルミニウムを主成分とする酸化物、ランタンを主成分とする酸化物等の高誘電体材料を用い、ヒステリシストランジスタのゲート絶縁膜に前記の高誘電体材料やSrBi₂Ta₂O₉(SBT)、PbZr_xTi_1-xO₃（PZT）等の強誘電体材料を用いることが多い。近年は、ヒステリシストランジスタのゲート絶縁膜にフッ化ビニリデン（PVDF）と三フッ化エチレン（TrFE）の共重合体等の有機強誘電体材料を用いることも多くなっている。これら高誘電体材料や強誘電体材料などの機能性材料は、基板表面の酸化等の方法ではなく、基板外部から原料を基板上に付着させる方法により成膜されるため、基板界面の欠陥密度制御と不純物混入抑制といった基板界面の性能を良好に保つ技術が特に重要である。

高誘電体材料や強誘電体材料などの機能性材料をゲート絶縁膜に用いた非ヒステリシストランジスタとヒステリシストランジスタを混載する場合、従来の方法では、機能性材料の成膜と除去を繰り返すため欠陥や不純物混入のリスクが大きくなり、トランジスタの性能が悪くなる問題があった。また、そのような場合に、従来の方法では非ヒステリシストランジスタとヒステリシストランジスタの相対的しきい値差の調整が難しくなる問題があった。

この発明の目的は、非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供することである。

第１の発明の絶縁ゲート型半導体装置の製造方法は、上記目的を達成するため、基板上のトランジスタ形成領域に、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を示す膜厚で、強誘電体層と高誘電体層の積層からなる第１の絶縁膜を、前記基板の外部から原料を付着して形成する第１の絶縁膜形成工程と、前記基板上のトランジスタ領域のうち、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を有する第１のトランジスタの形成領域における前記第１の絶縁膜の上に第１のゲート電極を形成して、当該第１のトランジスタを形成する第１のゲート電極形成工程と、前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性が非ヒステリシス特性を有する第２のトランジスタの形成領域における前記第１の絶縁膜を構成する前記強誘電体層を薄型化して、前記非ヒステリシス特性を有するロジックトランジスタのゲート絶縁膜として活用できる強誘電体膜と前記高誘電体層の積層からなる第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記第２の絶縁膜の上に第２のゲート電極を形成して、前記第２のトランジスタを形成する第２のゲート電極形成工程とを含むことを特徴とする。
また、第２の発明の絶縁ゲート型半導体装置の製造方法は、上記目的を達成するため、基板上のトランジスタ形成領域に、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を示す膜厚で、強誘電体層と高誘電体層の積層からなる第１の絶縁膜を、前記基板の外部から原料を付着して形成する第１の絶縁膜形成工程と、前記第１の絶縁膜の上全面にゲート導体層を形成するゲート導体層形成工程と、前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を有する第１のトランジスタの形成領域における前記ゲート導体層を前記第１のトランジスタの第１のゲート電極として残すとともに、前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性が非ヒステリシス特性を有する第２のトランジスタの形成領域における前記ゲート導体層を除去し、前記ゲート導体層の除去により露出した前記第１の絶縁膜の前記強誘電体層を薄型化して、前記非ヒステリシス特性を有するロジックトランジスタのゲート絶縁膜として活用できる強誘電体膜と前記高誘電体層の積層からなる第２の絶縁膜を形成する第１のゲート電極及び第２の絶縁膜形成工程と、前記第２の絶縁膜の上に第２のゲート電極を形成して、前記第２のトランジスタを形成する第２のゲート電極形成工程とを含むことを特徴とする。

本発明によれば、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することが可能となる。特に、トランジスタのゲート絶縁膜が基板外部から原料を基板上に付着させる方法により成膜される機能性材料である場合には、本発明の効果が高い。

強誘電体膜厚とメモリウィンドウの関係本発明の原理を説明する模式図本発明の原理を説明する他の模式図本発明による実施の形態本発明による別の実施の形態本発明の実施により作製した、ｎチャネル型の(ａ)ヒステリシストランジスタと(ｂ)非ヒステリシストランジスタのドレイン電流(Id)-ゲート電圧(Vg)特性の測定データ本発明の実施により作製した、ｐチャネル型の(ａ)ヒステリシストランジスタと(ｂ)非ヒステリシストランジスタのドレイン電流(-Id)-ゲート電圧(Vg)特性の測定データ

１絶縁膜
２ヒステリシストランジスタのゲート導体
３非ヒステリシストランジスタのゲート導体
４拡散領域
５素子分離領域
６側壁保護膜
７保護膜
８層間絶縁膜

（本発明の前提となる知見）
ヒステリシストランジスタのドレイン電流(Id)-ゲート電圧(Vg) 特性を測定したId-Vg特性は、ゲート電圧Vgを正負方向に往復して掃引したときのドレイン電流Idを測定して描いたループ曲線である。Vgを正負に往復して掃引したときの往時と復時のしきい値電圧の差をメモリウィンドウと呼ぶ。
図１はゲート導体としてPtを用い、ゲート絶縁膜として強誘電体であるSrBi₂Ta₂O₉(SBT)膜を用いたヒステリシストランジスタについて、強誘電体膜厚とメモリウィンドウの関係を図示したものである。
図１の(ａ)、（ｂ）、（ｃ）は、強誘電体膜厚をそれぞれ700nm、480nm、200nmとしたときのメモリウィンドウを図示したものである。
図１によれば、強誘電体膜でありながら膜厚が小さくなるにしたがって非ヒステリシス特性を有する膜に近い特性を示すことが分かる。したがって膜厚が小さい強誘電体膜は、非ヒステリシス特性を有するロジックトランジスタ等のゲート絶縁膜として活用できることになる。

（本発明の原理）
本発明の原理を図２にしたがって説明する。図２に示すように、この発明は、ゲート導体形成前の第1のトランジスタ（図２(ａ)）を、ヒステリシストランジスタ領域と非ヒステリシストランジスタ領域のように機能の異なる２つ以上の複数の領域上に共通して作製し、ヒステリシストランジスタの領域では（図２(ａ)）の絶縁膜の上にゲート導体を形成して図２(ｄ)の第1のトランジスタを完成させ、非ヒステリシストランジスタの領域では図２(ａ)の絶縁膜の一部を図２(ｂ)のようにドライエッチング等によりエッチング除去し、その上に再度ゲート導体を形成して図２(ｃ)の第２のトランジスタを作製するものである。
図２(ｂ)の工程で半導体基板を露出させないため基板界面への欠陥や不純物の混入のリスクを少なくすることができる。図２の絶縁膜に強誘電体層を含む場合には、前述の厚膜トランジスタはヒステリシストランジスタ、薄膜トランジスタは非ヒステリシストランジスタである。ドライエッチングの代表的な方法として、イオンミリング法、反応性イオンエッチング法、ECRプラズマスパッタエッチング法、などが挙げられる。

あるいは図３に示すように、第１のトランジスタ (図３(ａ))を、ヒステリシストランジスタ領域と非ヒステリシストランジスタ領域、のように機能の異なる２つ以上の複数の領域上に共通して作製し、非ヒステリシストランジスタの領域では図３(ａ)のゲート導体の全部と強誘電体層を含むゲート絶縁膜の一部を図３(ｂ)のようにドライエッチングで除去し、その上に再度ゲート導体を形成して図３(ｃ)の非ヒステリシストランジスタを作製するものである。
図３(ｂ)の工程で半導体基板を露出させないため基板界面への欠陥や不純物の混入のリスクを少なくすることができる。

（実施例）
図４は本発明の実施の形態による絶縁ゲート型半導体装置の製造方法を説明するプロセスフローであり、非自己整合ゲート方式によりヒステリシストランジスタと非ヒステリシストランジスタを作製し混載する方法の一例である。

まず、トランジスタのソース及びドレインとなる拡散領域４があらかじめ形成された清浄な半導体基板上に高誘電体層と強誘電体層の積層及びヒステリシストランジスタのためのゲート導体層を成膜し（図４(ａ)）、フォトリソグラフィとドライエッチングによってパタニングして図４中にＡで示す領域にヒステリシストランジスタのゲート導体２を形成する（図４(ｂ)）。
次に図４中にＡで示す領域のヒステリシストランジスタ領域を保護膜で覆ってから、フォトリソグラフィとドライエッチングによって、図４中にＢで示す領域の非ヒステリシストランジスタ領域上の高誘電体層と強誘電体層の積層を薄膜化する（図４(ｃ)）。次に非ヒステリシストランジスタのためのゲート導体層を成膜し、フォトリソグラフィとドライエッチングによってパタニングして非ヒステリシストランジスタのゲート導体３を形成する（図４(ｄ)）。保護膜７及び層間絶縁膜８でヒステリシストランジスタと非ヒステリシストランジスタの両領域を覆ってから（図４(ｅ)）、コンタクトホール形成、上部配線形成等の後工程に移行する。
高誘電体層と強誘電体層の積層は、例えばパルスレーザー蒸着法や、MOCVD法といった基板外部から原料を基板上に導入して基板表面に付着させる方法により成膜される。
図４(ｃ)の工程の時、非ヒステリシストランジスタ領域上の半導体基板を露出させないことによって、欠陥や不純物混入のリスクの少ない良好な基板界面を保ったままヒステリシストランジスタと非ヒステリシストランジスタを同一基板上に混載することができる。

図５は本発明による別の実施の形態による絶縁ゲート型半導体装置の製造方法を説明するプロセスフローであり、自己整合ゲート方式により図５中にＡで示す領域にヒステリシストランジスタと図５中にＢで示す領域に非ヒステリシストランジスタを作製し混載する方法の一例である。
まず、清浄な半導体基板上に高誘電体層と強誘電体層の積層及びヒステリシストランジスタのためのゲート導体層を成膜し（図５(ａ)）、フォトリソグラフィとドライエッチングによってパタニングしてヒステリシストランジスタのゲート導体２を含むヒステリシストランジスタのゲート積層構造を形成する（図５(ｂ)）。この時、非ヒステリシストランジスタ領域上の半導体基板を露出させない。
次にヒステリシストランジスタ領域を側壁保護膜６で覆ってから、非ヒステリシストランジスタのためのゲート導体層を成膜し、フォトリソグラフィとドライエッチングによってパタニングして非ヒステリシストランジスタのゲート導体３を含む非ヒステリシストランジスタのゲート積層構造を形成し（図５(ｃ)）、さらにドライエッチングしてイオン注入が可能な膜厚10nm程度以下まで基板上の絶縁膜を薄膜化する。その後エッチングマスクをイオン注入マスクとしても兼用し、上部からイオン注入を行うことにより、ヒステリシストランジスタと非ヒステリシストランジスタのソース及びドレインとなる拡散領域４を形成する（図５(ｄ)）。保護膜７及び層間絶縁膜８でヒステリシストランジスタと非ヒステリシストランジスタの両領域を覆ってから（図５(ｅ)）、コンタクトホール形成、上部配線形成等の後工程に移行する。

高誘電体層と強誘電体層の積層は例えばパルスレーザー蒸着法や、MOCVD法といった基板外部から原料を基板上に導入して基板表面に付着させる方法により成膜される。
図５(ｂ)の工程の時、非ヒステリシストランジスタ領域上の半導体基板を露出させないことによって、欠陥や不純物混入のリスクの少ない良好な基板界面を保ったままヒステリシストランジスタと非ヒステリシストランジスタを同一基板上に混載することができる。
側壁保護膜は強誘電体膜でもよく、強誘電体膜を側壁保護膜として用いた場合には、図５(ｃ)のように、側壁保護膜を非ヒステリシストランジスタのゲート絶縁膜の一部に含むこともできる。

本発明の実施により非自己整合ゲート方式のヒステリシストランジスタと非ヒステリシストランジスタを実際に作製した。ヒステリシストランジスタはPt/SrBi₂Ta₂O₉ (SBT)/(HfO₂)_0.75(Al₂O₃)_0.25(HAO)/Siのゲート積層構造を持ち、HAO層とSBT層はパルスレーザー蒸着法で各々厚さ7nmと420nm、Pt層は電子ビーム蒸着法で厚さ200nm成膜された。Pt/SBT/HAO/Siのゲート積層構造を持つヒステリシストランジスタを上部からイオンミリング法でドライエッチングしてPt層の全部とSBT層の一部約370nmを除去した後、その上にPt層を再度成膜することで、非ヒステリシストランジスタを作製した。ドライエッチングの際にはSi基板を露出させなかった。

図６に、ｎチャネル型の(ａ)ヒステリシストランジスタと(ｂ)非ヒステリシストランジスタのドレイン電流(Id)-ゲート電圧(Vg) 特性の測定データを示す。図６(ａ)では1Vを中心として掃引振幅を2V, 3V, 4V, 5Vに増加させたVgをヒステリシストランジスタに与えてId-Vg特性の測定を行った。図６(ａ)は、Vgの掃引振幅を大きくするに従って不揮発記憶効果が大きくなり、その結果、左右ほぼ均等にメモリウィンドウが広がるヒステリシストランジスタの特徴を顕著に示している。図６(ｂ)では1Vを中心として掃引振幅を2V, 3Vに増加させたVgを非ヒステリシストランジスタに与えてId-Vg特性の測定を行った。図６(ｂ)は、不揮発記憶効果を持たないためVgの掃引振幅を大きくしても左右にメモリウィンドウが広がらない非ヒステリシストランジスタの特徴を顕著に示している。
図６(ｂ)の非ヒステリシストランジスタは、図６(ａ)のヒステリシストランジスタの往時と復時のしきい値電圧の平均値に近い値のしきい値Vth=1.5Vを示し、Id-Vg曲線の傾きすなわちサブスレショルド特性も図６(ａ)のヒステリシストランジスタに近い値のS値S=70mV/decadeを示した。このことは、ヒステリシストランジスタのゲート絶縁膜を厚さ方向に部分的にドライエッチングすることで非ヒステリシストランジスタのゲート絶縁膜を形成した場合に、欠陥や不純物の混入の少ない良好な基板界面を保ったまま非ヒステリシストランジスタを作製することができることを示している。

図７に、ｐチャネル型の(ａ)ヒステリシストランジスタと(ｂ)非ヒステリシストランジスタの-Id-Vg 特性の測定データを示す。図６(ａ)では0Vを中心として掃引振幅を2V, 3V, 4V, 5Vに増加させたVgをヒステリシストランジスタに与えて-Id-Vg特性の測定を行った。図７(ａ)は、Vgの掃引振幅を大きくするに従って不揮発記憶効果が大きくなり、その結果、左右概ね均等にメモリウィンドウが広がるヒステリシストランジスタの特徴を顕著に示している。図７(ｂ)では0Vを中心として掃引振幅を2V, 3Vに増加させたVgを非ヒステリシストランジスタに与えて-Id-Vg特性の測定を行った。図７(ｂ)は、不揮発記憶効果を持たないためVgの掃引振幅を大きくしても左右にメモリウィンドウが広がらない非ヒステリシストランジスタの特徴を顕著に示している。
図７(ｂ)の非ヒステリシストランジスタは、図７(ａ)のヒステリシストランジスタの往時と復時のしきい値電圧の平均値に近い値のしきい値Vth=0.4Vを示し、Id-Vg曲線の傾きすなわちサブスレショルド特性も図７(ａ)のヒステリシストランジスタに近い値のS値S=80mV/decadeを示した。このことは、ヒステリシストランジスタのゲート絶縁膜を厚さ方向に部分的にドライエッチングすることで非ヒステリシストランジスタのゲート絶縁膜を形成した場合に、欠陥や不純物の混入の少ない良好な基板界面を保ったまま非ヒステリシストランジスタを作製することができることを示している。

以上実施例では、ゲート絶縁膜として高誘電体層と強誘電体層の積層構造を例示して説明したが、ゲート絶縁膜としてヒステリシス特性を与える強誘電体層のみを用いても本願発明の工程を採用することにより非ヒステリシストランジスタとヒステリシストランジスタとを混載することができることはいうまでもないことである。
また強誘電体層の材料としてＳＢＴを例示したが、強誘電体層の材料としてはＳＢＴに代表されるビスマス層状構造強誘電体、PZTに代表されるペロブスカイト構造強誘電体、あるいはPVDFとTrFEの共重合体に代表される有機強誘電性ポリマーであってもよい。

Claims

基板上のトランジスタ形成領域に、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を示す膜厚で、強誘電体層と高誘電体層の積層からなる第１の絶縁膜を、前記基板の外部から原料を付着して形成する第１の絶縁膜形成工程と、
前記基板上のトランジスタ領域のうち、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を有する第１のトランジスタの形成領域における前記第１の絶縁膜の上に第１のゲート電極を形成して、当該第１のトランジスタを形成する第１のゲート電極形成工程と、
前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性が非ヒステリシス特性を有する第２のトランジスタの形成領域における前記第１の絶縁膜を構成する前記強誘電体層を薄型化して、前記非ヒステリシス特性を有するロジックトランジスタのゲート絶縁膜として活用できる強誘電体膜と前記高誘電体層の積層からなる第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜の上に第２のゲート電極を形成して、前記第２のトランジスタを形成する第２のゲート電極形成工程と
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
基板上のトランジスタ形成領域に、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を示す膜厚で、強誘電体層と高誘電体層の積層からなる第１の絶縁膜を、前記基板の外部から原料を付着して形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜の上全面にゲート導体層を形成するゲート導体層形成工程と、
前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性がヒステリシス特性を有する第１のトランジスタの形成領域における前記ゲート導体層を前記第１のトランジスタの第１のゲート電極として残すとともに、前記基板上のトランジスタ形成領域のうち、ゲート・基板間電圧対ドレイン電流特性が非ヒステリシス特性を有する第２のトランジスタの形成領域における前記ゲート導体層を除去し、前記ゲート導体層の除去により露出した前記第１の絶縁膜の前記強誘電体層を薄型化して、前記非ヒステリシス特性を有するロジックトランジスタのゲート絶縁膜として活用できる強誘電体膜と前記高誘電体層の積層からなる第２の絶縁膜を形成する第１のゲート電極及び第２の絶縁膜形成工程と、
前記第２の絶縁膜の上に第２のゲート電極を形成して、前記第２のトランジスタを形成する第２のゲート電極形成工程と
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
前記第２の絶縁膜の前記強誘電体膜は、前記強誘電体層を薄型化した５０ｎｍ以下の膜厚であることを特徴とする請求項１又は２記載の絶縁ゲート型半導体装置の製造方法。