JP2012151497A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】センサ部2は、搭載面1aの中央部分に設けられた第1のセンサ群11と、第1のセンサ群11を囲む第2のセンサ群12と、第2のセンサ群12を囲む第3のセンサ群13とを有する。第1のセンサ群11は、基板面の中央部分に対応して設けられた1つの静電容量センサ10aから、第2のセンサ群12は、第1のセンサ群11を同心状に囲む複数の静電容量センサ10aから、第3のセンサ群13は、第2のセンサ群12を同心状に囲み、搭載面1aの周縁の近くに設けられた複数の静電容量センサ10aを有する。
【選択図】図1D
Description
る。続いて、IrOx(0<x<2)を材料として上部電極を形成し、更にRTA法を行い、キャパシタ膜を完全に結晶化させると同時に、上部電極のイリジウム(Ir)をPZT内へ拡散させる。この手法によれば、電極と強誘電体膜との間の相互拡散及び強誘電体膜の構成元素の離脱を防止できる。
る。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の諸実施形態では、本発明をFeRAMに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のFeRAMを例示する。なお、説明の便宜上、FeRAMの構造をその製造方法と共に説明する。
図1A〜図5Bは、第1の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。
詳細には、シリコン半導体基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではBを例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル12を形成する。
詳細には、MOSトランジスタ20を覆うように、保護膜21及び層間絶縁膜22aを順次堆積する。ここで、保護膜21としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜22aとしては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。
詳細には、先ず、層間絶縁膜22a上に例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚100nm程度に堆積し、層間絶縁膜22bを形成する。その後、層間絶縁膜22bをアニール処理する。このアニール処理の条件としては、N2ガスを20リットル/分の流量で供給しながら、例えば650℃で20分間〜45分間実行する。
詳細には、先ず、スパッタ法により例えば膜厚が150nm〜200nm程度、ここでは150nm程度にPt膜を堆積し、下部電極層24を形成する。Pt(111)の結晶性向上するために、例えば基板温度350℃以上、0.3kWの高温低パワーで成膜することが望ましい。なお、下部電極層24の材料としては、Ptの代わりにIr、Ru、Rh、Re、Os、Pd、これらの酸化物、及びSrRuO3、その他の導電性酸化物やこれらの積層構造としても良い。
また、強誘電体材料の他に、酸化Zr、Pb系材料等の高誘電体材料を堆積しても良い。
詳細には、半導体基板10を背面洗浄した後、上部電極層26をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極31をパターン形成する。
詳細には、強誘電体膜25を上部電極31に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜25のパターニングの後に、強誘電体膜25をアニール処理して当該強誘電体膜25の機能回復を図る。
詳細には、強誘電体膜25及び上部電極31を覆うように下部電極層24上に、アルミナ(Al2O3)を材料として、スパッタ法により膜厚50nm程度に堆積し、保護膜27を形成する。その後、保護膜27をアニール処理する。
詳細には、保護膜27及び下部電極層24を、加工された強誘電体膜25に整合させて下部電極層24が強誘電体膜25よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極32をパターン形成する。これにより、下部電極32上に強誘電体膜25、上部電極31が順次積層され、強誘電体膜25を介して下部電極32と上部電極31とが容量結合する強誘電体キャパシタ構造30を完成させる。このとき同時に、上部電極31の上面から上部電極31及び強誘電体膜25の側面、下部電極層24の上面にかけて覆うように保護膜27が残る。その後、保護膜27をアニール処理する。
詳細には、図6に示すように、強誘電体膜25の上層領域、即ち第2の強誘電体膜25bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜25の下層領域、即ち第1の強誘電体膜25aの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
詳細には、強誘電体キャパシタ構造30の全面を覆うように、アルミナ(Al2O3)を材料として、スパッタ法により膜厚20nm〜50nm程度に堆積し、保護膜28を形成する。その後、保護膜28をアニール処理する。
詳細には、強誘電体キャパシタ構造30を保護膜27,28を介して覆うように、層間絶縁膜33を形成する。ここで、層間絶縁膜33としては、例えばTEOSを用いたプラズマCVD法により、シリコン酸化膜を膜厚1500nm〜2500nm程度に堆積した後、CMPにより例えば膜厚が1000nm程度となるまで研磨して形成する。CMPの後に、層間絶縁膜33の脱水を目的として、例えばN2Oのプラズマアニール処理を施す。
詳細には、先ず、ソース/ドレイン領域18をエッチングストッパーとして、当該ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜33、保護膜28,27、層間絶縁膜22b,22a、及び保護膜21をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔36aを形成する。
詳細には、先ず、CVD法により、層間絶縁膜33上にシリコン窒化膜を膜厚100nm程度に堆積し、ハードマスク37を形成する。次に、ハードマスク37上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口38a,38bを有するレジストマスク38を形成する。
そして、主にハードマスク37を用い、上部電極31及び下部電極32をそれぞれエッチングストッパーとして、層間絶縁膜33及び保護膜28,27をドライエッチングする。このドライエッチングでは、上部電極31の表面の一部が露出するまで層間絶縁膜33及び保護膜28,27に施す加工と、下部電極32の表面の一部が露出するまで層間絶縁膜33及び保護膜28,27に施す加工とが同時に実行され、それぞれの部位に例えば約0.5μm径のビア孔34a,35aが同時形成される。
詳細には、先ず、残存したレジストマスク38を灰化処理等により除去する。その後、強誘電体キャパシタ構造30の形成後の諸工程により強誘電体キャパシタ構造30の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク37を除去する。
詳細には、先ず、ビア孔34a,35aの壁面を覆うように下地膜(グルー膜)34b,35bを形成した後、CVD法によりグルー膜34b,35bを介してビア孔34a,35aを埋め込むようにW膜を形成する。そして、層間絶縁膜33をストッパーとして例えばW膜及びグルー膜34b,35bをCMPにより研磨し、ビア孔34a,35a内をグルー膜34b,35bを介してWで埋め込むプラグ34,35を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
詳細には、先ず、層間絶縁膜33上の全面にスパッタ法等によりバリアメタル膜42、配線膜43及びバリアメタル膜44を堆積する。バリアメタル膜42としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜43としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜44としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜43の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
詳細には、先ず、第1の配線45を覆うように層間絶縁膜46を形成する。層間絶縁膜46としては、シリコン酸化膜を膜厚700nm程度に成膜し、プラズマTEOS膜を形成して膜厚を全体で1100nm程度とした後に、CMPにより表面を研磨して、膜厚を750nm程度に形成する。
先ず、第1の配線45の表面の一部が露出するまで、層間絶縁膜46をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約0.25μm径のビア孔47aを形成する。
次に、このビア孔47aの壁面を覆うように下地膜(グルー膜)48を形成した後、CVD法によりグルー膜48を介してビア孔47aを埋め込むようにW膜を形成する。そして、層間絶縁膜46をストッパーとして例えばW膜及びグルー膜48を研磨し、ビア孔47a内をグルー膜48を介してWで埋め込むプラグ47を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜51、配線膜52及びバリアメタル膜53を堆積する。バリアメタル膜51としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜52としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜53としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜52の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる、いわゆるスタック型のFeRAMを例示する。なお、説明の便宜上、FeRAMの構造をその製造方法と共に説明する。
図7A〜図11Bは、第2の実施形態によるFeRAMの構成をその製造方法と共に工程順に示す概略断面図である。
詳細には、シリコン半導体基板110の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造111を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではBを例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル112を形成する。
詳細には、MOSトランジスタ120を覆うように、保護膜121、層間絶縁膜122、及び上部絶縁膜123aを順次形成する。ここで、保護膜121としては、シリコン酸化膜を材料とし、CVD法により膜厚20nm程度に堆積する。層間絶縁膜122としては、例えばプラズマSiO膜(膜厚20nm程度)、プラズマSiN膜(膜厚80nm程度)及びプラズマTEOS膜(膜厚1000nm程度)を順次成膜した積層構造を形成し、積層後、CMPにより膜厚が700nm程度となるまで研磨する。上部絶縁膜123aとしては、シリコン窒化膜を材料とし、CVD法により膜厚100nm程度に堆積する。
詳細には、先ず、ソース/ドレイン領域118をエッチングストッパーとして、当該ソース/ドレイン領域118の表面の一部が露出するまで上部絶縁膜123a、層間絶縁膜122、及び保護膜121をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約0.3μm径のビア孔119aを形成する。
具体的には、半導体基板110とターゲットの間の距離を60mmに設定したスパッタ装置中で、0.15PaのAr雰囲気下、20℃の基板温度で2.6kWのスパッタDCパワーを7秒間供給することにより、強いTi(002)配向のTi膜が得られる。そして、このTi膜にRTA法で窒素雰囲気中、650℃で60秒間の熱処理を行い、(111)配向のTiN膜が得られる。
具体的には、Ti及びAlの合金化したターゲットを用いた反応性スパッタにより、流量40sccmのArと流量10sccmの窒素との混合雰囲気中、253.3Paの圧力下、400℃の基板温度で、1.0kWのスパッタパワーで100nmの厚さにTiAlNが形成される。
具体的には、Ar雰囲気中、0.11Paの圧力下、500℃の基板温度で、0.5kWのスパッタパワーでIr膜が形成される。なお、下部電極層124としては、Ir膜の代わりに、Pt等の白金族の金属、あるいはPtO,IrOx,SrRuO3等の導電性酸化物を用いても良い。また上記の金属あるいは金属酸化物の積層膜とすることもできる。
なお、MOCVD法の代わりに、例えばスパッタ法により第1の強誘電体膜25aを形成しても良い。
また、強誘電体材料の他に、酸化Zr、Pb系材料等の高誘電体材料を堆積しても良い。
なお、MOCVD法の代わりに、例えばスパッタ法により第2の強誘電体膜125bを形成しても良い。
ここではRTA(Rapid Thermal Annealing)法により、不活性ガスと酸素の混合雰囲気中にて熱処理を行う。例えば、熱処理温度を725℃とし、流量20sccmの酸素及び流量2000sccmのArによる雰囲気中で、熱処理時間を60秒間とする。
詳細には、TiN膜128については、上部電極層126上にスパッタ法等により膜厚200nm程度に堆積形成する。シリコン酸化膜129については、TiN膜128上に、例えばTEOSを用いたCVD法により膜厚1000nm程度に堆積形成する。ここで、TEOS膜の代わりにHDP膜を形成しても良い。なお、シリコン酸化膜129上に更にシリコン窒化膜を形成しても好適である。
詳細には、シリコン酸化膜129上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク101を形成する。
詳細には、レジストマスク101をマスクとしてシリコン酸化膜129をドライエッチングする。このとき、レジストマスク101の電極形状に倣ってシリコン酸化膜129がパターニングされ、ハードマスク129aが形成される。また、レジストマスク101はエッチングされて厚みが減少する。
詳細には、レジストマスク101及びハードマスク129aをマスクとして、TiN膜128をドライエッチングする。このとき、ハードマスク129aの電極形状に倣ってTiN膜128がパターニングされ、ハードマスク128aが形成される。また、レジストマスク101は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク101を除去する。
詳細には、ハードマスク128a,129aをマスクとし、上部絶縁膜123をエッチングストッパーとして、上部電極層126、キャパシタ膜125、下部電極層124、酸素バリア膜123c、及び配向性向上膜123bをドライエッチングする。このとき、ハードマスク128aの電極形状に倣って、上部電極層126、キャパシタ膜125、下部電極層124、酸素バリア膜123c、及び配向性向上膜123bがパターニングされる。また、ハードマスク129aは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク129aを全面ドライエッチング(エッチバック)によりエッチング除去する。
詳細には、マスクとして用いられたハードマスク128aをウェットエッチングにより除去する。このとき、下部電極131上にキャパシタ膜125、上部電極132が順次積層され、キャパシタ膜125を介して下部電極131と上部電極132とが容量結合する強誘電体キャパシタ構造130を完成させる。この強誘電体キャパシタ構造130においては、下部電極131が導電性の配向性向上膜123b及び酸素バリア膜123cを介してプラグ119と接続され、当該プラグ119、配向性向上膜123b、及び酸素バリア膜123cを介してソース/ドレイン118と下部電極131とが電気的に接続される。
詳細には、図12に示すように、強誘電体膜125の上層領域、即ち第2の強誘電体膜125bの部分が均一な高いイリジウム濃度であるとともに、強誘電体膜125の下層領域、即ち第1の強誘電体膜125aの部分が下方へ向かうほどイリジウム濃度が低くなる、イリジウム濃度分布が形成されている。
詳細には、先ず、強誘電体キャパシタ構造130の全面を覆うように、アルミナ(Al2O3)を材料として、スパッタ法により膜厚20nm〜50nm程度に堆積し、保護膜1
33を形成する。その後、保護膜133をアニール処理する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜134及び保護膜133をパターニングし、上部電極132の表面の一部を露出させるビア孔135aを形成する。
詳細には、先ず、ビア孔135aの壁面を覆うように下地膜(グルー膜)135bを形成した後、CVD法によりグルー膜135bを介してビア孔135aを埋め込むようにW膜を形成する。そして、層間絶縁膜134をストッパーとして例えばW膜及びグルー膜135bをCMPにより研磨し、ビア孔135a内をグルー膜135bを介してWで埋め込むプラグ135を形成する。CMPの後に、例えばN2Oのプラズマアニール処理を施す。
詳細には、先ず、層間絶縁膜134上の全面にスパッタ法等によりバリアメタル膜142、配線膜143及びバリアメタル膜144を堆積する。バリアメタル膜142としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜143としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜144としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜143の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
詳細には、先ず、第1の配線145を覆うように層間絶縁膜146を形成する。層間絶縁膜146としては、シリコン酸化膜を膜厚700nm程度に成膜し、プラズマTEOS膜を形成して膜厚を全体で1100nm程度とした後に、CMPにより表面を研磨して、膜厚を750nm程度に形成する。
第1の配線145の表面の一部が露出するまで、層間絶縁膜146をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約0.25μm径のビア孔147aを形成する。次に、このビア孔147aの壁面を覆うように下地膜(グルー膜)148を形成した後、CVD法によりグルー膜148を介してビア孔147aを埋め込むようにW膜を形成する。そして、層間絶縁膜146をストッパーとして例えばW膜及びグルー膜148を研磨し、ビア孔147a内をグルー膜148を介してWで埋め込むプラグ147を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜151、配線膜152及びバリアメタル膜153を堆積する。バリアメタル膜151としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。配線膜152としては、例えばAl合金膜(ここではAl−Cu膜)を膜厚350nm程度に成膜する。バリアメタル膜153としては、スパッタ法により例えばTi膜を膜厚5nm程度及びTiN膜を膜厚150nm程度に積層成膜する。ここで、配線膜152の構造は、同一ルールのFeRAM以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
本実施形態では、第1の実施形態に適用可能な他の諸実施例について説明する。なお、ここでは第1の実施形態をベースにして説明するが、第2の実施形態にも同様に適用することができる。なお、図13A〜図13C,図14A〜図14Cの各図では、図1Dに相当する構成物のみを示す。
図13Aは、実施例1の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず第1の実施形態において、下部電極層24上に、第1の強誘電体膜として、低温、例えば10℃〜100℃、ここでは50℃でスパッタ法により形成し、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。更にこの熱処理に加えて、700℃〜750℃にて酸素の雰囲気中で、60秒間の熱処理を行うことが望ましい。
その後、第1の実施形態と同様に上部電極層26を形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
図13Bは、実施例2の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、第1の強誘電体膜として、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。その後、RTA法で第1の強誘電体膜61を結晶化させる。第1の強誘電体膜61がPZT膜の場合には、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。更にこの熱処理に加えて、700℃〜750℃にて酸素の雰囲気中で、60秒間の熱処理を行うことが望ましい。
その後、第1の実施形態と同様に上部電極層26を形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
X線として、IrのLIII吸収端近傍の波長を用いた。IrのLIII吸収端エネルギーが11.21eVで強度の低下が大きくなっている。これは、IrがドープされたPZTの結晶格子中にIrが含まれていることを明確に示しており、IrがドープされたPZTは、IrがPZT膜中に単に拡散しているのではなく、IrをPZTの結晶構成元素として含んでいることが判る。即ち、当該PZTが、そのABO3型ペロブスカイト構造のAサイト及びBサイトの少なくとも一方にIr元素を含む結晶構成とされている。
図13Cは、実施例3の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、第1の強誘電体膜として、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。その後、RTA法で第1の強誘電体膜61を結晶化させる。第1の強誘電体膜61がPZT膜の場合には、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
続いて、第1の実施形態と同様に、膜厚50nm程度のIrOx膜(0<x<2)26aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
図14Aは、実施例4の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず第1の実施形態と同様に、下部電極層24上に、第1の強誘電体膜として、第1の強誘電体膜25aを形成する。
続いて、第1の実施形態と同様に、膜厚50nm程度のIrOx膜(0<x<2)26aを形成する。なお、IrOx膜の代わりにPt膜を形成しても良い。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
図14Bは、実施例5の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では、先ず実施例1と同様に、下部電極層24上に、アモルファス状態の第1の強誘電体膜61を形成する。膜厚等は第1の強誘電体膜25aと同様とする。なお、第1の実施形態と同様に、第1の強誘電体膜25aを形成しても良い。
その後、RTA法で第1の強誘電体膜61及び第2の強誘電体膜25bを結晶化させる。第1の強誘電体膜61及び第2の強誘電体膜25bがPZT膜の場合には、トータルでPZT膜の厚さが150nm程度の場合、560℃〜580℃にて流量が2slmのAr及び流量が25sccmのO2の混合雰囲気中で、90秒間の熱処理を行う。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
図14Cは、実施例6の主要構成として、図1Dに相当する構成物のみを示す概略断面図である。
本例では先ず、下部電極層24上に、キャパシタ膜となる強誘電体膜として、低温、例えば20℃〜100℃、ここでは50℃でスパッタ法により形成し、アモルファス状態の強誘電体膜62を膜厚140nm程度に形成する。
その後、第1の実施形態と同様にIrOy膜26bを形成し、パターニングすることにより、強誘電体キャパシタ構造30を形成する。
PZT膜の結晶成長は、Pt下部電極層の(111)結晶粒間から成長する。熱処理の温度が低い場合、PZT膜の結晶成長は、ばらつきが大きく、柱状のPZT結晶粒子の大きさも非常に大きなばらつきが見られる。PZT膜の表面はアモルファス状である。
ぼ均一となるとともに、PZT膜の表層はアモルファス状態となる。その後、IrO1.4膜の形成及び熱処理を行うと、Pb及びIrの拡散をコントロールでき、PZT膜とIrO1.4膜との間の界面層も薄くすることができる。それと同時に、PZT膜の結晶粒子はほぼ均一になるので、IrがPZT膜の結晶粒界に殆ど溜まることがなく、キャパシタ構造のリーク電流も低くなる。
キャパシタ構造の下部電極としては、Pt(膜厚150nm、350℃、0.3kW成膜パワーで成膜)とする。強誘電体膜としては、Ca、Sr、Laを微量添加したPZTのターゲットを用いて、RFスパッタ法で150nmを上記の下部電極上にアモルファス状のCSPLZT膜を成膜する。このアモルファス状のCSPLZT膜をRTA法で熱処理する。流量25sccmの酸素及び流量2000sccmのArによる混合雰囲気中で、熱処理時間を90秒間とする。熱処理温度として、533℃から588℃まで調査した。IrO1.4膜としては、流量50〜58sccmの酸素及び流量100sccmのArによる混合雰囲気中で、半導体基板に印加するパワーを2.0kW、基板温度を20℃とし、8秒間成膜する。これにより、膜厚47nm程度のIrO1.4膜が形成される。その後、RTA法で725℃、流量20sccmの酸素及び流量2000sccmのArによる混合雰囲気中で20秒間の熱処理を行う。
図示のように、各条件のCSPLZT膜の(101)面は殆ど配向しない(バックグランドレベルの影響)。熱処理温度が低い場合には、(100)面の配向は強くなり、熱処理温度が高くなると、(222)面の配向強度は強くなる。一方、熱処理温度が低い場合、CSPLZT膜の(222)面の配向率(=(222)/[(222)+(100)+(101)])は低い。熱処理温度を548℃以上とすると、(222)面の配向率はほぼ飽和する。以上の結果より、CSPLZT膜の結晶性はほとんど強誘電体成膜後の熱処理条件に依存することが判る。即ち、熱処理温度が低くなると、CSPLZT膜の結晶性は悪く、結晶粒子の大きさがばらつく。熱処理温度を548℃以上とすると、CSPLZT膜の結晶粒子の大きさがほぼ均一となる。
この結果は、基板面内の56点における平均値である。図示のように、CSPLZT膜の熱処理温度が538℃以下になると、ディスクリートのQSWは低くなる。543〜558℃まではほぼ最高値であり、更に熱処理温度が高くなると、QSWは低くなる。セルキャパシタでも同じ傾向が見られる。
このVcは、印加電圧の変化に対する値Pの変化の割合が最も大きい印加電圧を抗電圧Vcとした。なお、◆は変化の割合が負の場合の抗電圧Vc(−)を示し、▲は変化の割合が正の場合の抗電圧Vc(+)を示す。Vcが低い場合、低電圧から飽和電圧にわたって、高い反転電荷量QSWが得られると共に、勾配が大きくなった。このことは、低電圧動作の強誘電体メモリに極めて好適であることを意味している。
なお、印加電圧は、上部電極を基準とした下部電極の電位に相当し、±5Vとした。L−CAPFはディスクリートのリーク電流であり、L−CAPはセルアレイのリーク電流である。L−CAPF−2はディスクリートに印加電圧+5Vのリーク電流である。図示のように、PZTの熱処理温度が543℃以下になると、各リーク電流は急増する。548〜558℃間のリーク電流が最も低くなる。更に、熱処理温度が高くなると、リーク電流が増加するという結果が得られた。この現象は、以下のようにで説明できる。
歩留りの測定においては、動作電圧を3Vとした。PT1は、書き込みを行った後に読み出しを行ったときの歩留りを示す。PT2は、読み出し前に250℃での熱処理を行ったときの歩留りを示す。PT3は、PT2に対し熱処理後にデータを反転したときの歩留りを示す。PTは、PT1、PT2、PT3の総合歩留まりを示す。PTレシオはPT/PT1である。
一方、PZTの膜厚が120nmの場合では、最適な熱処理温度は543℃〜553℃であると考えられる。
Claims (3)
- 半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記キャパシタ構造を形成するに際して、
下部電極層を形成する工程と、
前記下部電極層上にアモルファス状の誘電体膜を形成する工程と、
酸化性雰囲気で前記誘電体膜に第1の熱処理を施し、前記誘電体膜を結晶化する工程と、
前記誘電体膜上に、内部にイリジウムを含有する上部電極層を形成する工程と、
酸化性雰囲気で前記上部電極層に第2の熱処理を施し、前記上部電極層中のイリジウムを前記誘電体膜の内部に拡散させる工程と、
前記上部電極層、前記誘電体膜、及び前記下部電極層をそれぞれ加工して、前記キャパシタ構造を形成する工程と
を含み、
前記誘電体膜は、ABO3型ペロブスカイト構造の強誘電体材料からなり、
前記第1の熱処理は、前記誘電体膜の下層部分が結晶化し、上層部分がアモルファス状を維持するように処理温度を制御することを特徴とする半導体装置の製造方法。 - 前記上部電極層を複数層構造とし、
前記誘電体膜上に、IrOx(0<x<2)の組成に前記上部電極層の最下層を形成し、
前記最下層に前記第2の熱処理を施し、前記最下層中のイリジウムを前記誘電体膜の内部に拡散させた後、
前記最下層上に前記上部電極層の残りの層を形成し、前記上部電極層を完成させることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ABO3型ペロブスカイト構造は、A=Bi,Pb,Ba,Sr,Ca,Na,K,及び希土類元素から選ばれた少なくとも1種、B=Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crから選ばれた少なくとも1種の強誘電体材料からなることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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Cited By (3)
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---|---|---|---|---|
WO2015012359A1 (ja) * | 2013-07-25 | 2015-01-29 | 独立行政法人産業技術総合研究所 | 強誘電体デバイス及びその製造方法 |
US10686043B2 (en) | 2016-04-22 | 2020-06-16 | National Institute Of Advanced Industrial Science And Technology | Method of making semiconductor ferroelectric memory element, and semiconductor ferroelectric memory transistor |
US20220351768A1 (en) * | 2017-05-09 | 2022-11-03 | Micron Technology, Inc. | Ferroelectric devices and ferroelectric memory cells |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324894A (ja) * | 2001-04-25 | 2002-11-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2002334970A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置の製造方法 |
JP2003197874A (ja) * | 2001-12-28 | 2003-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2005183841A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2012
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002324894A (ja) * | 2001-04-25 | 2002-11-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2002334970A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置の製造方法 |
JP2003197874A (ja) * | 2001-12-28 | 2003-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2005183841A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015012359A1 (ja) * | 2013-07-25 | 2015-01-29 | 独立行政法人産業技術総合研究所 | 強誘電体デバイス及びその製造方法 |
KR20160034917A (ko) * | 2013-07-25 | 2016-03-30 | 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 | 강유전체 디바이스 및 그 제조방법 |
JPWO2015012359A1 (ja) * | 2013-07-25 | 2017-03-02 | 国立研究開発法人産業技術総合研究所 | 強誘電体デバイス及びその製造方法 |
US9818869B2 (en) | 2013-07-25 | 2017-11-14 | National Institute Of Advanced Industrial Science And Technology | Ferroelectric device and method of its manufacture |
KR102125746B1 (ko) | 2013-07-25 | 2020-06-23 | 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 | 강유전체 디바이스 및 그 제조방법 |
US10686043B2 (en) | 2016-04-22 | 2020-06-16 | National Institute Of Advanced Industrial Science And Technology | Method of making semiconductor ferroelectric memory element, and semiconductor ferroelectric memory transistor |
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US20220351768A1 (en) * | 2017-05-09 | 2022-11-03 | Micron Technology, Inc. | Ferroelectric devices and ferroelectric memory cells |
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