WO2014097526A1 - 電界効果トランジスタおよびその製造方法 - Google Patents

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中澤　敏志
上田　哲三
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パナソニック株式会社
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention relates to a field effect transistor using a group III nitride semiconductor and a manufacturing method thereof.
  • a group III nitride semiconductor typified by gallium nitride (GaN) (In x Al y Ga 1- (x + y) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1), hereinafter referred to as InAlGaN). It has a wide band gap (for example, GaN has 3.4 eV at room temperature), and has a very high breakdown electric field and saturated electron velocity. Therefore, group III nitride semiconductors are attracting attention as materials for high-frequency devices or high-power switching devices.
  • an AlGaN / GaN heterostructure in which an AlGaN film is stacked on a GaN film (hereinafter referred to as an AlGaN / GaN heterostructure), a strong polarization electric field is generated on the (0001) plane of the GaN film, thereby causing impurities in the GaN film. Even without addition of electrons, electrons accumulate at a high concentration near the heterojunction interface in the GaN film, and so-called two-dimensional electron gas is formed.
  • a GaN-based material has a high so-called saturation drift velocity.
  • saturation drift velocity For example, in a high electric field region of about 1 ⁇ 10 5 V / cm, the number of electrons is more than twice that of a GaAs-based material currently popular as a high-frequency transistor material. Have speed. For this reason, a high current density can be realized in a field effect transistor using an AlGaN / GaN heterostructure.
  • InAlN / GaN heterostructure in which an InAlN film is stacked instead of the AlGaN film in the AlGaN / GaN heterostructure has been proposed.
  • InAlN lattice matches with GaN when the In composition is 0.17, that is, when the composition ratio of In to Al is 0.17: 0.83, and the band gap at this time is generally about 4.7 eV. It is larger than AlGaN (3.6 to 4.3 eV with an Al composition of 0.1 to 0.4).
  • a field effect transistor using an InAlN / GaN heterostructure in which an InAlN film is laminated instead of an AlGaN film, the conduction band barrier ( ⁇ E c ) at the heterointerface with GaN is increased and the electron confinement effect is high. Furthermore, InAlN has a higher spontaneous polarization than AlGaN. From these characteristics, a field effect transistor using an InAlN / GaN heterostructure can form a very high concentration two-dimensional electron gas, and can realize a very high current density.
  • a barrier layer 1113 made of InAlN is formed on an electron transit layer 1112 formed on a substrate 1111, and further a barrier made of InAlN.
  • a cap layer 1114 made of at least one of InGaN, InN, and GaN is formed on the layer 1113, and a source electrode 1115 and a drain electrode 1116 that are ohmic electrodes are formed on the cap layer 1114.
  • a gate electrode 1117 is formed on the cap layer 1114.
  • the barrier between the barrier layer 1113 and the cap layer 1114 becomes large, so that the contact resistance cannot be reduced sufficiently. Furthermore, since the polarization of the cap layer 1114 is smaller than that of the barrier layer 1113 made of InAlN, depletion occurs at the interface, and the barrier between the barrier layer 1113 and the cap layer 1114 is further increased. Is difficult to reduce.
  • an object of the present invention is to provide a field effect transistor having both high current density and low contact resistance and having good characteristics.
  • a field effect transistor includes a GaN film formed over a substrate, an InAlN film formed over the GaN film, and an In x film formed over the InAlN film.
  • An Al y Ga 1- (x + y) N film (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1) and an ohmic electrode formed on the In x Al y Ga 1- (x + y) N film Prepare.
  • a gate electrode in the region under the gate electrode, GaN film is in contact In x Al y Ga 1- (x + y) N layer directly May be.
  • an AlN film may be provided between the InAlN film and the GaN film.
  • the In composition of the In x Al y Ga 1- (x + y) N film may increase as the distance from the InAlN film increases.
  • a field-effect transistor includes a GaN film formed over a substrate and an In x Al y Ga 1- (x + y) N film (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1), the InAlN film formed on in x Al y Ga 1- (x + y) N layer, formed on the in x Al y Ga 1- (x + y) N layer And an ohmic electrode.
  • an opening may be provided in the InAlN film, and a gate electrode may be provided on the In x Al y Ga 1- (x + y) N film exposed through the opening.
  • an AlN film may be provided between the GaN film and the In x Al y Ga 1- (x + y) N film.
  • the InAlN film and the In x Al y Ga 1- (x + y) N film have openings, and the polarization is smaller than that of the In x Al y Ga 1- (x + y) N film on the GaN film exposed through the openings.
  • a first semiconductor layer made of a material may be provided, and a gate electrode may be provided on the first semiconductor layer.
  • a second semiconductor layer having a p-type conductivity may be provided between the first semiconductor layer and the gate electrode.
  • the first semiconductor layer may be made of AlGaN.
  • the second semiconductor layer may be made of GaN.
  • an insulating film may be provided between the first semiconductor layer and the gate electrode.
  • an insulating film may be provided between the second semiconductor layer and the gate electrode.
  • the InAlN film and the In x Al y Ga 1- (x + y) N film may have an opening, and a gate electrode may be provided on the GaN film exposed through the opening via an insulating film.
  • the InAlN film may be lattice-matched with the GaN film.
  • composition of the In x Al y Ga 1- (x + y) N film may satisfy y> 4.6x.
  • the polarization generated in the In x Al y Ga 1- (x + y) N film can be increased, so that the polarization difference from the InAlN film is reduced and the barrier at the InAlN / InAlGaN interface is reduced. Can be lowered. Thereby, the contact resistance of the field effect transistor can be reduced.
  • a method for manufacturing a field effect transistor includes a step of forming a GaN film on a substrate, a step of forming an InAlN film on the GaN film, and a step of forming an InAlN film on the InAlN film.
  • the GaN film may be formed in direct contact with the In x Al y Ga 1- (x + y) N film.
  • a step of forming an AlN film may be further included between the step of forming the GaN film and the step of forming the InAlN film.
  • a method for manufacturing a field effect transistor includes a step of forming a GaN film over a substrate, and an In x Al y Ga 1- (x + y) N film (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, x + y ⁇ 1), a step of forming an InAlN film on the In x Al y Ga 1- (x + y) N film, a GaN film, and In x Al y Ga 1 -(X + y) A step of removing a part of the N film and the InAlN film to form a gate recess, a step of forming an ohmic recess, a step of forming an ohmic electrode in the ohmic recess, and a gate electrode in the gate recess Forming the step.
  • a step of forming an AlN film may be further included between the step of forming the GaN film and the step of forming the In x AlyGa 1- (x + y) N film.
  • the field effect transistor of the present invention it is possible to provide a field effect transistor having both good current density and low contact resistance and having good characteristics.
  • FIG. 1 is a cross-sectional view showing the configuration of the field effect transistor according to the first embodiment.
  • FIGS. 2A to 2E are views showing a method of manufacturing the field effect transistor according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing the configuration of the field effect transistor according to the second embodiment.
  • FIGS. 4A to 4E are views showing a method of manufacturing a field effect transistor according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing the configuration of the field effect transistor according to the third embodiment.
  • FIGS. 6A to 6D are diagrams showing a method of manufacturing a field effect transistor according to the third embodiment.
  • FIG. 7 is a cross-sectional view illustrating a configuration of a field effect transistor according to the fourth embodiment.
  • FIGS. 8A to 8E are views showing a method of manufacturing a field effect transistor according to the fourth embodiment.
  • FIG. 9 is a cross-sectional view showing a configuration of a field effect transistor according to the prior art.
  • FIG. 1 is a diagram showing a cross-sectional structure of a field effect transistor 100 according to the present embodiment.
  • the field effect transistor 100 is formed on a substrate 101 such as silicon (Si).
  • a field effect transistor 100 includes a buffer layer 102 made of a semiconductor layer, a channel layer 103 made of undoped GaN, and an AlN layer 104 made of undoped AlN on a substrate 101.
  • the InAlN layer 105 composed of undoped In x Al 1-x N (0 ⁇ x ⁇ 1) is laminated in this order.
  • the AlN layer 104 and the InAlN layer 105 are formed with openings from which the AlN layer 104 and the InAlN layer 105 are partially removed so that the channel layer 103 is exposed. Further, undoped In y Al z Ga 1- (y + z) N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, 0 ⁇ y + z ⁇ 1 ) so as to cover the surface of the channel layer 103 and the InAlN layer 105 exposed in the opening.
  • the InAlGaN layer 106 is stacked.
  • a source electrode 107 and a drain electrode 108 that are in ohmic contact with the channel layer 103 are formed on the InAlGaN layer 106. Further, a gate electrode 109 that is in Schottky contact with the channel layer 103 is formed on the InAlGaN layer 106 in a region between the source electrode 107 and the drain electrode 108.
  • V th is a function of the carrier density n as shown in Equation 1 below.
  • V th e ⁇ ⁇ b ⁇ e ⁇ n ⁇ d / ⁇ E c (Formula 1)
  • e elementary charge
  • ⁇ b the Schottky height
  • d the thickness of the barrier layer
  • ⁇ the dielectric constant of the barrier layer
  • ⁇ E c the potential barrier of the conduction band at the interface between the barrier layer and the channel layer. It is height.
  • the threshold voltage of the field effect transistor 100 can be easily controlled.
  • the field effect transistor 100 shown in FIG. 1 is manufactured by the following method. A manufacturing method of the field effect transistor 100 is shown in FIGS.
  • an undoped AlN layer and an undoped AlGaN layer are formed on a substrate 101 made of Si by a metal organic chemical vapor deposition (MOCVD) method.
  • Buffer layer 102 film thickness 400 nm
  • channel layer 103 film thickness 1 ⁇ m
  • AlN layer 104 film thickness 1 nm
  • InAlN layer 105 film thickness: 15 nm
  • the InAlN film 105 is lattice-matched with the GaN film 103.
  • a gate recess (concave portion) in which a part of the channel layer 103 is exposed is formed.
  • a photoresist serving as a mask for forming a gate recess at a predetermined position is formed on the InAlN layer 105.
  • the InAlN layer 105 and the AlN layer 104 are selectively removed by, for example, inductively coupled plasma (ICP) etching using chlorine (Cl 2 ) gas, and the channel layer 103 is removed.
  • ICP inductively coupled plasma
  • Cl 2 chlorine
  • an InAlGaN layer 106 (for example, composed of undoped In 0.10 Al 0.47 Ga 0.43 N by MOCVD so as to cover the channel layer 103, the AlN layer 104, and the InAlN layer 105 exposed in the gate recess. (Film thickness 10 nm) is formed (FIG. 2C).
  • the composition of the In x Al y Ga 1- (x + y) N film satisfies y> 4.6x.
  • the GaN film 103 is in direct contact with the InAlGaN layer 106 as shown in FIG.
  • the In composition of the InAlGaN layer 106 may be constant throughout the InAlGaN layer 106, or may increase as the InAlGaN layer 106 moves away from the InAlN film 105. With this configuration, it is possible to reduce the band gap of the InAlGaN layer and increase the electron affinity at the interface with the ohmic electrode while suppressing an increase in parasitic resistance at the InAlN / InAlGaN interface. Accordingly, the contact resistance can be reduced in the field effect transistor.
  • a part of the channel layer 103 is exposed to form an ohmic recess.
  • a photoresist serving as a mask for forming an ohmic recess in the channel layer 103 is formed on the InAlGaN layer 106.
  • this photoresist serving as a mask, for example, the InAlGaN layer 106, the InAlN layer 105, and the AlN layer 104 are selectively removed by ICP etching using Cl 2 gas to expose a part of the channel layer 103.
  • a recess is formed (FIG. 2D).
  • the channel layer 103, the AlN layer 104, and the InAlGaN layer 106 are in contact with each other at the ohmic recess portion.
  • the source electrode 107 and the drain electrode 108 are formed.
  • the source electrode 107 and the drain electrode 108 are made of, for example, titanium (Ti) and aluminum (Al).
  • the source electrode 107 and the drain electrode 108 are formed by, for example, electron beam evaporation and lift-off.
  • heat treatment may be performed in an N 2 atmosphere at 600 ° C., for example.
  • a gate electrode 109 is formed on the InAlGaN layer 106 in a region between the source electrode 107 and the drain electrode 108.
  • the gate electrode 109 is made of, for example, nickel (Ni) and gold (Au), and is formed by, for example, electron beam evaporation and lift-off ((e) in FIG. 2). Thereby, the field effect transistor 100 shown in FIG. 1 can be manufactured.
  • a large current density can be obtained by the polarization of the InAlN layer 105, and the InAlGaN layer 106 having a smaller band gap and a higher electron affinity than the InAlN layer 105 is better.
  • Ohmic contact is made.
  • the polarization difference between the InAlN layer 105 and the InAlGaN layer 106 can be reduced, an increase in parasitic resistance at the InAlN / InAlGaN interface is suppressed. Thereby, the contact resistance of the field effect transistor 100 can be reduced.
  • a large current density and a low contact resistance can be achieved at the same time, and the control of the threshold value of the field effect transistor 100 can be facilitated as compared with the case where the gate electrode 109 is formed on the InAlN layer 105 having a large polarization. .
  • the field effect transistor according to the present embodiment is different from the field effect transistor 100 according to the first embodiment in that an AlGaN layer and a p-type semiconductor layer are formed under the gate electrode.
  • FIG. 3 is a diagram showing a cross-sectional structure of the field effect transistor 200 according to the present embodiment.
  • the field effect transistor 200 is formed on a substrate 201 such as silicon (Si).
  • a field effect transistor 200 includes a buffer layer 202 made of a semiconductor layer, a channel layer 203 made of undoped GaN, and an AlN layer 204 made of undoped AlN on a substrate 201.
  • InAlN layer 205 composed of undoped In x Al 1-x N (0 ⁇ x ⁇ 1), and undoped In y Al z Ga 1- (y + z) N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, 0 ⁇ y + z ⁇ 1) are stacked in this order.
  • an opening is formed by partially removing the InAlN layer 205 and the InAlGaN layer 206 so that the channel layer 203 is exposed.
  • the AlGaN layer 210 made of undoped Al s Ga 1-s N (0 ⁇ s ⁇ 1) and the p-type conductivity type so as to cover the exposed channel layer 203 and part of the InAlGaN layer 206 in the opening.
  • a p-type semiconductor layer 211 made of GaN having layers.
  • the AlGaN layer 210 corresponds to the first semiconductor layer in the present invention
  • the p-type semiconductor layer 211 corresponds to the second semiconductor layer in the present invention.
  • a source electrode 207 and a drain electrode 208 that are in ohmic contact with the channel layer 203 are formed on the InAlGaN layer 206. Further, a gate electrode 209 that is in ohmic contact with the p-type semiconductor layer 211 is formed on the p-type semiconductor layer 211.
  • the field effect transistor 200 includes the AlGaN layer 210 to facilitate control of the threshold voltage. Further, the field effect transistor 200 includes the p-type semiconductor layer 211 on the AlGaN layer 210, whereby the potential under the gate electrode 209 is raised. In this case, carriers are depleted when a positive voltage is not applied to the gate, so that an enhancement type field effect transistor can be realized as the field effect transistor 200.
  • FIGS. 3 is manufactured by the following method. A method for manufacturing the field effect transistor 200 is shown in FIGS.
  • a buffer layer 202 (film thickness 400 nm) made of undoped AlN and undoped AlGaN by MOCVD, and undoped GaN.
  • Constructed channel layer 203 (film thickness 1 ⁇ m), AlN layer 204 (film thickness 1 nm) composed of undoped AlN, and InAlN layer 205 (film) composed of undoped In 0.18 Al 0.82 N
  • InAlGaN layer 206 thickness 30 nm) composed of undoped In 0.10 Al 0.60 Ga 0.30 N is stacked in order (FIG. 4A).
  • a gate recess (concave portion) in which a part of the channel layer 203 is exposed is formed.
  • a photoresist serving as a mask for forming a gate recess at a predetermined position is formed on the InAlGaN layer 206.
  • an ICP etching using Cl 2 gas is used to selectively remove the InAlGaN layer 206, the InAlN layer 205, and the AlN layer 204 to expose a part of the channel layer 203.
  • a (recess) is formed (FIG. 4B).
  • the AlGaN layer 210 (for example, composed of undoped Al 0.15 Ga 0.85 N by MOCVD so as to cover the channel layer 203, AlN layer 204, InAlN layer 205, and InAlGaN layer 206 exposed in the gate recess.
  • a p-type semiconductor layer 211 (thickness: 200 nm) composed of GaN to which magnesium (Mg) is added is formed in order ((c) in FIG. 4).
  • the GaN film 203 is in direct contact with the AlGaN layer 210 as shown in FIG.
  • the In composition of the InAlGaN layer 206 may be constant throughout the InAlGaN layer 206, or may increase as the InAlGaN layer 206 moves away from the InAlN film 205.
  • a part of the channel layer 203 is exposed to form an ohmic recess.
  • a photoresist serving as a mask for forming an ohmic recess in the channel layer 203 is formed on the InAlGaN layer 206.
  • this photoresist is used as a mask, for example, the p-type semiconductor layer 211 and the AlGaN layer 210 are selectively removed by ICP etching using Cl 2 gas.
  • element isolation for isolating a plurality of elements (field effect transistors 200) formed on the same substrate 201 is performed, and then the channel layer 203, the AlN layer 204, and the InAlGaN layer 206 are in contact with each other at the ohmic recess portion.
  • the source electrode 207 and the drain electrode 208 are formed.
  • the source electrode 207 and the drain electrode 208 are made of, for example, titanium (Ti) and aluminum (Al).
  • the source electrode 207 and the drain electrode 208 are formed by, for example, electron beam evaporation and lift-off.
  • heat treatment may be performed, for example, at 600 ° C. in an N 2 atmosphere after the formation of the source electrode 207 and the drain electrode 208.
  • a gate electrode 209 is formed so as to be in contact with the p-type semiconductor layer 211.
  • the gate electrode 209 is made of nickel (Ni) and gold (Au), and is formed by, for example, electron beam evaporation and lift-off ((e) in FIG. 4). Thereby, the field effect transistor 200 shown in FIG. 3 can be manufactured. Note that an insulating film may be further provided between the p-type semiconductor layer 211 and the gate electrode 209.
  • GaN doped with Mg is used for the p-type semiconductor layer, but other materials such as AlGaN, InGaN, or InN may be used.
  • a high current density and a low contact resistance can be achieved at the same time, and the threshold value can be reduced as compared with the case where the gate electrode 209 is formed on the highly polarized InAlN film 205. Control can be easily performed.
  • the second semiconductor layer 211 having the p-type conductivity type is formed between the AlGaN layer 210 that is the first semiconductor layer and the gate electrode 209, an enhancement-type electric field required for a power device is formed.
  • the effect transistor 200 can be realized.
  • the field effect transistor according to the present embodiment is different from the field effect transistor 100 according to the first embodiment in that the InAlGaN layer under the gate electrode is not in direct contact with the channel layer.
  • FIG. 5 is a diagram showing a cross-sectional structure of the field effect transistor 300 according to the present embodiment.
  • the field effect transistor 300 is formed on a substrate 301 such as silicon (Si).
  • a field effect transistor 300 includes a buffer layer 302 made of a semiconductor layer, a channel layer 303 made of undoped GaN, and an AlN layer 304 made of undoped AlN on a substrate 301.
  • InAlGaN layer 306 composed of undoped In y Al z Ga 1- (y + z) N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, 0 ⁇ y + z ⁇ 1), and undoped In x Al 1-x N ( An InAlN layer 305 constituted by 0 ⁇ x ⁇ 1) is laminated in this order.
  • the InAlN layer 305 is formed with an opening from which the InAlN layer 305 is partially removed so that the InAlGaN layer 306 is exposed. Furthermore, in the region inside the opening, an ohmic recess is formed by selectively removing the InAlGaN layer 306 so that the channel layer 303 is exposed.
  • the InAlN layer 305 is formed with a gate recess portion from which the InAlN layer 305 has been selectively removed so that the InAlGaN layer 306 is exposed in a region different from the opening.
  • a source electrode 307 and a drain electrode 308 that are in ohmic contact with the channel layer 303 are formed so as to be in contact with the channel layer and the InAlGaN layer 306. Further, a gate electrode 309 that is in Schottky contact with the InAlGaN layer 306 is formed in the gate recess portion.
  • the field effect transistor 300 shown in FIG. 5 is manufactured by the following method. A manufacturing method of the field effect transistor 300 is shown in FIGS.
  • a buffer layer 302 (film thickness 400 nm) made of undoped AlN and undoped AlGaN by MOCVD, and undoped GaN.
  • Constructed channel layer 303 (film thickness 1 ⁇ m), AlN layer 304 (film thickness 1 nm) composed of undoped AlN, and InAlGaN composed of undoped In 0.08 Al 0.37 Ga 0.55 N
  • a layer 306 (film thickness 5 nm) and an InAlN layer 305 (film thickness 15 nm) composed of undoped In 0.18 Al 0.82 N are stacked in this order (FIG. 6A).
  • a gate recess (concave portion) in which a part of the channel layer 303 is exposed is formed.
  • a photoresist serving as a mask for forming a gate recess at a predetermined position is formed on the InAlN layer 305.
  • the InAlN layer 305 is selectively removed by ICP etching using Cl 2 gas to form a gate recess (concave portion) exposing a part of the InAlGaN layer 306 (FIG. 6). (B)).
  • an ohmic recess in which a part of the channel layer 303 is exposed is formed in a portion different from the gate recess.
  • a photoresist serving as a mask for forming an ohmic recess at a predetermined position is formed on the InAlN layer 305.
  • an opening is formed in the InAlN layer 305 so that the InAlGaN layer 306 is exposed in a portion different from the gate recess.
  • the InAlGaN layer 306 and the AlN layer 304 are selectively removed to form an ohmic recess in which a part of the channel layer 303 is exposed ((c) in FIG. 6).
  • element isolation for isolating a plurality of elements (field effect transistors 300) formed on the same substrate 301 is performed, and then the source electrode 307 is in contact with the channel layer 303 and the InAlGaN layer 306 in the ohmic recess portion. And a drain electrode 308 are formed.
  • the source electrode 307 and the drain electrode 308 are made of, for example, titanium (Ti) and aluminum (Al).
  • the source electrode 307 and the drain electrode 308 are formed by, for example, electron beam evaporation and lift-off.
  • heat treatment may be performed in an N 2 atmosphere at 600 ° C., for example.
  • a gate electrode 309 made of nickel (Ni) and gold (Au) is formed in the gate recess on the InAlGaN layer 306 by, for example, electron beam evaporation and lift-off ((d) in FIG. 6).
  • the field effect transistor 300 shown in FIG. 5 can be manufactured.
  • the field effect transistor 300 As described above, according to the field effect transistor 300 according to the present embodiment, a good ohmic contact is obtained by the InAlGaN layer 306 having a smaller band gap and a higher electron affinity than the InAlN layer 305 and also due to the polarization of the InAlN layer 305. A large current density can be obtained.
  • the field effect transistor 300 In the field effect transistor 300, a large current density is obtained by the polarization of the InAlN layer 305, and the threshold value can be easily controlled by the composition of the InAlGaN layer 306. In the field-effect transistor 300, carrier mobility is improved and a large current density can be obtained.
  • the field effect transistor according to the present embodiment is different from the field effect transistor 100 according to the first embodiment in that an AlGaN layer and an insulating film are formed under the gate electrode.
  • FIG. 7 is a diagram showing a cross-sectional structure of the field effect transistor 400 according to the present embodiment.
  • the field effect transistor 400 is formed on a substrate 401 such as silicon (Si).
  • a field effect transistor 400 includes a buffer layer 402 made of a semiconductor layer, a channel layer 403 made of undoped GaN, and an AlN layer 404 made of undoped AlN on a substrate 401.
  • InAlGaN layer 406 composed of undoped In y Al z Ga 1- (y + z) N (0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1, 0 ⁇ y + z ⁇ 1), and undoped In x Al 1-x N ( An InAlN layer 405 configured by 0 ⁇ x ⁇ 1) is sequentially stacked.
  • the InAlN layer 405 has an opening from which the InAlN layer 405 is partially removed so that the InAlGaN layer 406 is exposed. Furthermore, in the region inside the opening, an ohmic recess is formed by selectively removing the InAlGaN layer 406 so that the channel layer 403 is exposed.
  • an AlGaN layer 410 composed of undoped Al s Ga 1-s N (0 ⁇ s ⁇ 1) is stacked so as to cover the gate recess and a part of the InAlN layer 405.
  • a source electrode 407 and a drain electrode 408 that are in ohmic contact with the channel layer 403 are formed so as to be in contact with the channel layer 403 and the InAlGaN layer 406. Furthermore, an insulating film 412 made of Al 2 O 3 is stacked on the AlGaN layer 410. Further, a gate electrode 409 is formed on the insulating film 412. Since the insulating film 412 is provided under the gate electrode 409, leakage current can be significantly reduced.
  • the field effect transistor 400 shown in FIG. 7 is manufactured by the following method.
  • a manufacturing method of the field effect transistor 400 is shown in FIGS.
  • a buffer layer 402 film thickness 400 nm
  • a channel layer 403 film made of undoped GaN
  • MOCVD MOCVD
  • An AlN layer 404 (thickness 1 nm) composed of undoped AlN
  • an InAlGaN layer 406 (thickness 5 nm) composed of undoped In 0.08 Al 0.50 Ga 0.42 N
  • an InAlN layer 405 (film thickness: 15 nm) composed of undoped In 0.18 Al 0.82 N is stacked in order (FIG. 8A).
  • a gate recess (concave portion) in which a part of the channel layer 403 is exposed is formed.
  • a photoresist serving as a mask for forming a gate recess at a predetermined position is formed on the InAlN layer 405.
  • a gate recess (in which a part of the channel layer 403 is exposed by selectively removing the InAlN layer 405, the InAlGaN layer 406, and the AlN layer 404 by ICP etching using Cl 2 gas).
  • a concave portion is formed (FIG. 8B).
  • an AlGaN layer 410 (film thickness: 20 nm) made of undoped Al 0.15 Ga 0.85 N, for example, by MOCVD so as to cover the channel layer 403, the AlN layer 404, and the InAlN layer 405 exposed in the gate recess. ) Is formed (FIG. 8C).
  • a gate recess (concave portion) in which a part of the channel layer 403 is exposed is formed.
  • a photoresist serving as a mask for forming a gate recess at a predetermined position is formed on the InAlN layer 405.
  • the AlGaN layer 410 is selectively removed by ICP etching using Cl 2 gas, and then, for example, atomic layer deposition (Atomic Layer Deposition) is performed on the InAlN layer 405 and the AlGaN layer 410.
  • An insulating film 412 (film thickness 10 nm) made of alumina (Al 2 O 3 ) is formed by ALD.
  • the insulating film 412 is selectively etched using, for example, a hydrofluoric acid (HF) aqueous solution to expose a part of the InAlN layer 405.
  • HF hydrofluoric acid
  • the photoresist as a mask, for example, by ICP etching using Cl 2 gas, a part of the exposed InAlN layer 405 is further removed to form an opening so that the InAlGaN layer 406 is exposed.
  • the InAlGaN layer 406 is selectively removed in a region inside the opening, thereby forming an ohmic recess in which a part of the channel layer 403 is exposed ((d) in FIG. 8).
  • element isolation for isolating a plurality of elements (field effect transistors 400) formed on the same substrate 401 is performed, and then the source electrode 407 is in contact with the channel layer 403 and the InAlGaN layer 406 in the ohmic recess portion. And a drain electrode 408 are formed.
  • the source electrode 407 and the drain electrode 408 are made of, for example, titanium (Ti) and aluminum (Al).
  • the source electrode 407 and the drain electrode 408 are formed by, for example, electron beam evaporation and lift-off.
  • heat treatment may be performed at 600 ° C. in an N 2 atmosphere.
  • a gate electrode 409 made of nickel (Ni) and gold (Au) is formed in the gate recess on the InAlGaN layer 406 by, for example, electron beam evaporation and lift-off ((e) of FIG. 8). Accordingly, the field effect transistor 400 illustrated in FIG. 7 can be manufactured.
  • the leakage current in the gate electrode 409 can be reduced, and the field effect transistor 400 having good characteristics can be realized.
  • Si is used as the substrates 101, 201, 301, 401.
  • the substrates 101, 201, 301, 401 include SiC, sapphire, zinc oxide (ZnO), zirconium boride (A heterogeneous substrate such as ZrB 2 ) or a III-V nitride semiconductor substrate such as GaN or AlN may be used.
  • the formation of the AlN layer 404 may be omitted.
  • silicon nitride (Si 3 N 4 ), silicon oxide (SiO 2 ), aluminum nitride (AlN), or the like may be used.
  • the deposition method may be MOCVD or plasma-assisted chemical vapor deposition (PCVD).
  • the field effect transistor structure epitaxial growth layer shown may include any composition ratio or any multilayer structure as long as the desired device characteristics can be realized.
  • the crystal growth method is not MOCVD, for example, molecular beam epitaxy ( It may be in a form including a layer formed by Molecular Beam Epitaxy (MBE) or Hydride Vapor Phase Epitaxy (HVPE).
  • the present invention can also be applied to a diode composed of two terminals of a Schottky electrode and an ohmic electrode.
  • the field effect transistor and the manufacturing method thereof according to the present embodiment can realize a field effect transistor with greatly reduced parasitic resistance.
  • the field effect transistor of the present invention is useful as a power device used in a high-frequency device used for millimeter wave communication or the like, a power supply circuit of a television or other consumer equipment such as a switching power supply, an inverter circuit, or a motor driver.

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Abstract

　高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタおよびその製造方法を提供する。基板上に形成されたチャネル層と、チャネル層上に形成されたＩｎＡｌＮ層と、ＩｎＡｌＮ層上に形成されたＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ層（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ層上に形成されたソース電極、ドレイン電極とを備える。

Description

電界効果トランジスタおよびその製造方法
　本発明はＩＩＩ族窒化物半導体を用いた電界効果トランジスタおよびその製造方法に関するものである。
　窒化ガリウム（ＧａＮ）に代表されるＩＩＩ族窒化物半導体（ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１）、以下、ＩｎＡｌＧａＮと表記する。）は、広いバンドギャップ（例えば、ＧａＮは室温で３．４ｅＶ）を有し、絶縁破壊電界および飽和電子速度が非常に大きい。そのため、ＩＩＩ族窒化物半導体は、高周波デバイスあるいは高出力スイッチングデバイス用材料として注目されている。例えば、ＧａＮ膜上にＡｌＧａＮ膜を積層したヘテロ接合構造（以下、ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、ＧａＮ膜の（０００１）面上で強い分極電界が生じることにより、ＧａＮ膜中に不純物を添加しなくてもＧａＮ膜中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成される。
　ＧａＮ系材料は、いわゆる飽和ドリフト速度が大きく、例えば、１×１０５Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有する。このため、ＡｌＧａＮ／ＧａＮへテロ構造を用いた電界効果トランジスタでは、高い電流密度を実現することが可能である。
　また、さらに高い電流密度を実現するため、ＡｌＧａＮ／ＧａＮヘテロ構造におけるＡｌＧａＮ膜の代わりにＩｎＡｌＮ膜を積層したＩｎＡｌＮ／ＧａＮヘテロ構造も提案されている。ＩｎＡｌＮは、Ｉｎ組成０．１７、すなわち、ＩｎとＡｌとの組成比が０．１７：０．８３である場合においてＧａＮと格子整合し、このときのバンドギャップは、４．７ｅＶ程度と一般的に用いられているＡｌＧａＮ（Ａｌ組成０．１～０．４で３．６～４．３ｅＶ）よりも大きい。このため、ＡｌＧａＮ膜の代わりにＩｎＡｌＮ膜を積層したＩｎＡｌＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタでは、ＧａＮとのヘテロ界面における伝導帯障壁（ΔＥｃ）が大きくなり電子の閉じ込め効果が高い。さらに、ＩｎＡｌＮは、ＡｌＧａＮよりも自発分極が大きい。これらの特徴から、ＩｎＡｌＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタでは、非常に高濃度の二次元電子ガスを形成することが可能となり、非常に高い電流密度を実現することが可能となる。
　一方、ＧａＮ系材料を用いたトランジスタの抱える問題として、高いコンタクト抵抗が挙げられる。特に、ＩｎＡｌＮ表面においては、上述した通りＩｎＡｌＮのバンドギャップが大きいためコンタクト抵抗が高くなる傾向がある。そのため、コンタクト抵抗を低減するための技術が開示されている（例えば、特許文献１参照）。
　特許文献１に記載の電界効果トランジスタ１０００では、図９に示すように、基板１１１１上に形成した電子走行層１１１２上にＩｎＡｌＮで構成されるバリア層１１１３が形成され、さらにＩｎＡｌＮで構成されるバリア層１１１３上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つで構成されるキャップ層１１１４が形成され、キャップ層１１１４上にオーミック電極であるソース電極１１１５及びドレイン電極１１１６が形成されている。また、キャップ層１１１４上に、ゲート電極１１１７が形成されている。この構成により、電界効果トランジスタ１０００は、良好なオーミックコンタクトを得てコンタクト抵抗を低減している。
特開２００７－１６５４３１号公報
　しかしながら、特許文献１に示される電界効果トランジスタ１０００の構成では、バリア層１１１３とキャップ層１１１４との間における障壁が大きくなってしまうため、十分にコンタクト抵抗を低減することができない。さらに、ＩｎＡｌＮで構成されるバリア層１１１３と比べてキャップ層１１１４の分極が小さいため、その界面において空乏化が生じバリア層１１１３とキャップ層１１１４の間における障壁がさらに高くなってしまうため、コンタクト抵抗の低減が困難である。
　本発明は、この技術的な課題に鑑み、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＩｎＡｌＮ膜と、ＩｎＡｌＮ膜上に形成されたＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える。
　このような構成とすることにより、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮとＩｎＡｌＧａＮの分極差が小さくできるのでＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
　さらに、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有し、ゲート電極下の領域において、ＧａＮ膜は、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に直接接していてもよい。
　このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
　さらに、ＩｎＡｌＮ膜とＧａＮ膜との間に、ＡｌＮ膜を有してもよい。
　このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
　さらに、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜のＩｎ組成は、ＩｎＡｌＮ膜から離間していくにしたがって増大していてもよい。
　このような構成とすることにより、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてＩｎＡｌＧａＮ層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
　さらに、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたＩｎＡｌＮ膜と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える。
　このような構成とすることにより、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮの分極による大きな電流密度が得ることができる。
　さらに、ＩｎＡｌＮ膜に開口部を備え、開口部を通して露出したＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有してもよい。
　このような構成とすることにより、電界効果トランジスタにおいて、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＧａＮ膜の組成により容易にしきい値が制御できる。これにより、良好な特性を有する電界効果トランジスタを実現することができる。
　さらに、ＧａＮ膜とＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜との間に、ＡｌＮ膜を有してもよい。
　このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
　さらに、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に開口部を備え、開口部を通して露出したＧａＮ膜上に、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜よりも分極が小さい材料で構成される第一の半導体層を有し、第一の半導体層上に、ゲート電極を有してもよい。
　このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べてしきい値の制御を容易に行うことができる。
　さらに、第一の半導体層とゲート電極との間に、ｐ型の導電型を有する第二の半導体層を有してもよい。
　このような構成とすることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタを実現することができる。
　さらに、第一の半導体層は、ＡｌＧａＮで構成されていてもよい。
　さらに、第二の半導体層は、ＧａＮで構成されていてもよい。
　さらに、第一の半導体層とゲート電極との間に、絶縁膜を有していてもよい。
　このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
　さらに、第二の半導体層とゲート電極との間に絶縁膜を有していてもよい。
　このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
　さらに、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に開口部を備え、開口部を通して露出したＧａＮ膜上に、絶縁膜を介してゲート電極を有してもよい。
　このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を実現しつつ、ゲート電極における漏れ電流の小さいエンハンスメント型の電界効果トランジスタを実現することができる。
　さらに、ＩｎＡｌＮ膜は、ＧａＮ膜と格子整合していてもよい。
　このような構成とすることにより、結晶性を向上させることができるため、良好な特性を有する電界効果トランジスタを実現することができる。
　さらに、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たしてもよい。
　このような構成とすることにより、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜で発生する分極を大きくすることができるため、ＩｎＡｌＮ膜との分極差が小さくなりＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における障壁を低くすることができる。これにより、電界効果トランジスタのコンタクト抵抗を低減することができる。
　上記課題を解決するために、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にＧａＮ膜を形成する工程と、ＧａＮ膜上にＩｎＡｌＮ膜を形成する工程と、ＩｎＡｌＮ膜上にＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、ＧａＮ膜、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
　このような構成とすることにより、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮとＩｎＡｌＧａＮの分極差が小さくできるのでＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
　さらに、ゲート電極を形成する工程において、ＧａＮ膜は、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に直接接して形成されてもよい。
　このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
　さらに、ＧａＮ膜を形成する工程と、ＩｎＡｌＮ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含んでもよい。
　このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
　さらに、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にＧａＮ膜を形成する工程と、ＧａＮ膜上に、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ＩｎＡｌＮ膜を形成する工程と、ＧａＮ膜、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜およびＩｎＡｌＮ膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
　このような構成とすることにより、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮの分極による大きな電流密度が得ることができる。
　さらに、ＧａＮ膜を形成する工程と、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含んでもよい。
　このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
　本発明の電界効果トランジスタによると、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することが可能である。
図１は、第１の実施の形態に係る電界効果トランジスタの構成を示す断面図である。 図２の（ａ）～（ｅ）は、第１の実施の形態に係る電界効果トランジスタの製造方法を示す図である。 図３は、第２の実施の形態に係る電界効果トランジスタの構成を示す断面図である。 図４の（ａ）～（ｅ）は、第２の実施の形態に係る電界効果トランジスタの製造方法を示す図である。 図５は、第３の実施の形態に係る電界効果トランジスタの構成を示す断面図である。 図６の（ａ）～（ｄ）は、第３の実施の形態に係る電界効果トランジスタの製造方法を示す図である。 図７は、第４の実施の形態に係る電界効果トランジスタの構成を示す断面図である。 図８の（ａ）～（ｅ）は、第４の実施の形態に係る電界効果トランジスタの製造方法を示す図である。 図９は、従来技術に係る電界効果トランジスタの構成を示す断面図である。
　（第１の実施の形態）
　以下、本発明の第１の実施の形態について図面に基づきながら説明する。
　図１は、本実施の形態に係る電界効果トランジスタ１００の断面構造を示す図である。電界効果トランジスタ１００は、シリコン（Ｓｉ）などの基板１０１上に形成される。
　図１に示すように、電界効果トランジスタ１００は、基板１０１上に、半導体層で構成されるバッファ層１０２と、アンドープＧａＮで構成されるチャネル層１０３と、アンドープＡｌＮで構成されるＡｌＮ層１０４と、アンドープＩｎｘＡｌ１－ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層１０５とが、この順に積層された構成をしている。
　ＡｌＮ層１０４およびＩｎＡｌＮ層１０５には、チャネル層１０３が露出するようにＡｌＮ層１０４およびＩｎＡｌＮ層１０５が部分的に除去された開口部が形成されている。また、開口部において露出したチャネル層１０３およびＩｎＡｌＮ層１０５の表面を覆うようにアンドープＩｎｙＡｌｚＧａ１－（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層１０６が積層されている。
　ＩｎＡｌＧａＮ層１０６上には、チャネル層１０３とオーミック接触するソース電極１０７およびドレイン電極１０８が形成されている。さらに、ＩｎＡｌＧａＮ層１０６上において、ソース電極１０７およびドレイン電極１０８の間の領域にはチャネル層１０３とショットキー接触するゲート電極１０９が形成されている。
　分極が大きい材料をバリア層に用いた電界効果トランジスタでは、高いキャリア密度を実現することが可能である。一方で、分極が大きい材料をバリア層に用いた電界効果トランジスタでは、バリア層の膜厚が変化した時のキャリア密度の変化が大きくなるため、しきい値電圧（Ｖｔｈ）の制御が難しくなる。これは、以下の式１に示される通り、Ｖｔｈがキャリア密度ｎの関数となっているからである。
　　　　　Ｖｔｈ＝ｅ・φｂ－ｅ・ｎ・ｄ／ε－ΔＥｃ　　　（式１）
　ここで、ｅは素電荷、φｂはショットキー高さ、ｄはバリア層の膜厚、εはバリア層の誘電率、ΔＥｃはバリア層とチャネル層との界面における導電帯のポテンシャル障壁の高さである。
　本実施の形態に係る電界効果トランジスタ１００においては、ゲート電極１０９の下の領域のみ分極の大きなＩｎＡｌＮ層を除去しているので、ゲート電極１０９の下以外の領域ではＩｎＡｌＮによる高いキャリア密度が得られる。また、ＩｎＡｌＧａＮ層の組成により分極の大きさを変化させることができるために、電界効果トランジスタ１００のしきい値電圧を容易に制御することが可能となる。
　図１に示す電界効果トランジスタ１００は、以下の方法により製造される。当該電界効果トランジスタ１００の製造方法を図２の（ａ）～（ｅ）に示す。
　図２の（ａ）に示すように、例えば、Ｓｉで構成される基板１０１上に、有機金属化学的気相堆積法（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により、アンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層１０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層１０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層１０４（膜厚１ｎｍ）およびアンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層１０５（膜厚１５ｎｍ）とを順に積層する（図２の（ａ））。ここで、ＩｎＡｌＮ膜１０５は、ＧａＮ膜１０３と格子整合している。
　次に、チャネル層１０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層１０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、塩素（Ｃｌ２）ガスを用いた誘導結合プラズマ（Ｉｎｄｕｃｅｄ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：ＩＣＰ）エッチングにより、ＩｎＡｌＮ層１０５およびＡｌＮ層１０４を選択的に除去してチャネル層１０３の一部を露出させたゲートリセス（凹部）を形成する（図２の（ｂ））。
　続いて、ゲートリセスにおいて露出したチャネル層１０３、ＡｌＮ層１０４およびＩｎＡｌＮ層１０５を覆うように、例えば、ＭＯＣＶＤによりアンドープのＩｎ０．１０Ａｌ０．４７Ｇａ０．４３Ｎで構成されるＩｎＡｌＧａＮ層１０６（膜厚１０ｎｍ）を形成する（図２の（ｃ））。ここでＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たす。このとき、ＧａＮ膜１０３は、図２の（ｃ）に示すように、ＩｎＡｌＧａＮ層１０６に直接接している。
　なお、ＩｎＡｌＧａＮ層１０６のＩｎ組成は、ＩｎＡｌＧａＮ層１０６全体にわたって一定であってもよいし、ＩｎＡｌＮ膜１０５から離間していくにしたがって増大してもよい。このような構成とすることにより、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてＩｎＡｌＧａＮ層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
　続いて、ソース電極１０７およびドレイン電極１０８を形成するために、チャネル層１０３の一部を露出させてオーミックリセスを形成する。はじめに、ＩｎＡｌＧａＮ層１０６上に、チャネル層１０３にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＧａＮ層１０６、ＩｎＡｌＮ層１０５およびＡｌＮ層１０４を選択的に除去して、チャネル層１０３の一部を露出させたオーミックリセスを形成する（図２の（ｄ））。
　その後、同一の基板１０１に形成された複数の素子（電界効果トランジスタ１００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層１０３、ＡｌＮ層１０４およびＩｎＡｌＧａＮ層１０６に接するように、ソース電極１０７およびドレイン電極１０８を形成する。ソース電極１０７およびドレイン電極１０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極１０７およびドレイン電極１０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極１０７およびドレイン電極１０８の形成後に、例えば、６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
　続いて、ＩｎＡｌＧａＮ層１０６上でソース電極１０７およびドレイン電極１０８の間の領域にゲート電極１０９を形成する。ゲート電極１０９は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される（図２の（ｅ））。これにより、図１に示す電界効果トランジスタ１００を作製することができる。
　以上、本実施の形態にかかる電界効果トランジスタによれば、ＩｎＡｌＮ層１０５の分極による大きな電流密度が得られるとともに、ＩｎＡｌＮ層１０５と比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮ層１０６により良好なオーミック接触がとられる。さらに、ＩｎＡｌＮ層１０５とＩｎＡｌＧａＮ層１０６の分極差を小さくすることができるので、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制される。これにより、電界効果トランジスタ１００のコンタクト抵抗を低減することができる。
　また、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ層１０５上にゲート電極１０９を形成するのに比べて、電界効果トランジスタ１００のしきい値の制御を容易にすることができる。
　（第２の実施の形態）
　次に、本発明の第２の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下にＡｌＧａＮ層、ｐ型半導体層が形成されている点である。
　図３は、本実施の形態に係る電界効果トランジスタ２００の断面構造を示す図である。電界効果トランジスタ２００はシリコン（Ｓｉ）などの基板２０１上に形成される。
　図３に示すように、電界効果トランジスタ２００は、基板２０１上に、半導体層で構成されるバッファ層２０２と、アンドープＧａＮで構成されるチャネル層２０３と、アンドープＡｌＮで構成されるＡｌＮ層２０４と、アンドープＩｎｘＡｌ１－ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層２０５と、アンドープＩｎｙＡｌｚＧａ１－（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）とが、この順に積層された構成をしている。
　ＡｌＮ層２０４、ＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６には、チャネル層２０３が露出するようにＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６が部分的に除去された開口部が形成されている。また、開口部において、露出したチャネル層２０３およびＩｎＡｌＧａＮ層２０６の一部を覆うようにアンドープＡｌｓＧａ１－ｓＮ（０＜ｓ≦１）で構成されるＡｌＧａＮ層２１０とｐ型の導電型を有するＧａＮで構成されるｐ型半導体層２１１とが順に積層されている。
　なお、ＡｌＧａＮ層２１０は本発明における第一の半導体層、ｐ型半導体層２１１は本発明における第二の半導体層に相当する。
　ＩｎＡｌＧａＮ層２０６上には、チャネル層２０３とオーミック接触するソース電極２０７およびドレイン電極２０８が形成されている。さらに、ｐ型半導体層２１１上においてｐ型半導体層２１１とオーミック接触するゲート電極２０９が形成されている。
　ＡｌＧａＮは、先に述べたようにＩｎＡｌＮやＩｎＡｌＧａＮと比較して分極が小さい材料で構成されている。このため、電界効果トランジスタ２００は、ＡｌＧａＮ層２１０を備えることによりしきい値電圧の制御が容易となる。さらに、電界効果トランジスタ２００は、ＡｌＧａＮ層２１０上にｐ型半導体層２１１を備えることにより、ゲート電極２０９下のポテンシャルが持ち上げられる。この場合、ゲートに正の電圧を印加しない状態ではキャリアが枯渇するため、電界効果トランジスタ２００として、エンハンスメント型の電界効果トランジスタを実現することができる。
　図３に示す電界効果トランジスタ２００は、以下の方法により製造される。当該電界効果トランジスタ２００の製造方法を図４の（ａ）～（ｅ）に示す。
　図４の（ａ）に示すように、例えば、Ｓｉで構成される基板２０１上に、ＭＯＣＶＤによりアンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層２０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層２０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層２０４（膜厚１ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層２０５（膜厚１５ｎｍ）およびアンドープのＩｎ０．１０Ａｌ０．６０Ｇａ０．３０Ｎで構成されるＩｎＡｌＧａＮ層２０６（膜厚３０ｎｍ）を順に積層する（図４の（ａ））。
　次に、チャネル層２０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＧａＮ層２０６上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングにより、ＩｎＡｌＧａＮ層２０６、ＩｎＡｌＮ層２０５およびＡｌＮ層２０４を選択的に除去してチャネル層２０３の一部を露出させたゲートリセス（凹部）を形成する（図４の（ｂ））。
　続いて、ゲートリセスにおいて露出したチャネル層２０３、ＡｌＮ層２０４、ＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６を覆うように、例えば、ＭＯＣＶＤによりアンドープのＡｌ０．１５Ｇａ０．８５Ｎで構成されるＡｌＧａＮ層２１０（膜厚２０ｎｍ）およびマグネシウム（Ｍｇ）を添加したＧａＮで構成されるｐ型半導体層２１１（膜厚２００ｎｍ）を順に形成する（図４の（ｃ））。このとき、ＧａＮ膜２０３は、図４の（ｃ）に示すように、ＡｌＧａＮ層２１０に直接接している。
　なお、ＩｎＡｌＧａＮ層２０６のＩｎ組成は、ＩｎＡｌＧａＮ層２０６全体にわたって一定であってもよいし、ＩｎＡｌＮ膜２０５から離間していくにしたがって増大してもよい。
　続いて、ソース電極２０７およびドレイン電極２０８を形成するために、チャネル層２０３の一部を露出させてオーミックリセスを形成する。はじめに、ＩｎＡｌＧａＮ層２０６上に、チャネル層２０３にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりｐ型半導体層２１１およびＡｌＧａＮ層２１０を選択的に除去する。その後、再度フォトレジストによるパターニングを行いＩｎＡｌＧａＮ層２０６、ＩｎＡｌＮ層２０５およびＡｌＮ層２０４を選択的に除去して、チャネル層２０３の一部を露出させたオーミックリセスを形成する（図４の（ｄ））。
　その後、同一の基板２０１に形成された複数の素子（電界効果トランジスタ２００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層２０３、ＡｌＮ層２０４およびＩｎＡｌＧａＮ層２０６に接するように、ソース電極２０７およびドレイン電極２０８を形成する。ソース電極２０７およびドレイン電極２０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極２０７およびドレイン電極２０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極２０７およびドレイン電極２０８の形成後に、例えば６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
　続いて、ｐ型半導体層２１１に接するように、ゲート電極２０９を形成する。ゲート電極２０９は、ニッケル（Ｎｉ）と金（Ａｕ）とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される（図４の（ｅ））。これにより、図３に示す電界効果トランジスタ２００を作製することができる。なお、ｐ型半導体層２１１とゲート電極２０９との間に、さらに絶縁膜を配置してもよい。
　本実施の形態において、ｐ型半導体層にはＭｇを添加したＧａＮを用いたが、ＡｌＧａＮやＩｎＧａＮあるいはＩｎＮといった他の材料を用いてもよい。
　以上、本実施の形態に係る電界効果トランジスタ２００によれば、高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜２０５上にゲート電極２０９を形成するのに比べてしきい値の制御を容易に行うことができる。
　また、第一の半導体層であるＡｌＧａＮ層２１０とゲート電極２０９の間に、ｐ型の導電型を有する第二の半導体層２１１が形成されていることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタ２００を実現することができる。
　（第３の実施の形態）
　次に、本発明の第３の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下のＩｎＡｌＧａＮ層がチャネル層に直接接触していない点である。
　図５は、本実施の形態に係る電界効果トランジスタ３００の断面構造を示す図である。電界効果トランジスタ３００は、シリコン（Ｓｉ）などの基板３０１上に形成される。
　図５に示すように、電界効果トランジスタ３００は、基板３０１上に、半導体層で構成されるバッファ層３０２と、アンドープＧａＮで構成されるチャネル層３０３と、アンドープＡｌＮで構成されるＡｌＮ層３０４と、アンドープＩｎｙＡｌｚＧａ１－（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層３０６と、アンドープＩｎｘＡｌ１－ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層３０５とが、この順に積層された構成をしている。
　ＩｎＡｌＮ層３０５には、ＩｎＡｌＧａＮ層３０６が露出するようにＩｎＡｌＮ層３０５が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域においては、チャネル層３０３が露出するように、ＩｎＡｌＧａＮ層３０６が選択的に除去されたオーミックリセス部が形成されている。また、ＩｎＡｌＮ層３０５は、開口部とは異なる領域においてＩｎＡｌＧａＮ層３０６が露出するように、ＩｎＡｌＮ層３０５が選択的に除去されたゲートリセス部が形成されている。
　オーミックリセス部には、チャネル層およびＩｎＡｌＧａＮ層３０６に接するようにチャネル層３０３とオーミック接触するソース電極３０７およびドレイン電極３０８が形成されている。さらに、ゲートリセス部には、ＩｎＡｌＧａＮ層３０６とショットキー接触するゲート電極３０９が形成されている。
　図５に示す電界効果トランジスタ３００は、以下の方法により製造される。当該電界効果トランジスタ３００の製造方法を図６の（ａ）～（ｄ）に示す。
　図６の（ａ）に示すように、例えば、Ｓｉで構成される基板３０１上に、ＭＯＣＶＤによりアンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層３０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層３０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層３０４（膜厚１ｎｍ）と、アンドープのＩｎ０．０８Ａｌ０．３７Ｇａ０．５５Ｎで構成されるＩｎＡｌＧａＮ層３０６（膜厚５ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層３０５（膜厚１５ｎｍ）とを、この順に積層する（図６の（ａ））。
　次に、チャネル層３０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層３０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＮ層３０５を選択的に除去してＩｎＡｌＧａＮ層３０６の一部を露出させたゲートリセス（凹部）を形成する（図６の（ｂ））。
　続いて、ゲートリセスとは異なる部分に、チャネル層３０３の一部を露出させたオーミックリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層３０５上に、所定の位置にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、ゲートリセスとは異なる部分においてＩｎＡｌＧａＮ層３０６が露出するようにＩｎＡｌＮ層３０５に開口部を形成する。さらに、開口部の内側の領域において、ＩｎＡｌＧａＮ層３０６およびＡｌＮ層３０４を選択的に除去し、チャネル層３０３の一部を露出させたオーミックリセスを形成する（図６の（ｃ））。
　その後、同一の基板３０１に形成された複数の素子（電界効果トランジスタ３００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層３０３およびＩｎＡｌＧａＮ層３０６に接するように、ソース電極３０７およびドレイン電極３０８を形成する。ソース電極３０７およびドレイン電極３０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極３０７およびドレイン電極３０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極３０７およびドレイン電極３０８の形成後に、例えば、６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
　続いて、ＩｎＡｌＧａＮ層３０６上のゲートリセスにニッケル（Ｎｉ）と金（Ａｕ）で構成されるゲート電極３０９を、例えば、電子ビーム蒸着とリフトオフにより形成する（図６の（ｄ））。ソース電極３０７およびドレイン電極３０８の形成後に、これにより、図５に示す電界効果トランジスタ３００を作製することができる。
　以上、本実施の形態に係る電界効果トランジスタ３００によれば、ＩｎＡｌＮ層３０５と比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮ層３０６により良好なオーミック接触がとられるとともに、ＩｎＡｌＮ層３０５の分極による大きな電流密度が得ることができる。
　また、電界効果トランジスタ３００において、ＩｎＡｌＮ層３０５の分極による大きな電流密度が得られるとともに、ＩｎＡｌＧａＮ層３０６の組成により容易にしきい値が制御できる。また、電界効果トランジスタ３００において、キャリアの移動度が向上し大きな電流密度を得ることができる。
　（第４の実施の形態）
　次に、本発明の第４の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下にＡｌＧａＮ層および絶縁膜が形成されている点である。
　図７は、本実施の形態に係る電界効果トランジスタ４００の断面構造を示す図である。電界効果トランジスタ４００は、シリコン（Ｓｉ）などの基板４０１上に形成される。
　図７に示すように、電界効果トランジスタ４００は、基板４０１上に、半導体層で構成されるバッファ層４０２と、アンドープＧａＮで構成されるチャネル層４０３と、アンドープＡｌＮで構成されるＡｌＮ層４０４と、アンドープＩｎｙＡｌｚＧａ１－（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層４０６と、アンドープＩｎｘＡｌ１－ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層４０５とが、順に積層された構成をしている。
　ＩｎＡｌＮ層４０５には、ＩｎＡｌＧａＮ層４０６が露出するようにＩｎＡｌＮ層４０５が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域において、チャネル層４０３が露出するようにＩｎＡｌＧａＮ層４０６が選択的に除去されたオーミックリセス部が形成されている。
　また、ＡｌＮ層４０４、ＩｎＡｌＮ層４０５およびＩｎＡｌＧａＮ層４０６には、チャネル層４０３が露出するように選択的に除去されたゲートリセスが形成されている。
　また、ゲートリセスおよびＩｎＡｌＮ層４０５の一部を覆うようにアンドープＡｌｓＧａ１－ｓＮ（０＜ｓ≦１）で構成されるＡｌＧａＮ層４１０が積層されている。
　オーミックリセス部では、チャネル層４０３およびＩｎＡｌＧａＮ層４０６に接するようにチャネル層４０３とオーミック接触するソース電極４０７およびドレイン電極４０８が形成されている。さらに、ＡｌＧａＮ層４１０上には、Ａｌ２Ｏ３で構成される絶縁膜４１２が積層されている。さらに、絶縁膜４１２上には、ゲート電極４０９が形成されている。ゲート電極４０９下に絶縁膜４１２があるため、リーク電流を大幅に低減することができる。
　図７に示す電界効果トランジスタ４００は、以下の方法により製造される。当該電界効果トランジスタ４００の製造方法を図８の（ａ）～（ｅ）に示す。ここでは、例えば、Ｓｉで構成される基板４０１上にＭＯＣＶＤにより、アンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層４０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層４０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層４０４（膜厚１ｎｍ）と、アンドープのＩｎ０．０８Ａｌ０．５０Ｇａ０．４２Ｎで構成されるＩｎＡｌＧａＮ層４０６（膜厚５ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層４０５（膜厚１５ｎｍ）とを、順に積層する（図８の（ａ））。
　次に、チャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層４０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＮ層４０５、ＩｎＡｌＧａＮ層４０６およびＡｌＮ層４０４を選択的に除去してチャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する（図８の（ｂ））。
　続いて、ゲートリセスにおいて露出したチャネル層４０３、ＡｌＮ層４０４、およびＩｎＡｌＮ層４０５を覆うように、例えば、ＭＯＣＶＤによりアンドープのＡｌ０．１５Ｇａ０．８５Ｎで構成されるＡｌＧａＮ層４１０（膜厚２０ｎｍ）を形成する（図８の（ｃ））。
　次に、チャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層４０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＡｌＧａＮ層４１０を選択的に除去した後、ＩｎＡｌＮ層４０５およびＡｌＧａＮ層４１０上において、例えば、原子層堆積（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）によりアルミナ（Ａｌ２Ｏ３）で構成される絶縁膜４１２（膜厚１０ｎｍ）を形成する。
　続いて、フォトレジストをマスクとして、例えば、フッ化水素酸（ＨＦ）水溶液を用いて絶縁膜４１２を選択的にエッチングして、ＩｎＡｌＮ層４０５の一部を露出させる。次に、フォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングにより、露出したＩｎＡｌＮ層４０５の一部をさらに除去してＩｎＡｌＧａＮ層４０６が露出するように開口部を形成する。続いて、フォトレジストをマスクとして、開口部の内側の領域においてＩｎＡｌＧａＮ層４０６を選択的に除去し、チャネル層４０３の一部を露出させたオーミックリセスを形成する（図８の（ｄ））。
　その後、同一の基板４０１に形成された複数の素子（電界効果トランジスタ４００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層４０３およびＩｎＡｌＧａＮ層４０６に接するように、ソース電極４０７およびドレイン電極４０８を形成する。ソース電極４０７およびドレイン電極４０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）とで構成される。ソース電極４０７およびドレイン電極４０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するため、例えば６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
　続いて、ＩｎＡｌＧａＮ層４０６上のゲートリセスに、ニッケル（Ｎｉ）と金（Ａｕ）とで構成されるゲート電極４０９を、例えば、電子ビーム蒸着とリフトオフとにより形成する（図８の（ｅ））。これにより、図７に示す電界効果トランジスタ４００を作製することができる。
　以上、本実施の形態に係る電界効果トランジスタ４００によれば、ゲート電極４０９におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタ４００を実現することができる。
　以上、本発明の電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
　例えば、上記した実施の形態においては、基板１０１、２０１、３０１、４０１としてＳｉを用いているが、基板１０１、２０１、３０１、４０１は、ＳｉＣ、サファイア、酸化亜鉛（ＺｎＯ）、ホウ化ジルコニウム（ＺｒＢ２）等の異種基板、あるいはＧａＮやＡｌＮ等のＩＩＩ－Ｖ族窒化物半導体基板を用いてもよい。
　また、ＡｌＮ層４０４の形成は省略してもよい。
　また、絶縁膜４１２にＡＬＤにより堆積したＡｌ２Ｏ３を用いた例を説明したが、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ケイ素（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）等を用いてもよく、また、堆積方法もＭＯＣＶＤやプラズマ援用化学気相堆積法（Ｐｌａｓｍａ－ａｓｓｉｓｔｅｄ　Ｃｈｅｍｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）を用いてもよい。
　ここで、示した電界効果トランジスタ構造エピタキシャル成長層は、所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はＭＯＣＶＤでなく、例えば、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ：ＭＢＥ）あるいはハイドライド気相成長法（Ｈｙｄｒｉｄｅ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ：ＨＶＰＥ）による層を含む形でも良い。
　また、本発明は、ショットキー電極とオーミック電極の二端子で構成されるダイオードにも適用することが可能である。
　本実施の形態における電界効果トランジスタおよびその製造方法により、寄生抵抗が大幅に低減された電界効果トランジスタを実現することが可能となる。
　本発明の電界効果トランジスタは、ミリ波通信用途等に用いられる高周波デバイス、スイッチング電源、インバータ回路又はモータドライバ等のテレビ他の民生機器の電源回路等で用いられるパワーデバイスとして有用である。
　１００，２００，３００，４００，１０００　電界効果トランジスタ
　１０１，２０１，３０１，４０１，１１１１　基板
　１０２，２０２，３０２，４０２　バッファ層
　１０３，２０３，３０３，４０３　チャネル層（ＧａＮ膜）
　１０４，２０４，３０４，４０４　ＡｌＮ層（ＡｌＮ膜）
　１０５，２０５，３０５，４０５　ＩｎＡｌＮ層（ＩｎＡｌＮ膜）
　１０６，２０６，３０６，４０６　ＩｎＡｌＧａＮ層（ＩｎＡｌＧａＮ膜）
　１０７，２０７，３０７，４０７，１１１５　ソース電極（オーミック電極）
　１０８，２０８，３０８，４０８，１１１６　ドレイン電極（オーミック電極）
　１０９，２０９，３０９，４０９，１１１７　ゲート電極
　２１０，４１０　ＡｌＧａＮ層（第一の半導体層）
　２１１　ｐ型半導体層（第二の半導体層）
　４１２　絶縁膜
　１１１２　電子走行層
　１１１３　バリア層
　１１１４　キャップ層

Claims (21)

  1. 　基板上に形成されたＧａＮ膜と、
    　前記ＧａＮ膜上に形成されたＩｎＡｌＮ膜と、
    　前記ＩｎＡｌＮ膜上に形成されたＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、
    　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える
    電界効果トランジスタ。
  2. 　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有し、
    　前記ゲート電極下の領域において、前記ＧａＮ膜は、前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に直接接している
    請求項１に記載の電界効果トランジスタ。
  3. 　前記ＩｎＡｌＮ膜と前記ＧａＮ膜との間に、ＡｌＮ膜を有する
    請求項１または２に記載の電界効果トランジスタ。
  4. 　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜のＩｎ組成は、前記ＩｎＡｌＮ膜から離間していくにしたがって増大している
    請求項１～３のいずれか１項に記載の電界効果トランジスタ。
  5. 　基板上に形成されたＧａＮ膜と、
    　前記ＧａＮ膜上に形成されたＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、
    　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたＩｎＡｌＮ膜と、
    　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える
    電界効果トランジスタ。
  6. 　前記ＩｎＡｌＮ膜に開口部を備え、
    　前記開口部を通して露出した前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有する
    請求項５に記載の電界効果トランジスタ。
  7. 　前記ＧａＮ膜と前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜との間に、ＡｌＮ膜を有する請求項５または６に記載の電界効果トランジスタ。
  8. 　前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に開口部を備え、
    　前記開口部を通して露出した前記ＧａＮ膜上に、前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜よりも分極が小さい材料で構成される第一の半導体層を有し、
    　前記第一の半導体層上に、ゲート電極を有する
    請求項１～７のいずれか１項に記載の電界効果トランジスタ。
  9. 　前記第一の半導体層と前記ゲート電極との間に、ｐ型の導電型を有する第二の半導体層を有する
    請求項８に記載の電界効果トランジスタ。
  10. 　前記第一の半導体層は、ＡｌＧａＮで構成されている
    請求項８または９に記載の電界効果トランジスタ。
  11. 　前記第二の半導体層は、ＧａＮで構成されている
    請求項９に記載の電界効果トランジスタ。
  12. 　前記第一の半導体層と前記ゲート電極との間に、絶縁膜を有する
    請求項８に記載の電界効果トランジスタ。
  13. 　前記第二の半導体層と前記ゲート電極との間に絶縁膜を有する
    請求項９に記載の電界効果トランジスタ。
  14. 　前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に開口部を備え、
    　前記開口部を通して露出した前記ＧａＮ膜上に、絶縁膜を介してゲート電極を有する
    請求項１～１３のいずれか１項に記載の電界効果トランジスタ。
  15. 　前記ＩｎＡｌＮ膜は、前記ＧａＮ膜と格子整合している
    請求項１～１４のいずれか１項に記載の電界効果トランジスタ。
  16. 　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たす
    請求項１～１５のいずれか１項に記載の電界効果トランジスタ。
  17. 　基板上にＧａＮ膜を形成する工程と、
    　前記ＧａＮ膜上にＩｎＡｌＮ膜を形成する工程と、
    　前記ＩｎＡｌＮ膜上にＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、
    　ＧａＮ膜、前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜の一部を除去してゲートリセス部を形成する工程と、
    　オーミックリセス部を形成する工程と、
    　前記オーミックリセス部にオーミック電極を形成する工程と、
    　前記ゲートリセス部にゲート電極を形成する工程とを含む
    電界効果トランジスタの製造方法。
  18. 　前記ゲート電極を形成する工程において、
    　前記ＧａＮ膜は、前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜に直接接して形成される
    請求項１７に記載の電界効果トランジスタの製造方法。
  19. 　前記ＧａＮ膜を形成する工程と、前記ＩｎＡｌＮ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含む
    請求項１７または１８に記載の電界効果トランジスタの製造方法。
  20. 　基板上にＧａＮ膜を形成する工程と、
    　前記ＧａＮ膜上に、ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、
    　前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜上に、ＩｎＡｌＮ膜を形成する工程と、
    　ＧａＮ膜、前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜および前記ＩｎＡｌＮ膜の一部を除去してゲートリセス部を形成する工程と、
    　オーミックリセス部を形成する工程と、
    　前記オーミックリセス部にオーミック電極を形成する工程と、
    　前記ゲートリセス部にゲート電極を形成する工程とを含む
    電界効果トランジスタの製造方法。
  21. 　前記ＧａＮ膜を形成する工程と、前記ＩｎｘＡｌｙＧａ１－（ｘ＋ｙ）Ｎ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含む
    請求項２０に記載の電界効果トランジスタの製造方法。
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