JP4220683B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般式ＩｎxＧａyＡｌ1-x-y Ｎ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体のヘテロ構造を用いた電界効果型トランジスタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】
ＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）又はＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）等の窒化ガリウムを含む半導体は、高い絶縁破壊電界強度、高い熱伝導率及び高い電子飽和速度等を有しているので、高周波のパワーデバイス材料として有望である。特に、上層となるＡｌＧａＮ膜と下層となるＧａＮ膜とのヘテロ接合構造（以下、ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、ＧａＮ膜におけるヘテロ接合界面の近傍に電子が高濃度で蓄積して、いわゆる二次元電子ガスが形成される。
【０００３】
この二次元電子ガスは、ＡｌＧａＮ膜に添加されるドナー不純物と空間的に分離されて存在するために高い電子移動度を示す。従って、電界効果型トランジスタにＡｌＧａＮ／ＧａＮヘテロ構造を用いることにより、ソース抵抗成分を低減することができる。
【０００４】
また、ＡｌＧａＮ／ＧａＮヘテロ構造上に形成されるゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍ程度と短いため、ゲート長Ｌｇが１００ｎｍ程度と短くなっても、ゲート長Ｌｇと距離ｄとの比Ｌｇ／ｄ（アスペクト比）を５〜１０程度と大きくできる。このため、ＡｌＧａＮ／ＧａＮヘテロ構造は、短チャネル効果の小さい良好な飽和特性を有する電界効果型トランジスタを作製しやすくするという優れた特徴を有する。
【０００５】
さらに、ＡｌＧａＮ／ＧａＮヘテロ構造における二次元電子ガスは、１×１０5 Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ構造等と比べて２倍以上の電子速度を有しているので、高周波のパワーデバイスへの応用が期待されている。
【０００６】
ところで、ＡｌＧａＮ／ＧａＮヘテロ構造又はＧａＮを用いた電界効果型トランジスタにおける問題点の１つとして、ゲート電圧又はドレイン電圧の印加の仕方によってトランジスタの動作が不安定になることがあげられる。具体的には、ドレイン電圧を高くしていくとドレイン電流が熱的原因以外の理由で減少してしまう現象、又はゲート電圧として印加される信号の大きさ若しくはその周波数を高くしていくと次第にドレイン電流が減少してしまう現象等が報告されている。
【０００７】
このドレイン電流が減少する原因は次の様に考えられている。
（１）ＡｌＧａＮ／ＧａＮヘテロ構造におけるＡｌＧａＮ膜の結晶品質が悪いため、ＡｌＧａＮ膜中には多量の欠陥に起因する深いエネルギー準位が存在すると共にこの深いエネルギー準位が電子の捕獲中心（トラップ）として作用する。
（２）ＧａＮ膜及びＡｌＧａＮ膜のそれぞれの表面に多くの欠陥が存在しているため、該欠陥に起因する深いエネルギー準位が電子の捕獲及び放出に寄与する。
【０００８】
一方、ドレイン電流の減少を軽減する方法の１つとして、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまりＡｌＧａＮ膜の上に、ｎ型不純物が高濃度でドープされたＧａＮ膜をキャップ層として形成する方法がある。
【０００９】
図４（ａ）は、このキャップ層を有するＡｌＧａＮ／ＧａＮヘテロ構造を用いた従来の半導体装置、具体的には電界効果型トランジスタの断面図である。
【００１０】
図４（ａ）に示すように、サファイア又は炭化ケイ素（ＳｉＣ）からなる基板１１上には、ＡｌＮ（窒化アルミニウム）膜１２を介して、ＧａＮ膜からなるバッファー層１３、及びｎ型のＡｌＧａＮ膜からなる電子供給層１４が順次形成されている。電子供給層１４の上面は、ｎ型のＧａＮ膜からなるキャップ層１５によって覆われている。また、キャップ層１５の所定の領域に設けられた凹部内における電子供給層１４の上に、ゲート電極１６が形成されていると共に、キャップ層１５の上におけるゲート電極１６の両側にソース電極１７及びドレイン電極１８が形成されている。
【００１１】
従来の半導体装置においては、バッファー層１３における電子供給層１４との界面近傍に高濃度の二次元電子ガス１９が形成されるので、ゲート電極１６に印加する電圧により二次元電子ガス１９の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層１３の上部はチャンネル層として機能する。
【００１２】
従来の半導体装置によると、キャップ層１５によって電子供給層１４の表面を保護できるため、電子供給層１４の表面の欠陥に起因して深いエネルギー準位が形成されることを抑制できる。その結果、電子供給層１４の表面における電子の捕獲及び放出に起因する電子のポテンシャルエネルギー（以下、単にポテンシャルと称する）の変動を抑制できる。このとき、キャップ層１５となるＧａＮ膜にｎ型不純物を添加しておくことにより、電子供給層１４の表面から二次元電子ガス１９までの距離を増大させることができ、それによって電子供給層１４の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、ドレイン電流の減少を十分に防止できないという問題点と、オーミック電極となるソース電極１７及びドレイン電極１８のコンタクト抵抗が増大してしまうという問題点がある。
【００１４】
前記に鑑み、本発明は、ＧａＮを含む半導体のヘテロ構造を用いたＦＥＴにおいて、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させると共に、オーミック電極のコンタクト抵抗を低減できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者らは、従来の半導体装置の問題点、つまり、ドレイン電流の減少を十分に防止できないという第１の問題点と、オーミック電極のコンタクト抵抗が増大してしまうという第２の問題点とについて検討してみた。
【００１６】
前述のように、ＧａＮを含む半導体のヘテロ構造表面のトラップがＦＥＴの動作に及ぼす影響を低減するためには、ヘテロ構造表面から二次元電子ガスの形成領域つまりＦＥＴのチャンネル層までの距離を大きくすることが効果的である。すなわち、この距離を大きくすることによって、ヘテロ構造表面における電子の捕獲及び放出に起因する表面ポテンシャルの変動が、チャンネル層のポテンシャルに及ぼす影響を低減できる。但し、ＡｌＧａＮ／ＧａＮヘテロ構造の場合、つまり電子供給層としてＡｌＧａＮ膜を用いた場合、ＡｌＧａＮ膜はＧａＮ膜と格子定数が異なるため、前記の効果を得るためにＡｌＧａＮ膜自体を厚くすることはできない。
【００１７】
そこで、従来の半導体装置においては、ＡｌＧａＮ膜からなる電子供給層１４上にｎ型のＧａＮ膜からなるキャップ層１５を形成することにより、前記の効果を実現している。
【００１８】
さて、第１の問題点について本願発明者らが検討してみたところ、従来の半導体装置においては、キャップ層１５となるＧａＮ膜の自発分極の大きさと、電子供給層１４となるＡｌＧａＮ膜の自発分極の大きさとの違いによって、ＦＥＴのチャンネル層で電子濃度の低下が生じており、その結果、ドレイン電流の減少を十分に防止できないという第１の問題点が発生していることが判明した。
【００１９】
また、第２の問題点について本願発明者らが検討してみたところ、従来の半導体装置においては、ＡｌＧａＮ／ＧａＮヘテロ構造として、表面がIII 族原子のｃ面になる一般的なヘテロ構造が用いられているため、前記のＧａＮ膜及びＡｌＧａＮ膜の自発分極の大きさの違いに起因して、キャップ層１５と電子供給層１４との界面にポテンシャルの山が形成され、その結果、オーミック電極のコンタクト抵抗が増大してしまうという第２の問題点が発生していることが判明した。
【００２０】
図４（ｂ）は、図４（ａ）のＡ−Ａ’に沿った電子のポテンシャルエネルギーの変化を模式的に示した図である。
【００２１】
図４（ｂ）に示すように、キャップ層１５（ｎ型ＧａＮ膜）と電子供給層１４（ｎ型ＡｌＧａＮ膜）との接合部にポテンシャルの山が生じるため、キャップ層１５上にソース電極１７及びドレイン電極１８を形成したときに、ソース電極１７及びドレイン電極１８のそれぞれにおける実質的にオーミック電極として機能する部分の実効的なコンタクト抵抗が大きくなってしまう。
【００２２】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る第１の半導体装置は、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＡｌＧａＮ膜と、ＡｌＧａＮ膜上に形成されたゲート電極と、ＡｌＧａＮ膜上におけるゲート電極の両側に形成されたソース電極及びドレイン電極とを備え、ソース電極及びドレイン電極のそれぞれとＡｌＧａＮ膜との間に、ｎ型のＩｎxＧａyＡｌ1-x-yＮ 膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）が形成されている。
【００２３】
第１の半導体装置によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまりＡｌＧａＮ膜の上に、ＩｎＧａＡｌＮ膜（ＩｎＡｌＮ膜であってもよい）を介してソース電極及びドレイン電極（以下、ソースドレイン電極と称することもある）が形成されている。このため、ヘテロ構造の表面を保護できるので、該表面の欠陥に起因して深いエネルギー準位が形成されることを抑制でき、それによって該表面における電子の捕獲及び放出に起因するポテンシャルの変動を抑制できる。また、ＩｎＧａＡｌＮ膜にｎ型不純物がドープされているため、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガスが形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００２４】
また、第１の半導体装置によると、ヘテロ構造上のキャップ層として従来のＧａＮ膜に代えてＩｎＧａＡｌＮ膜を用いているため、ＡｌＧａＮ膜とキャップ層との間における自発分極の大きさの違いを低減できる。このため、ＡｌＧａＮ膜とキャップ層との界面にポテンシャルの山が形成されることを抑制できるので、キャップ層上にオーミック電極となるソースドレイン電極を形成した場合にも、オーミック電極のコンタクト抵抗を低減できる。従って、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００２５】
第１の半導体装置において、ＩｎxＧａyＡｌ1-x-yＮ 膜の組成は、ＩｎxＧａyＡｌ1-x-yＮ 膜の格子定数がＧａＮ膜の格子定数とほぼ整合すると共にＩｎx ＧａyＡｌ1-x-yＮ膜に発生する分極の大きさがＡｌＧａＮ膜に発生する分極の大きさと等しいか又はＡｌＧａＮ膜に発生する分極の大きさよりも大きくなるように設定されていることが好ましい。
【００２６】
このようにすると、キャップ層となるＩｎＧａＡｌＮ膜を厚く形成できるので、ヘテロ構造の表面からチャンネル層までの距離をより増大して、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。また、ＡｌＧａＮ膜とキャップ層との間において、ポテンシャルの傾きが略一定になるように、又は、ポテンシャルの谷が形成されるようにできるので、キャップ層上に形成されるオーミック電極のコンタクト抵抗を確実に低減できる。
【００２７】
第１の半導体装置において、ＧａＮ膜とＡｌＧａＮ膜との間に、ＩｎＧａＮ膜又はＩｎＧａＮ膜と他のＧａＮ膜との積層膜がチャンネル層として形成されていてもよい。
【００２８】
本発明に係る第２の半導体装置は、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたｎ型のＩｎxＧａyＡｌ1-x-y Ｎ膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）と、ＩｎxＧａyＡｌ1-x-y Ｎ膜上に形成されたゲート電極と、ＩｎxＧａyＡｌ1-x-y Ｎ膜上におけるゲート電極の両側に形成されたソース電極及びドレイン電極とを備えている。
【００２９】
第２の半導体装置によると、ＧａＮ膜とｎ型のＩｎＧａＡｌＮ膜（ＩｎＡｌＮ膜であってもよい）とのヘテロ構造の上にソースドレイン電極が形成されている。このため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガスが形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００３０】
また、第２の半導体装置によると、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなる。このため、例えばＡｌＧａＮ／ＧａＮヘテロ構造の上にキャップ層として従来のＧａＮ膜を形成した場合のように、半導体層間の自発分極の大きさの違い起因して、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがない。従って、ＩｎＧａＡｌＮ膜上にオーミック電極となるソースドレイン電極を形成した場合にも、オーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００３１】
第２の半導体装置において、ＩｎxＧａyＡｌ1-x-yＮ 膜の組成は、ＩｎxＧａyＡｌ1-x-yＮ 膜の格子定数がＧａＮ膜の格子定数とほぼ整合するように設定されていることが好ましい。
【００３２】
このようにすると、ＩｎＧａＡｌＮ膜を確実に厚く形成できるので、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００３３】
第２の半導体装置において、ＧａＮ膜とＩｎxＧａyＡｌ1-x-yＮ 膜との間に、ＩｎＧａＮ膜又はＩｎＧａＮ膜と他のＧａＮ膜との積層膜がチャンネル層として形成されていてもよい。
【００３４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００３５】
図１（ａ）は、第１の実施形態に係る半導体装置、具体的には電界効果型トランジスタ（ＦＥＴ）の断面図である。
【００３６】
図１（ａ）に示すように、サファイア又はＳｉＣからなる基板１０１上には、膜厚１００ｎｍ程度のＡｌＮ膜１０２を介して、膜厚２０００ｎｍ程度のＧａＮ膜からなるバッファー層１０３、及び膜厚２０ｎｍ程度のｎ型のＡｌＧａＮ膜からなる電子供給層１０４が順次形成されている。電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐは０．１５〜０．５程度であり（言い換えると、ＡｌＧａＮ膜におけるＧａＮの組成比は０．５〜０．８５程度であり）、該ＡｌＧａＮ膜にはＳｉ等のｎ型不純物が例えば２〜４×１０18／ｃｍ3 程度の濃度で添加されている。電子供給層１０４の上面は、Ｓｉ等のｎ型不純物が添加された膜厚１００ｎｍ程度のＩｎＧａＡｌＮ膜からなるキャップ層１０５によって覆われている。また、キャップ層１０５の所定の領域に設けられた凹部及びその上部に、ゲート電極１０６が電子供給層１０４と接続するように形成されていると共に、キャップ層１０５の上におけるゲート電極１０６の両側にソース電極１０７及びドレイン電極１０８が形成されている。
【００３７】
尚、第１の実施形態においては、塩素ガスを用いた低エネルギーのドライエッチング装置でキャップ層１０５に対してエッチングを行なってゲート電極形成領域となる凹部を、ＦＥＴのゲート長が１μｍ程度になるように形成した。また、該凹部を含むキャップ層１０５の上にニッケル膜と金膜との積層膜を形成した後、リフトオフ法を用いて該積層膜からなるゲート電極１０６を形成した。
【００３８】
また、第１の実施形態においては、バッファー層１０３における電子供給層１０４との界面近傍に高濃度の二次元電子ガス１０９が形成されるので、ゲート電極１０６に印加する電圧により二次元電子ガス１０９の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層１０３の上部はチャンネル層として機能する。
【００３９】
以下、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成に対して要請される条件について説明する。
【００４０】
第１の条件は、ＩｎＧａＡｌＮ膜の膜厚を厚くできるように、ＩｎＧａＡｌＮ膜のｃ面の格子定数を、バッファー層１０３となるＧａＮ膜の格子定数とほぼ整合させることである。そのためには、Ｉｎ0.18Ａｌ0.82Ｎの格子定数とＧａＮの格子定数とがほぼ整合することに着目して、ＩｎＧａＡｌＮ膜として、Ｉｎ0.18Ａｌ0.82ＮとＧａＮとの混晶からなる膜、つまり（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜（但し、０＜ｑ＜１）を用いればよい。このとき、ＩｎＧａＡｌＮ膜の電子親和力はＧａＮ膜の電子親和力よりも小さくなるので、電子はチャンネル層側に蓄積される。
【００４１】
第２の条件は、キャップ層１０５となるＩｎＧａＡｌＮ膜と、電子供給層１０４となるＡｌＧａＮ膜との界面に大きなポテンシャルの山を発生させないように、具体的には、ＩｎＧａＡｌＮ膜とＡｌＧａＮ膜との間でポテンシャルの傾きが略一定になるか又はポテンシャルの谷が形成されるように、ＩｎＧａＡｌＮ膜に生じる分極の大きさを、ＡｌＧａＮ膜に生じる分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくすることである。そのためには、第１の条件を満たす（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるｑの値に制限を加える必要がある。このとき、ｑの値の下限は、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの値に依存する。ＡｌＧａＮ膜において通常用いられるＡｌＮの組成比ｐの値について、ｑの値の下限を計算によって求めると、ｐが０．１のときにはｑの下限は約０．１６となり、ｐが０．３のときには約０．４７となった。すなわち、ｑの値の下限は、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの約１．５倍の値と考えることができる。
【００４２】
具体的には、第１の実施形態で試作したＦＥＴにおいては、電子供給層１０４として膜厚２０ｎｍのＡｌＧａＮ膜を用いると共に、該ＡｌＧａＮ膜におけるＡｌＮの組成比ｐを０．２とし、該ＡｌＧａＮ膜におけるＳｉのドープ量を４×１０18／ｃｍ3 とした。また、前記の第１の条件及び第２の条件を満たすように、キャップ層１０５として膜厚１００ｎｍの（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いると共に、該（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるｑの値をｐの値の１．５倍の０．３とし、該（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるＳｉのドープ量を２×１０18／ｃｍ3 とした。この場合に予測される、図１（ａ）のＸ−Ｘ’に沿った電子のポテンシャルエネルギーの変化を図１（ｂ）に示す。図１（ｂ）に示すように、キャップ層１０５（ｎ型ＩｎＧａＡｌＮ膜）と電子供給層１０４（ｎ型ＡｌＧａＮ膜）との間に大きなポテンシャルの山が形成されることはないと予測される。
【００４３】
図２は、第１の実施形態に係る半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＩｎＧａＡｌＮ膜を有するＦＥＴの電圧電流特性（実線）を示している。尚、参考のために、図２において、図４（ａ）に示す従来例の半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＧａＮ膜を有するＦＥＴの電圧電流特性（破線）も示している。また、横軸にはドレイン電圧値を示し、縦軸にはゲート幅当たりのドレイン電流値を示している。
【００４４】
図２に示すように、ゲート電圧値ＶG が０Ｖのとき、キャップ層としてＩｎＧａＡｌＮ膜を用いた第１の実施形態のドレイン電流が８００ｍＡ／ｍｍ程度であるのに対して、キャップ層としてＧａＮ膜を用いた従来例のドレイン電流は５００ｍＡ／ｍｍ程度である。すなわち、第１の実施形態においては、従来例と比べて３０％以上ドレイン電流が増大している。
【００４５】
また、図２に示すように、第１の実施形態においては、ドレイン電圧が低い場合にもドレイン電流の立ちあがりが相対的に良いのに対して、従来例においては、ドレイン電圧が低い場合のドレイン電流の立ちあがりが相対的に悪いと共に、ドレイン電流が直線的に立ちあがらない。例えばゲート電圧値ＶG が０Ｖの場合においてドレイン電流が飽和するときのドレイン電圧をニー電圧として定義すると、図２に示すように、第１の実施形態でのニー電圧が４Ｖ程度であるのに対して、従来例でのニー電圧は６Ｖ程度以上である。すなわち、第１の実施形態においては、従来例のようなソースドレイン電極のコンタクト抵抗の増大つまりオーミック電極の劣化に起因する電圧電流特性の非直線性は見られないと共に、従来例と比べて２Ｖ以上もニー電圧が改善している。この結果は、第１の実施形態ではソースドレイン電極とチャンネル層との間に（詳しくはキャップ層と電子供給層との間に）ポテンシャルの山が形成されていないのに対して、従来例ではソースドレイン電極とチャンネル層との間にポテンシャルの山が形成されていることと対応している。
【００４６】
以上に説明したように、第１の実施形態によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまり電子供給層１０４となるＡｌＧａＮ膜の上に、キャップ層１０５となるＩｎＧａＡｌＮ膜を介してソース電極１０７及びドレイン電極１０８が形成されている。このため、ヘテロ構造の表面を保護できるので、該表面の欠陥に起因して深いエネルギー準位が形成されることを抑制でき、それによって該表面における電子の捕獲及び放出に起因するポテンシャルの変動を抑制できる。また、キャップ層１０５となるＩｎＧａＡｌＮ膜にｎ型不純物がドープされているため、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガス１０９が形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００４７】
また、第１の実施形態によると、ヘテロ構造上のキャップ層１０５として従来のＧａＮ膜に代えてＩｎＧａＡｌＮ膜を用いているため、電子供給層１０４となるＡｌＧａＮ膜とキャップ層１０５との間における自発分極の大きさの違いを低減できる。このため、ＡｌＧａＮ膜とキャップ層１０５との界面にポテンシャルの山が形成されることを抑制できるので、キャップ層１０５上にオーミック電極となるソース電極１０７及びドレイン電極１０８を形成した場合にも、オーミック電極のコンタクト抵抗を低減できる。従って、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００４８】
また、第１の実施形態によると、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜の格子定数がバッファー層１０３となるＧａＮ膜の格子定数とほぼ整合するように設定している。このため、ＩｎＧａＡｌＮ膜を厚く形成できるので、ヘテロ構造の表面からチャンネル層までの距離をより増大して、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００４９】
また、第１の実施形態によると、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜に発生する分極の大きさが、電子供給層１０４となるＡｌＧａＮ膜に発生する分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくなるように設定している。このため、ＡｌＧａＮ膜とキャップ層１０５との間において、ポテンシャルの傾きが略一定になるように、又は、ポテンシャルの谷が形成されるようにできるので、キャップ層１０５上に形成されるオーミック電極のコンタクト抵抗を確実に低減できる。
【００５０】
尚、第１の実施形態において、キャップ層１０５として（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いるときに、ｑの値を、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの１．５倍の値に設定したが、このｑの値に対する制限は理想的な場合であって、実際にはｑの値としてもっと小さい値を用いてもよい。すなわち、ｑ＝０の場合はキャップ層１０５が従来のＧａＮ膜となってしまい、前述のようにソースドレイン電極とチャンネル層との間に大きなポテンシャルの山が形成される一方、ｑの値として例えばｐと同程度の大きさの値を用いた場合には、ｑ＝０の場合と比べて、ポテンシャルの山の高さを十分に低くでき、それによってオーミック電極のコンタクト抵抗を低減するという効果を期待できる。
【００５１】
また、第１の実施形態において、ＧａＮ膜からなるバッファー層１０３の上に、ＡｌＧａＮ膜からなる電子供給層１０４を形成したが、これに代えて、バッファー層１０３と電子供給層１０４との間に、ＩｎＧａＮ薄膜又はＩｎＧａＮ薄膜とＧａＮ薄膜との積層膜をチャンネル層として形成してもよい。
【００５２】
また、第１の実施形態において、基板１０１としてサファイア基板又はＳｉＣ基板を用いたが、将来的には基板１０１としてＧａＮ基板を用いてもよい。
【００５３】
また、第１の実施形態において、キャップ層１０５としてＩｎＧａＡｌＮ膜を用いたが、これに限られず、キャップ層１０５として、一般式ＩｎxＧａyＡｌ1-x-yＮ （但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表される窒化物半導体膜を用いることができる。すなわち、キャップ層１０５としてＩｎＧａＡｌＮ膜に代えて例えばＩｎＡｌＮ膜を用いてもよい。
【００５４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００５５】
図３は、第２の実施形態に係る半導体装置、具体的には電界効果型トランジスタ（ＦＥＴ）の断面図である。
【００５６】
図３に示すように、サファイア又はＳｉＣからなる基板２０１上には、膜厚１００ｎｍ程度のＡｌＮ膜２０２を介して、膜厚２０００ｎｍ程度のＧａＮ膜からなるバッファー層２０３、及び膜厚１００ｎｍ程度のｎ型のＩｎＧａＡｌＮ膜からなる電子供給層２０４が順次形成されている。また、電子供給層２０４の所定の領域に設けられた深さ８０ｎｍ程度の凹部及びその上部に、ゲート電極２０５が形成されていると共に、電子供給層２０４の上におけるゲート電極２０５の両側にソース電極２０６及びドレイン電極２０７が形成されている。
【００５７】
尚、第２の実施形態においては、電子供給層２０４に対して選択的にドライエッチングを行なってゲート電極形成領域となる凹部を形成した。
【００５８】
また、第２の実施形態においては、バッファー層２０３における電子供給層２０４との界面近傍に高濃度の二次元電子ガス２０８が形成されるので、ゲート電極２０５に印加する電圧により二次元電子ガス２０８の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層２０３の上部はチャンネル層として機能する。
【００５９】
第２の実施形態が第１の実施形態（図１（ａ）参照）と異なっている点は次の通りである。すなわち、第１の実施形態においては、ＧａＮ膜（バッファー層１０３）の上にＡｌＧａＮ膜（電子供給層１０４）を介してＩｎＧａＡｌＮ膜（キャップ層１０５）が形成されていた。それに対して、第２の実施形態においては、ＧａＮ膜（バッファー層２０３）の上にＩｎＧａＡｌＮ膜（電子供給層２０４）が直接形成されている。また、第２の実施形態においては、キャップ層は設けられていない。
【００６０】
以下、電子供給層２０４となるＩｎＧａＡｌＮ膜の組成に対して要請される条件について説明する。
【００６１】
第１の条件は、ＩｎＧａＡｌＮ膜をＧａＮ膜上に直接形成できると共にＩｎＧａＡｌＮ膜の膜厚を厚くできるように、ＩｎＧａＡｌＮ膜のｃ面の格子定数を、バッファー層２０３となるＧａＮ膜の格子定数とほぼ整合させることである。このとき、ＦＥＴのチャンネル層となるＧａＮ膜とＩｎＧａＡｌＮ膜との間の電子親和力（ＧａＮ膜の方がＩｎＧａＡｌＮ膜よりも大きい）の差を、ＧａＮ膜上にＡｌＧａＮ膜を形成した場合におけるＧａＮ膜とＡｌＧａＮ膜との間の電子親和力（ＧａＮ膜の方がＡｌＧａＮ膜よりも大きい）の差と同程度以上の大きさにすることが好ましい。
【００６２】
第２の条件は、電子供給層２０４となるＩｎＧａＡｌＮ膜が、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜と同様の機能を有するように、ＩｎＧａＡｌＮ膜に生じる分極の大きさを、ＡｌＧａＮ膜に生じる分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくすることである。
【００６３】
上記の第１及び第２の条件が満たされるようにするには、第１の実施形態で述べたように、ＩｎＧａＡｌＮ膜として、（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜（但し、０＜ｑ＜１）を用いると共に、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐに対してｑ≧１．５ｐとなるｑを選んでやればよい。
【００６４】
具体的には、第２の実施形態で試作したＦＥＴにおいては、電子供給層２０４として膜厚１００ｎｍのＩｎ0.054Ｇａ0.7Ａｌ0.246Ｎ 膜（（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜でｑ＝０．３とした場合に相当）を用いると共に、該Ｉｎ0.054 Ｇａ0.7Ａｌ0.246Ｎ膜におけるＳｉのドープ量を４×１０18／ｃｍ3 とした。この場合、第２の実施形態に係る半導体装置、つまりＩｎＧａＡｌＮ／ＧａＮヘテロ構造を有するＦＥＴの電圧電流特性は、図２の実線に示す第１の実施形態に係る半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＩｎＧａＡｌＮ膜を有するＦＥＴの電圧電流特性と同様のものになった。すなわち、第２の実施形態においては、従来例と比べてドレイン電流が大幅に増大した。また、第２の実施形態においては、従来例のようなオーミック電極の劣化に起因する電圧電流特性の非直線性は見られないと共に、従来例と比べてニー電圧が大幅に改善した。
【００６５】
以上に説明したように、第２の実施形態によると、バッファー層２０３となるＧａＮ膜と、電子供給層２０４となるｎ型のＩｎＧａＡｌＮ膜とのヘテロ構造の上にソース電極２０６及びドレイン電極２０７が形成されている。このため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガス２０８が形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００６６】
また、第２の実施形態によると、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなる。このため、例えばＡｌＧａＮ／ＧａＮヘテロ構造の上にキャップ層として従来のＧａＮ膜を形成した場合のように、半導体層間の自発分極の大きさの違い起因して、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがない。従って、ＩｎＧａＡｌＮ膜からなる電子供給層２０４上にオーミック電極となるソース電極２０６又はドレイン電極２０７を形成した場合にも、オーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００６７】
また、第２の実施形態によると、電子供給層２０４となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜の格子定数がバッファー層２０３となるＧａＮ膜の格子定数とほぼ整合するように設定している。このため、ＩｎＧａＡｌＮ膜を確実に厚く形成できるので、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００６８】
尚、第２の実施形態において、電子供給層２０４として（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いるときに、ｑの値を、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの１．５倍の値に設定したが、このｑの値に対する制限は理想的な場合であって、実際にはｑの値としてもっと小さい値を用いてもよい。
【００６９】
また、第２の実施形態において、ＧａＮ膜からなるバッファー層２０３の上に、ＩｎＧａＡｌＮ膜からなる電子供給層２０４を形成したが、これに代えて、バッファー層２０３と電子供給層２０４との間に、ＩｎＧａＮ薄膜又はＩｎＧａＮ薄膜とＧａＮ薄膜との積層膜をチャンネル層として形成してもよい。
【００７０】
また、第２の実施形態において、基板２０１としてサファイア基板又はＳｉＣ基板を用いたが、将来的には基板２０１としてＧａＮ基板を用いてもよい。
【００７１】
また、第２の実施形態において、電子供給層２０４としてＩｎＧａＡｌＮ膜を用いたが、これに限られず、電子供給層２０４として、一般式ＩｎxＧａyＡｌ1-x-yＮ （但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表される窒化物半導体膜を用いることができる。すなわち、電子供給層２０４としてＩｎＧａＡｌＮ膜に代えて例えばＩｎＡｌＮ膜を用いてもよい。
【００７２】
【発明の効果】
本発明に係る第１の半導体装置によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、ｎ型のＩｎＧａＡｌＮ膜からなるキャップ層を介してソースドレイン電極が形成されているため、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。また、キャップ層として従来のＧａＮ膜を用いる場合と比べて、ＡｌＧａＮ膜とキャップ層との界面にポテンシャルの山が形成されることを抑制できるため、キャップ層上のソースドレイン電極つまりオーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共にＦＥＴを高効率化することができる。
【００７３】
本発明に係る第２の半導体装置によると、ＧａＮ膜とｎ型のＩｎＧａＡｌＮ膜とのヘテロ構造の上にソースドレイン電極が形成されているため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。また、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなるため、つまり、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがないため、ＩｎＧａＡｌＮ膜上のソースドレイン電極つまりオーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共にＦＥＴを高効率化することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置の断面図であり、（ｂ）は（ａ）のＸ−Ｘ’に沿った電子のポテンシャルエネルギーの変化を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の電圧電流特性を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置の断面図である。
【図４】（ａ）は従来の半導体装置の断面図であり、（ｂ）は（ａ）のＡ−Ａ’に沿った電子のポテンシャルエネルギーの変化を示す図である。
【符号の説明】
１０１ 基板
１０２ ＡｌＮ膜
１０３ バッファー層
１０４ 電子供給層
１０５ キャップ層
１０６ ゲート電極
１０７ ソース電極
１０８ ドレイン電極
１０９ 二次元電子ガス
２０１ 基板
２０２ ＡｌＮ膜
２０３ バッファー層
２０４ 電子供給層
２０５ ゲート電極
２０６ ソース電極
２０７ ドレイン電極
２０８ 二次元電子ガス
【発明の属する技術分野】
本発明は、一般式ＩｎxＧａyＡｌ1-x-y Ｎ（但し、０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表される窒化物半導体のヘテロ構造を用いた電界効果型トランジスタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】
ＧａＮ（窒化ガリウム）、ＡｌＧａＮ（窒化アルミニウムガリウム）、ＩｎＧａＮ（窒化インジウムガリウム）又はＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）等の窒化ガリウムを含む半導体は、高い絶縁破壊電界強度、高い熱伝導率及び高い電子飽和速度等を有しているので、高周波のパワーデバイス材料として有望である。特に、上層となるＡｌＧａＮ膜と下層となるＧａＮ膜とのヘテロ接合構造（以下、ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、ＧａＮ膜におけるヘテロ接合界面の近傍に電子が高濃度で蓄積して、いわゆる二次元電子ガスが形成される。
【０００３】
この二次元電子ガスは、ＡｌＧａＮ膜に添加されるドナー不純物と空間的に分離されて存在するために高い電子移動度を示す。従って、電界効果型トランジスタにＡｌＧａＮ／ＧａＮヘテロ構造を用いることにより、ソース抵抗成分を低減することができる。
【０００４】
また、ＡｌＧａＮ／ＧａＮヘテロ構造上に形成されるゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍ程度と短いため、ゲート長Ｌｇが１００ｎｍ程度と短くなっても、ゲート長Ｌｇと距離ｄとの比Ｌｇ／ｄ（アスペクト比）を５〜１０程度と大きくできる。このため、ＡｌＧａＮ／ＧａＮヘテロ構造は、短チャネル効果の小さい良好な飽和特性を有する電界効果型トランジスタを作製しやすくするという優れた特徴を有する。
【０００５】
さらに、ＡｌＧａＮ／ＧａＮヘテロ構造における二次元電子ガスは、１×１０5 Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＡｌＧａＡｓ／ＩｎＧａＡｓヘテロ構造等と比べて２倍以上の電子速度を有しているので、高周波のパワーデバイスへの応用が期待されている。
【０００６】
ところで、ＡｌＧａＮ／ＧａＮヘテロ構造又はＧａＮを用いた電界効果型トランジスタにおける問題点の１つとして、ゲート電圧又はドレイン電圧の印加の仕方によってトランジスタの動作が不安定になることがあげられる。具体的には、ドレイン電圧を高くしていくとドレイン電流が熱的原因以外の理由で減少してしまう現象、又はゲート電圧として印加される信号の大きさ若しくはその周波数を高くしていくと次第にドレイン電流が減少してしまう現象等が報告されている。
【０００７】
このドレイン電流が減少する原因は次の様に考えられている。
（１）ＡｌＧａＮ／ＧａＮヘテロ構造におけるＡｌＧａＮ膜の結晶品質が悪いため、ＡｌＧａＮ膜中には多量の欠陥に起因する深いエネルギー準位が存在すると共にこの深いエネルギー準位が電子の捕獲中心（トラップ）として作用する。
（２）ＧａＮ膜及びＡｌＧａＮ膜のそれぞれの表面に多くの欠陥が存在しているため、該欠陥に起因する深いエネルギー準位が電子の捕獲及び放出に寄与する。
【０００８】
一方、ドレイン電流の減少を軽減する方法の１つとして、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまりＡｌＧａＮ膜の上に、ｎ型不純物が高濃度でドープされたＧａＮ膜をキャップ層として形成する方法がある。
【０００９】
図４（ａ）は、このキャップ層を有するＡｌＧａＮ／ＧａＮヘテロ構造を用いた従来の半導体装置、具体的には電界効果型トランジスタの断面図である。
【００１０】
図４（ａ）に示すように、サファイア又は炭化ケイ素（ＳｉＣ）からなる基板１１上には、ＡｌＮ（窒化アルミニウム）膜１２を介して、ＧａＮ膜からなるバッファー層１３、及びｎ型のＡｌＧａＮ膜からなる電子供給層１４が順次形成されている。電子供給層１４の上面は、ｎ型のＧａＮ膜からなるキャップ層１５によって覆われている。また、キャップ層１５の所定の領域に設けられた凹部内における電子供給層１４の上に、ゲート電極１６が形成されていると共に、キャップ層１５の上におけるゲート電極１６の両側にソース電極１７及びドレイン電極１８が形成されている。
【００１１】
従来の半導体装置においては、バッファー層１３における電子供給層１４との界面近傍に高濃度の二次元電子ガス１９が形成されるので、ゲート電極１６に印加する電圧により二次元電子ガス１９の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層１３の上部はチャンネル層として機能する。
【００１２】
従来の半導体装置によると、キャップ層１５によって電子供給層１４の表面を保護できるため、電子供給層１４の表面の欠陥に起因して深いエネルギー準位が形成されることを抑制できる。その結果、電子供給層１４の表面における電子の捕獲及び放出に起因する電子のポテンシャルエネルギー（以下、単にポテンシャルと称する）の変動を抑制できる。このとき、キャップ層１５となるＧａＮ膜にｎ型不純物を添加しておくことにより、電子供給層１４の表面から二次元電子ガス１９までの距離を増大させることができ、それによって電子供給層１４の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、ドレイン電流の減少を十分に防止できないという問題点と、オーミック電極となるソース電極１７及びドレイン電極１８のコンタクト抵抗が増大してしまうという問題点がある。
【００１４】
前記に鑑み、本発明は、ＧａＮを含む半導体のヘテロ構造を用いたＦＥＴにおいて、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させると共に、オーミック電極のコンタクト抵抗を低減できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者らは、従来の半導体装置の問題点、つまり、ドレイン電流の減少を十分に防止できないという第１の問題点と、オーミック電極のコンタクト抵抗が増大してしまうという第２の問題点とについて検討してみた。
【００１６】
前述のように、ＧａＮを含む半導体のヘテロ構造表面のトラップがＦＥＴの動作に及ぼす影響を低減するためには、ヘテロ構造表面から二次元電子ガスの形成領域つまりＦＥＴのチャンネル層までの距離を大きくすることが効果的である。すなわち、この距離を大きくすることによって、ヘテロ構造表面における電子の捕獲及び放出に起因する表面ポテンシャルの変動が、チャンネル層のポテンシャルに及ぼす影響を低減できる。但し、ＡｌＧａＮ／ＧａＮヘテロ構造の場合、つまり電子供給層としてＡｌＧａＮ膜を用いた場合、ＡｌＧａＮ膜はＧａＮ膜と格子定数が異なるため、前記の効果を得るためにＡｌＧａＮ膜自体を厚くすることはできない。
【００１７】
そこで、従来の半導体装置においては、ＡｌＧａＮ膜からなる電子供給層１４上にｎ型のＧａＮ膜からなるキャップ層１５を形成することにより、前記の効果を実現している。
【００１８】
さて、第１の問題点について本願発明者らが検討してみたところ、従来の半導体装置においては、キャップ層１５となるＧａＮ膜の自発分極の大きさと、電子供給層１４となるＡｌＧａＮ膜の自発分極の大きさとの違いによって、ＦＥＴのチャンネル層で電子濃度の低下が生じており、その結果、ドレイン電流の減少を十分に防止できないという第１の問題点が発生していることが判明した。
【００１９】
また、第２の問題点について本願発明者らが検討してみたところ、従来の半導体装置においては、ＡｌＧａＮ／ＧａＮヘテロ構造として、表面がIII 族原子のｃ面になる一般的なヘテロ構造が用いられているため、前記のＧａＮ膜及びＡｌＧａＮ膜の自発分極の大きさの違いに起因して、キャップ層１５と電子供給層１４との界面にポテンシャルの山が形成され、その結果、オーミック電極のコンタクト抵抗が増大してしまうという第２の問題点が発生していることが判明した。
【００２０】
図４（ｂ）は、図４（ａ）のＡ−Ａ’に沿った電子のポテンシャルエネルギーの変化を模式的に示した図である。
【００２１】
図４（ｂ）に示すように、キャップ層１５（ｎ型ＧａＮ膜）と電子供給層１４（ｎ型ＡｌＧａＮ膜）との接合部にポテンシャルの山が生じるため、キャップ層１５上にソース電極１７及びドレイン電極１８を形成したときに、ソース電極１７及びドレイン電極１８のそれぞれにおける実質的にオーミック電極として機能する部分の実効的なコンタクト抵抗が大きくなってしまう。
【００２２】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る第１の半導体装置は、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＡｌＧａＮ膜と、ＡｌＧａＮ膜上に形成されたゲート電極と、ＡｌＧａＮ膜上におけるゲート電極の両側に形成されたソース電極及びドレイン電極とを備え、ソース電極及びドレイン電極のそれぞれとＡｌＧａＮ膜との間に、ｎ型のＩｎxＧａyＡｌ1-x-yＮ 膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）が形成されている。
【００２３】
第１の半導体装置によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまりＡｌＧａＮ膜の上に、ＩｎＧａＡｌＮ膜（ＩｎＡｌＮ膜であってもよい）を介してソース電極及びドレイン電極（以下、ソースドレイン電極と称することもある）が形成されている。このため、ヘテロ構造の表面を保護できるので、該表面の欠陥に起因して深いエネルギー準位が形成されることを抑制でき、それによって該表面における電子の捕獲及び放出に起因するポテンシャルの変動を抑制できる。また、ＩｎＧａＡｌＮ膜にｎ型不純物がドープされているため、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガスが形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００２４】
また、第１の半導体装置によると、ヘテロ構造上のキャップ層として従来のＧａＮ膜に代えてＩｎＧａＡｌＮ膜を用いているため、ＡｌＧａＮ膜とキャップ層との間における自発分極の大きさの違いを低減できる。このため、ＡｌＧａＮ膜とキャップ層との界面にポテンシャルの山が形成されることを抑制できるので、キャップ層上にオーミック電極となるソースドレイン電極を形成した場合にも、オーミック電極のコンタクト抵抗を低減できる。従って、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００２５】
第１の半導体装置において、ＩｎxＧａyＡｌ1-x-yＮ 膜の組成は、ＩｎxＧａyＡｌ1-x-yＮ 膜の格子定数がＧａＮ膜の格子定数とほぼ整合すると共にＩｎx ＧａyＡｌ1-x-yＮ膜に発生する分極の大きさがＡｌＧａＮ膜に発生する分極の大きさと等しいか又はＡｌＧａＮ膜に発生する分極の大きさよりも大きくなるように設定されていることが好ましい。
【００２６】
このようにすると、キャップ層となるＩｎＧａＡｌＮ膜を厚く形成できるので、ヘテロ構造の表面からチャンネル層までの距離をより増大して、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。また、ＡｌＧａＮ膜とキャップ層との間において、ポテンシャルの傾きが略一定になるように、又は、ポテンシャルの谷が形成されるようにできるので、キャップ層上に形成されるオーミック電極のコンタクト抵抗を確実に低減できる。
【００２７】
第１の半導体装置において、ＧａＮ膜とＡｌＧａＮ膜との間に、ＩｎＧａＮ膜又はＩｎＧａＮ膜と他のＧａＮ膜との積層膜がチャンネル層として形成されていてもよい。
【００２８】
本発明に係る第２の半導体装置は、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたｎ型のＩｎxＧａyＡｌ1-x-y Ｎ膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）と、ＩｎxＧａyＡｌ1-x-y Ｎ膜上に形成されたゲート電極と、ＩｎxＧａyＡｌ1-x-y Ｎ膜上におけるゲート電極の両側に形成されたソース電極及びドレイン電極とを備えている。
【００２９】
第２の半導体装置によると、ＧａＮ膜とｎ型のＩｎＧａＡｌＮ膜（ＩｎＡｌＮ膜であってもよい）とのヘテロ構造の上にソースドレイン電極が形成されている。このため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガスが形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００３０】
また、第２の半導体装置によると、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなる。このため、例えばＡｌＧａＮ／ＧａＮヘテロ構造の上にキャップ層として従来のＧａＮ膜を形成した場合のように、半導体層間の自発分極の大きさの違い起因して、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがない。従って、ＩｎＧａＡｌＮ膜上にオーミック電極となるソースドレイン電極を形成した場合にも、オーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００３１】
第２の半導体装置において、ＩｎxＧａyＡｌ1-x-yＮ 膜の組成は、ＩｎxＧａyＡｌ1-x-yＮ 膜の格子定数がＧａＮ膜の格子定数とほぼ整合するように設定されていることが好ましい。
【００３２】
このようにすると、ＩｎＧａＡｌＮ膜を確実に厚く形成できるので、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００３３】
第２の半導体装置において、ＧａＮ膜とＩｎxＧａyＡｌ1-x-yＮ 膜との間に、ＩｎＧａＮ膜又はＩｎＧａＮ膜と他のＧａＮ膜との積層膜がチャンネル層として形成されていてもよい。
【００３４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００３５】
図１（ａ）は、第１の実施形態に係る半導体装置、具体的には電界効果型トランジスタ（ＦＥＴ）の断面図である。
【００３６】
図１（ａ）に示すように、サファイア又はＳｉＣからなる基板１０１上には、膜厚１００ｎｍ程度のＡｌＮ膜１０２を介して、膜厚２０００ｎｍ程度のＧａＮ膜からなるバッファー層１０３、及び膜厚２０ｎｍ程度のｎ型のＡｌＧａＮ膜からなる電子供給層１０４が順次形成されている。電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐは０．１５〜０．５程度であり（言い換えると、ＡｌＧａＮ膜におけるＧａＮの組成比は０．５〜０．８５程度であり）、該ＡｌＧａＮ膜にはＳｉ等のｎ型不純物が例えば２〜４×１０18／ｃｍ3 程度の濃度で添加されている。電子供給層１０４の上面は、Ｓｉ等のｎ型不純物が添加された膜厚１００ｎｍ程度のＩｎＧａＡｌＮ膜からなるキャップ層１０５によって覆われている。また、キャップ層１０５の所定の領域に設けられた凹部及びその上部に、ゲート電極１０６が電子供給層１０４と接続するように形成されていると共に、キャップ層１０５の上におけるゲート電極１０６の両側にソース電極１０７及びドレイン電極１０８が形成されている。
【００３７】
尚、第１の実施形態においては、塩素ガスを用いた低エネルギーのドライエッチング装置でキャップ層１０５に対してエッチングを行なってゲート電極形成領域となる凹部を、ＦＥＴのゲート長が１μｍ程度になるように形成した。また、該凹部を含むキャップ層１０５の上にニッケル膜と金膜との積層膜を形成した後、リフトオフ法を用いて該積層膜からなるゲート電極１０６を形成した。
【００３８】
また、第１の実施形態においては、バッファー層１０３における電子供給層１０４との界面近傍に高濃度の二次元電子ガス１０９が形成されるので、ゲート電極１０６に印加する電圧により二次元電子ガス１０９の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層１０３の上部はチャンネル層として機能する。
【００３９】
以下、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成に対して要請される条件について説明する。
【００４０】
第１の条件は、ＩｎＧａＡｌＮ膜の膜厚を厚くできるように、ＩｎＧａＡｌＮ膜のｃ面の格子定数を、バッファー層１０３となるＧａＮ膜の格子定数とほぼ整合させることである。そのためには、Ｉｎ0.18Ａｌ0.82Ｎの格子定数とＧａＮの格子定数とがほぼ整合することに着目して、ＩｎＧａＡｌＮ膜として、Ｉｎ0.18Ａｌ0.82ＮとＧａＮとの混晶からなる膜、つまり（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜（但し、０＜ｑ＜１）を用いればよい。このとき、ＩｎＧａＡｌＮ膜の電子親和力はＧａＮ膜の電子親和力よりも小さくなるので、電子はチャンネル層側に蓄積される。
【００４１】
第２の条件は、キャップ層１０５となるＩｎＧａＡｌＮ膜と、電子供給層１０４となるＡｌＧａＮ膜との界面に大きなポテンシャルの山を発生させないように、具体的には、ＩｎＧａＡｌＮ膜とＡｌＧａＮ膜との間でポテンシャルの傾きが略一定になるか又はポテンシャルの谷が形成されるように、ＩｎＧａＡｌＮ膜に生じる分極の大きさを、ＡｌＧａＮ膜に生じる分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくすることである。そのためには、第１の条件を満たす（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるｑの値に制限を加える必要がある。このとき、ｑの値の下限は、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの値に依存する。ＡｌＧａＮ膜において通常用いられるＡｌＮの組成比ｐの値について、ｑの値の下限を計算によって求めると、ｐが０．１のときにはｑの下限は約０．１６となり、ｐが０．３のときには約０．４７となった。すなわち、ｑの値の下限は、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの約１．５倍の値と考えることができる。
【００４２】
具体的には、第１の実施形態で試作したＦＥＴにおいては、電子供給層１０４として膜厚２０ｎｍのＡｌＧａＮ膜を用いると共に、該ＡｌＧａＮ膜におけるＡｌＮの組成比ｐを０．２とし、該ＡｌＧａＮ膜におけるＳｉのドープ量を４×１０18／ｃｍ3 とした。また、前記の第１の条件及び第２の条件を満たすように、キャップ層１０５として膜厚１００ｎｍの（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いると共に、該（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるｑの値をｐの値の１．５倍の０．３とし、該（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜におけるＳｉのドープ量を２×１０18／ｃｍ3 とした。この場合に予測される、図１（ａ）のＸ−Ｘ’に沿った電子のポテンシャルエネルギーの変化を図１（ｂ）に示す。図１（ｂ）に示すように、キャップ層１０５（ｎ型ＩｎＧａＡｌＮ膜）と電子供給層１０４（ｎ型ＡｌＧａＮ膜）との間に大きなポテンシャルの山が形成されることはないと予測される。
【００４３】
図２は、第１の実施形態に係る半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＩｎＧａＡｌＮ膜を有するＦＥＴの電圧電流特性（実線）を示している。尚、参考のために、図２において、図４（ａ）に示す従来例の半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＧａＮ膜を有するＦＥＴの電圧電流特性（破線）も示している。また、横軸にはドレイン電圧値を示し、縦軸にはゲート幅当たりのドレイン電流値を示している。
【００４４】
図２に示すように、ゲート電圧値ＶG が０Ｖのとき、キャップ層としてＩｎＧａＡｌＮ膜を用いた第１の実施形態のドレイン電流が８００ｍＡ／ｍｍ程度であるのに対して、キャップ層としてＧａＮ膜を用いた従来例のドレイン電流は５００ｍＡ／ｍｍ程度である。すなわち、第１の実施形態においては、従来例と比べて３０％以上ドレイン電流が増大している。
【００４５】
また、図２に示すように、第１の実施形態においては、ドレイン電圧が低い場合にもドレイン電流の立ちあがりが相対的に良いのに対して、従来例においては、ドレイン電圧が低い場合のドレイン電流の立ちあがりが相対的に悪いと共に、ドレイン電流が直線的に立ちあがらない。例えばゲート電圧値ＶG が０Ｖの場合においてドレイン電流が飽和するときのドレイン電圧をニー電圧として定義すると、図２に示すように、第１の実施形態でのニー電圧が４Ｖ程度であるのに対して、従来例でのニー電圧は６Ｖ程度以上である。すなわち、第１の実施形態においては、従来例のようなソースドレイン電極のコンタクト抵抗の増大つまりオーミック電極の劣化に起因する電圧電流特性の非直線性は見られないと共に、従来例と比べて２Ｖ以上もニー電圧が改善している。この結果は、第１の実施形態ではソースドレイン電極とチャンネル層との間に（詳しくはキャップ層と電子供給層との間に）ポテンシャルの山が形成されていないのに対して、従来例ではソースドレイン電極とチャンネル層との間にポテンシャルの山が形成されていることと対応している。
【００４６】
以上に説明したように、第１の実施形態によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、つまり電子供給層１０４となるＡｌＧａＮ膜の上に、キャップ層１０５となるＩｎＧａＡｌＮ膜を介してソース電極１０７及びドレイン電極１０８が形成されている。このため、ヘテロ構造の表面を保護できるので、該表面の欠陥に起因して深いエネルギー準位が形成されることを抑制でき、それによって該表面における電子の捕獲及び放出に起因するポテンシャルの変動を抑制できる。また、キャップ層１０５となるＩｎＧａＡｌＮ膜にｎ型不純物がドープされているため、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガス１０９が形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００４７】
また、第１の実施形態によると、ヘテロ構造上のキャップ層１０５として従来のＧａＮ膜に代えてＩｎＧａＡｌＮ膜を用いているため、電子供給層１０４となるＡｌＧａＮ膜とキャップ層１０５との間における自発分極の大きさの違いを低減できる。このため、ＡｌＧａＮ膜とキャップ層１０５との界面にポテンシャルの山が形成されることを抑制できるので、キャップ層１０５上にオーミック電極となるソース電極１０７及びドレイン電極１０８を形成した場合にも、オーミック電極のコンタクト抵抗を低減できる。従って、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００４８】
また、第１の実施形態によると、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜の格子定数がバッファー層１０３となるＧａＮ膜の格子定数とほぼ整合するように設定している。このため、ＩｎＧａＡｌＮ膜を厚く形成できるので、ヘテロ構造の表面からチャンネル層までの距離をより増大して、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００４９】
また、第１の実施形態によると、キャップ層１０５となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜に発生する分極の大きさが、電子供給層１０４となるＡｌＧａＮ膜に発生する分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくなるように設定している。このため、ＡｌＧａＮ膜とキャップ層１０５との間において、ポテンシャルの傾きが略一定になるように、又は、ポテンシャルの谷が形成されるようにできるので、キャップ層１０５上に形成されるオーミック電極のコンタクト抵抗を確実に低減できる。
【００５０】
尚、第１の実施形態において、キャップ層１０５として（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いるときに、ｑの値を、電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの１．５倍の値に設定したが、このｑの値に対する制限は理想的な場合であって、実際にはｑの値としてもっと小さい値を用いてもよい。すなわち、ｑ＝０の場合はキャップ層１０５が従来のＧａＮ膜となってしまい、前述のようにソースドレイン電極とチャンネル層との間に大きなポテンシャルの山が形成される一方、ｑの値として例えばｐと同程度の大きさの値を用いた場合には、ｑ＝０の場合と比べて、ポテンシャルの山の高さを十分に低くでき、それによってオーミック電極のコンタクト抵抗を低減するという効果を期待できる。
【００５１】
また、第１の実施形態において、ＧａＮ膜からなるバッファー層１０３の上に、ＡｌＧａＮ膜からなる電子供給層１０４を形成したが、これに代えて、バッファー層１０３と電子供給層１０４との間に、ＩｎＧａＮ薄膜又はＩｎＧａＮ薄膜とＧａＮ薄膜との積層膜をチャンネル層として形成してもよい。
【００５２】
また、第１の実施形態において、基板１０１としてサファイア基板又はＳｉＣ基板を用いたが、将来的には基板１０１としてＧａＮ基板を用いてもよい。
【００５３】
また、第１の実施形態において、キャップ層１０５としてＩｎＧａＡｌＮ膜を用いたが、これに限られず、キャップ層１０５として、一般式ＩｎxＧａyＡｌ1-x-yＮ （但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表される窒化物半導体膜を用いることができる。すなわち、キャップ層１０５としてＩｎＧａＡｌＮ膜に代えて例えばＩｎＡｌＮ膜を用いてもよい。
【００５４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００５５】
図３は、第２の実施形態に係る半導体装置、具体的には電界効果型トランジスタ（ＦＥＴ）の断面図である。
【００５６】
図３に示すように、サファイア又はＳｉＣからなる基板２０１上には、膜厚１００ｎｍ程度のＡｌＮ膜２０２を介して、膜厚２０００ｎｍ程度のＧａＮ膜からなるバッファー層２０３、及び膜厚１００ｎｍ程度のｎ型のＩｎＧａＡｌＮ膜からなる電子供給層２０４が順次形成されている。また、電子供給層２０４の所定の領域に設けられた深さ８０ｎｍ程度の凹部及びその上部に、ゲート電極２０５が形成されていると共に、電子供給層２０４の上におけるゲート電極２０５の両側にソース電極２０６及びドレイン電極２０７が形成されている。
【００５７】
尚、第２の実施形態においては、電子供給層２０４に対して選択的にドライエッチングを行なってゲート電極形成領域となる凹部を形成した。
【００５８】
また、第２の実施形態においては、バッファー層２０３における電子供給層２０４との界面近傍に高濃度の二次元電子ガス２０８が形成されるので、ゲート電極２０５に印加する電圧により二次元電子ガス２０８の濃度を制御することによってＦＥＴとしての動作が実現される。すなわち、バッファー層２０３の上部はチャンネル層として機能する。
【００５９】
第２の実施形態が第１の実施形態（図１（ａ）参照）と異なっている点は次の通りである。すなわち、第１の実施形態においては、ＧａＮ膜（バッファー層１０３）の上にＡｌＧａＮ膜（電子供給層１０４）を介してＩｎＧａＡｌＮ膜（キャップ層１０５）が形成されていた。それに対して、第２の実施形態においては、ＧａＮ膜（バッファー層２０３）の上にＩｎＧａＡｌＮ膜（電子供給層２０４）が直接形成されている。また、第２の実施形態においては、キャップ層は設けられていない。
【００６０】
以下、電子供給層２０４となるＩｎＧａＡｌＮ膜の組成に対して要請される条件について説明する。
【００６１】
第１の条件は、ＩｎＧａＡｌＮ膜をＧａＮ膜上に直接形成できると共にＩｎＧａＡｌＮ膜の膜厚を厚くできるように、ＩｎＧａＡｌＮ膜のｃ面の格子定数を、バッファー層２０３となるＧａＮ膜の格子定数とほぼ整合させることである。このとき、ＦＥＴのチャンネル層となるＧａＮ膜とＩｎＧａＡｌＮ膜との間の電子親和力（ＧａＮ膜の方がＩｎＧａＡｌＮ膜よりも大きい）の差を、ＧａＮ膜上にＡｌＧａＮ膜を形成した場合におけるＧａＮ膜とＡｌＧａＮ膜との間の電子親和力（ＧａＮ膜の方がＡｌＧａＮ膜よりも大きい）の差と同程度以上の大きさにすることが好ましい。
【００６２】
第２の条件は、電子供給層２０４となるＩｎＧａＡｌＮ膜が、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜と同様の機能を有するように、ＩｎＧａＡｌＮ膜に生じる分極の大きさを、ＡｌＧａＮ膜に生じる分極の大きさと等しいか又はＡｌＧａＮ膜に生じる分極の大きさよりも大きくすることである。
【００６３】
上記の第１及び第２の条件が満たされるようにするには、第１の実施形態で述べたように、ＩｎＧａＡｌＮ膜として、（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜（但し、０＜ｑ＜１）を用いると共に、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐに対してｑ≧１．５ｐとなるｑを選んでやればよい。
【００６４】
具体的には、第２の実施形態で試作したＦＥＴにおいては、電子供給層２０４として膜厚１００ｎｍのＩｎ0.054Ｇａ0.7Ａｌ0.246Ｎ 膜（（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜でｑ＝０．３とした場合に相当）を用いると共に、該Ｉｎ0.054 Ｇａ0.7Ａｌ0.246Ｎ膜におけるＳｉのドープ量を４×１０18／ｃｍ3 とした。この場合、第２の実施形態に係る半導体装置、つまりＩｎＧａＡｌＮ／ＧａＮヘテロ構造を有するＦＥＴの電圧電流特性は、図２の実線に示す第１の実施形態に係る半導体装置、つまりＡｌＧａＮ／ＧａＮヘテロ構造上にキャップ層としてＩｎＧａＡｌＮ膜を有するＦＥＴの電圧電流特性と同様のものになった。すなわち、第２の実施形態においては、従来例と比べてドレイン電流が大幅に増大した。また、第２の実施形態においては、従来例のようなオーミック電極の劣化に起因する電圧電流特性の非直線性は見られないと共に、従来例と比べてニー電圧が大幅に改善した。
【００６５】
以上に説明したように、第２の実施形態によると、バッファー層２０３となるＧａＮ膜と、電子供給層２０４となるｎ型のＩｎＧａＡｌＮ膜とのヘテロ構造の上にソース電極２０６及びドレイン電極２０７が形成されている。このため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面から、ヘテロ構造における二次元電子ガス２０８が形成されるチャンネル層までの距離を増大させることができる。従って、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。
【００６６】
また、第２の実施形態によると、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなる。このため、例えばＡｌＧａＮ／ＧａＮヘテロ構造の上にキャップ層として従来のＧａＮ膜を形成した場合のように、半導体層間の自発分極の大きさの違い起因して、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがない。従って、ＩｎＧａＡｌＮ膜からなる電子供給層２０４上にオーミック電極となるソース電極２０６又はドレイン電極２０７を形成した場合にも、オーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共に、ＦＥＴを高効率化することができる。
【００６７】
また、第２の実施形態によると、電子供給層２０４となるＩｎＧａＡｌＮ膜の組成を、ＩｎＧａＡｌＮ膜の格子定数がバッファー層２０３となるＧａＮ膜の格子定数とほぼ整合するように設定している。このため、ＩｎＧａＡｌＮ膜を確実に厚く形成できるので、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を確実に軽減できる。
【００６８】
尚、第２の実施形態において、電子供給層２０４として（Ｉｎ0.18Ａｌ0.82）qＧａ1-qＮ膜を用いるときに、ｑの値を、第１の実施形態の電子供給層１０４となるＡｌＧａＮ膜におけるＡｌＮの組成比ｐの１．５倍の値に設定したが、このｑの値に対する制限は理想的な場合であって、実際にはｑの値としてもっと小さい値を用いてもよい。
【００６９】
また、第２の実施形態において、ＧａＮ膜からなるバッファー層２０３の上に、ＩｎＧａＡｌＮ膜からなる電子供給層２０４を形成したが、これに代えて、バッファー層２０３と電子供給層２０４との間に、ＩｎＧａＮ薄膜又はＩｎＧａＮ薄膜とＧａＮ薄膜との積層膜をチャンネル層として形成してもよい。
【００７０】
また、第２の実施形態において、基板２０１としてサファイア基板又はＳｉＣ基板を用いたが、将来的には基板２０１としてＧａＮ基板を用いてもよい。
【００７１】
また、第２の実施形態において、電子供給層２０４としてＩｎＧａＡｌＮ膜を用いたが、これに限られず、電子供給層２０４として、一般式ＩｎxＧａyＡｌ1-x-yＮ （但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）で表される窒化物半導体膜を用いることができる。すなわち、電子供給層２０４としてＩｎＧａＡｌＮ膜に代えて例えばＩｎＡｌＮ膜を用いてもよい。
【００７２】
【発明の効果】
本発明に係る第１の半導体装置によると、ＡｌＧａＮ／ＧａＮヘテロ構造の上に、ｎ型のＩｎＧａＡｌＮ膜からなるキャップ層を介してソースドレイン電極が形成されているため、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。また、キャップ層として従来のＧａＮ膜を用いる場合と比べて、ＡｌＧａＮ膜とキャップ層との界面にポテンシャルの山が形成されることを抑制できるため、キャップ層上のソースドレイン電極つまりオーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共にＦＥＴを高効率化することができる。
【００７３】
本発明に係る第２の半導体装置によると、ＧａＮ膜とｎ型のＩｎＧａＡｌＮ膜とのヘテロ構造の上にソースドレイン電極が形成されているため、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造の表面におけるポテンシャル変動がチャンネル層のポテンシャルに及ぼす影響を軽減できるので、ドレイン電流の減少を確実に防止してＦＥＴの動作を安定させることができると共にＦＥＴを高出力化することができる。また、ＩｎＧａＡｌＮ膜を厚く形成することによって、ヘテロ構造上にキャップ層を設ける必要がなくなるため、つまり、ヘテロ構造とキャップ層との界面にポテンシャルの山が形成されることがないため、ＩｎＧａＡｌＮ膜上のソースドレイン電極つまりオーミック電極のコンタクト抵抗を低減できるので、ＦＥＴの特性を向上させることができると共にＦＥＴを高効率化することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置の断面図であり、（ｂ）は（ａ）のＸ−Ｘ’に沿った電子のポテンシャルエネルギーの変化を示す図である。
【図２】本発明の第１の実施形態に係る半導体装置の電圧電流特性を示す図である。
【図３】本発明の第２の実施形態に係る半導体装置の断面図である。
【図４】（ａ）は従来の半導体装置の断面図であり、（ｂ）は（ａ）のＡ−Ａ’に沿った電子のポテンシャルエネルギーの変化を示す図である。
【符号の説明】
１０１ 基板
１０２ ＡｌＮ膜
１０３ バッファー層
１０４ 電子供給層
１０５ キャップ層
１０６ ゲート電極
１０７ ソース電極
１０８ ドレイン電極
１０９ 二次元電子ガス
２０１ 基板
２０２ ＡｌＮ膜
２０３ バッファー層
２０４ 電子供給層
２０５ ゲート電極
２０６ ソース電極
２０７ ドレイン電極
２０８ 二次元電子ガス
Claims (4)
- 基板上に形成されたＧａＮ膜と、
前記ＧａＮ膜上に形成されたＡｌＧａＮ膜と、
前記ＡｌＧａＮ膜上に形成されたゲート電極と、
前記ＡｌＧａＮ膜上における前記ゲート電極の両側に形成されたソース電極及びドレイン電極とを備え、
前記ソース電極及び前記ドレイン電極のそれぞれと前記ＡｌＧａＮ膜との間に、ｎ型のＩｎｘＧａｙＡｌ１−ｘ−ｙＮ 膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）が前記ソース電極及び前記ドレイン電極のそれぞれに接して形成されていることを特徴とする半導体装置。 - 前記ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ 膜の組成は、前記ＩｎｘＧａｙＡｌ１−ｘ−ｙＮ 膜の格子定数が前記ＧａＮ膜の格子定数と整合するように設定されていることを特徴とする請求項１に記載の半導体装置。
- 前記ＧａＮ膜と前記ＡｌＧａＮ膜との間に、ＩｎＧａＮ膜又はＩｎＧａＮ膜と他のＧａＮ膜との積層膜が形成されていることを特徴とする請求項１に記載の半導体装置。
- 基板上に形成されたＧａＮ膜と、
前記ＧａＮ膜上に形成されたＡｌＧａＮ膜と、
前記ＡｌＧａＮ膜上に形成されたゲート電極と、
前記ＡｌＧａＮ膜上における前記ゲート電極の両側に形成されたソース電極及びドレイン電極とを備え、
前記ソース電極及び前記ドレイン電極のそれぞれと前記ＡｌＧａＮ膜との間に、ｎ型のＩｎ ｘ Ｇａ ｙ Ａｌ １−ｘ−ｙ Ｎ 膜（但し、０＜ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）が形成されており、
前記Ｉｎ ｘ Ｇａ ｙ Ａｌ １−ｘ−ｙ Ｎ 膜の組成は、前記Ｉｎ ｘ Ｇａ ｙ Ａｌ １−ｘ−ｙ Ｎ 膜の格子定数が前記ＧａＮ膜の格子定数と整合するように設定されていることを特徴とする半導体装置。
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