KR100484486B1 - 질화물 반도체 전계 효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
질화물 반도체 전계 효과 트랜지스터를 제공한다. 본 발명은 기판 상에 형성된 GaN층과, 상기 GaN층 상에 상기 GaN층과 상이한 밴드갭을 갖게 형성된 AlGaN층 패턴과, 상기 GaN층과 AlGaN층 패턴 사이의 계면에 이종접합에 의하여 형성된 2차원전자가스층과, 상기 AlGaN층 패턴과 연결되어 형성된 T자형 게이트와, 상기 AlGaN층 패턴의 양측의 GaN층 상에는 Ni(또는 Cr)/In/Mo(또는 W)/Au가 순차적으로 형성된 다중층으로 구성된 소오스/드레인 오믹 전극을 포함하여 이루어진다. 이에 따라, 본 발명의 질화물 반도체 전계 효과 트랜지스터는 Ni(또는 Cr)/In/Mo(또는 W)/Au의 다중층으로 소오스/드레인 오믹 전극을 구성하여 전류 유입 효율을 높일 수 있고 고출력 소자 구동시 고온 발열 반응에 의한 소오스/드레인 오믹 전극의 열적 열화(thermal degradation)를 방지 할 수 있다.
Description
본 발명은 질화물 반도체 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 오믹 금속막을 갖는 질화물 반도체 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
종래 Si 및 GaAs와 같은 반도체 재료가 반도체 소자에 광범위하게 사용되었으나, 고출력·고주파수 소자에의 적용에 한계를 나타내었다. 따라서, 기존의 반도체 재료에 비해 상대적으로 넓은 밴드갭 에너지, 높은 열적/화학적 안정성, 높은 전자 이동도, 및 전자포화속도를 갖는 Ⅲ족 원소의 질화물 즉, GaN계 화합물 반도체가 새로운 반도체 재료로써 고출력, 고주파 특성이 요구되는 차세대 무선통신, 위성 통신 시스템, 고온 및 내열성이 요구되는 엔진 제어 시스템 등에 응용될 수 있어 관심이 확대되고 있다.
그런데, 종래의 질화물 반도체 전계 효과 트랜지스터를 제작할 때 큰 밴드갭(Bandgap) 물질인 GaN층과 전류 유입을 위하여 조성되는 소오스/드레인 오믹 전극 사이에 서로 다른 밴드갭 크기에서 오는 밴드갭 오프셋(offset)에 의해 포텐셜 배리어(potential barrier)가 존재한다.
상기 포텐셜 배리어로 인하여 GaN계 질화물 반도체 전계 효과 트랜지스터 소자 동작을 위하여 전류를 유입시킬 경우 원활한 전류 유입이 이루어지지 못하고 GaN층과 소오스/드레인 오믹 전극 사이에는 큰 전압소모(Voltage-drop)가 일어난다. 이렇게 큰 전압 소모가 일어나면 질화물 반도체 전계 효과 트랜지스터의 구동전압이 높아져 동작효율을 낮아진다.
아울러 고출력 동작을 위하여 질화물 반도체 전계 효과 트랜지스터에 걸리는 구동 인가 전압을 올릴 경우 고온 발열 작용이 일어나 이로 인해 전극 재료의 열적 열화가 일어난다. 결과적으로, 종래의 질화물 반도체 전계 효과 트랜지스터는 동작 효율이 낮아지거나 소오스/드레인 오믹 전극 재료가 열화되어 소자 특성 저하를 가져온다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 오믹 전극의 전류 유입 효율을 높일 수 있고 고출력 소자 구동시 고온 발열 반응에 의한 소오스/드레인 오믹 전극의 열적 열화(thermal degradation)를 방지 할 수 있는 질화물 반도체 전계 효과 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자는 하는 다른 기술적 과제는 상기 질화물 반도체 전계 효과 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 질화물 반도체 전계 효과 트랜지스터는 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 상기 제1 반도체층과 상이한 밴드갭을 갖게 형성된 제2 반도체층 패턴과, 상기 제1 반도체층과 제2 반도체층 패턴 사이의 계면에 이종접합에 의하여 형성된 2차원전자가스층을 포함한다. 더하여, 본 발명의 질화물 반도체 전계 효과 트랜지스터는 상기 제2 반도체층 패턴과 연결되어 형성된 T자형 게이트와, 상기 제2 반도체층 패턴의 양측의 제1 반도체층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au가 순차적으로 형성된 다중층으로 구성된 소오스/드레인 오믹 전극을 포함하여 이루어진다.
상기 제1 반도체층은 GaN층 또는 불순물이 도핑되지 않는 GaN층으로 구성할 수 있다. 상기 제2 반도체층 패턴은 AlGaN층으로 구성할 수 있다. 상기 기판 상에 버퍼층이 더 형성되어 있을 수 있다.
또한, 본 발명의 다른 예에 의한 질화물 반도체 전계 효과 트랜지스터는 기판 상에 형성된 GaN층과, 상기 GaN층 상에 상기 GaN층과 상이한 밴드갭을 갖게 형성된 AlGaN층 패턴과, 상기 GaN층과 AlGaN층 패턴 사이의 계면에 이종접합에 의하여 형성된 2차원전자가스층과, 상기 AlGaN층 패턴과 연결되어 형성된 T자형 게이트와, 상기 AlGaN층 패턴의 양측의 GaN층 상에는 Ni(또는 Cr)/In/Mo(또는 W)/Au가 순차적으로 형성된 다중층으로 구성된 소오스/드레인 오믹 전극을 포함하여 이루어진다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 질화물 반도체 전계 효과 트랜지스터의 제조방법은 기판 상에 이종접합이 형성되도록 상이한 밴드갭(bandgap)을 갖는 제1 반도체층 및 제2 반도체층을 순차적으로 형성함과 아울러 상기 제1 반도체층과 제2 반도체층 사이의 계면에 2차원전자가스층을 형성하는 것을 포함한다. 상기 제2 반도체층을 패터닝하여 제2 반도체층 패턴을 형성함과 아울러 상기 제2 반도체층 패턴의 양측의 제1 반도체층이 노출된 부분에 소오스/드레인 오믹 전극 예정 영역을 형성한다. 상기 소오스/드레인 오믹 전극 예정 영역의 제1 반도체층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au를 순차적으로 형성하여 소오스/드레인 오믹 전극을 형성한다. 상기 제2 반도체층 패턴에 연결된 T자형 게이트를 형성한다.
상기 제1 반도체층은 GaN층 또는 불순물이 도핑되지 않는 GaN층으로 형성할 수 있다. 상기 제2 반도체층 패턴은 AlGaN층으로 형성할 수 있다. 상기 기판 상에 버퍼층을 더 형성할 수 있다.
이상과 같은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터는 Ni(또는 Cr)/In/Mo(또는 W)/Au의 다중층으로 소오스/드레인 오믹 전극을 구성하여 전류 유입 효율을 높일 수 있고 고출력 소자 구동시 고온 발열 반응에 의한 소오스/드레인 오믹 전극의 열적 열화(thermal degradation)를 방지 할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터를 도시한 단면도이다.
구체적으로, 기판(100) 상에 버퍼층(102)이 형성되어 있다. 상기 버퍼층(102) 상에 제1 반도체층(104)이 형성되어 있다. 상기 버퍼층(102)은 기판(100)과 후에 형성되는 질화물 반도체층 사이의 격자 상수 차이로 인한 결정 결함 발생을 억제하기 위하여 질화물 반도체층과 기판(100) 사이에 형성한다. 상기 제1 반도체층(104)은 GaN층, 바람직하게는 불순물이 도핑되지 않는 GaN층(un-doped GaN층)으로 구성한다.
상기 제1 반도체층(104) 상에는 상기 제1 반도체층(104)과 이종접합이 형성되도록 상이한 밴드갭(bandgap)을 갖는 제2 반도체층 패턴(108a)이 형성되어 있다. 상기 제2 반도체층(108) 패턴은 AlGaN층으로 형성한다. 상기 제1 반도체층(104)은 전자공급층으로 작용하며, 상기 제2 반도체층 패턴(108a)은 채널층으로 작용한다.
상기 상이한 밴드갭을 갖는 제1 반도체층(104)과 제2 반도체층 패턴(108) 사이의 계면(interface)에는 밴드갭 불연속(discontinuity)에 의하여 아주 얇게 2차원전자가스층(106, two dimensional electron gas layer)이 형성된다.
상기 제2 반도체층 패턴 상에는 상기 제2 반도체층 패턴과 연결되어 T자형 게이트(118)가 형성되어 있고, 상기 제2 반도체층 패턴의 양측의 제1 반도체층 상에는 소오스/드레인 오믹 전극(114)이 형성되어 있다.
상기 소오스/드레인 오믹 전극(114)은 제1 반도체층인 GaN층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au을 순차적으로 형성한 후 열처리하여 형성한다. 상기 Ni(또는 Cr)/In은 열처리 과정시 계면 반응에 의해 형성되는 InGaN와 NiGa 화합물을 이용하여 GaN층와 소오스/드레인 오믹 전극 사이의 포텐셜 배리어를 낮추어 손쉽게 전류 유입 효율이 높게 할 수 있고, 고출력 소자 동작시 고온 동작시에도 열적으로 안정되게 하는 역할을 수행한다. 상기 Mo(또는 W)층은 In층과 와이어 본딩을 위한 Au층 사이에 도입하여 소자 고온 동작 과정에서 Au층의 열 확산에 의한 오믹 특성 저항을 방지하는 역할을 수행한다.
도 2 내지 도 6은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 버퍼층(102)을 형성한다. 상기 기판(100)은 사파이어 기판을 이용한다. 상기 버퍼층(102)은 기판(100)과 후에 형성되는 질화물 반도체층 사이의 격자 상수 차이로 인한 결정 결함 발생을 억제하기 위하여 질화물 반도체층과 기판(100) 사이에 형성한다.
상기 버퍼층(102) 상에 이종접합이 형성되도록 상이한 밴드갭(bandgap)을 갖는 제1 반도체층(104) 및 제2 반도체층(108)을 순차적으로 형성한다. 상기 제1 반도체층(104)은 GaN층(104), 바람직하게는 불순물이 도핑되지 않는 GaN층(un-doped GaN층)으로 형성한다. 상기 제2 반도체층(108)은 AlGaN층으로 형성한다. 후에 상기 제1 반도체층(104)은 전자공급층으로 작용하며, 상기 제2 반도체층(108)은 채널층으로 작용한다.
여기서, 상기 상이한 밴드갭을 갖는 제1 반도체층(104)과 제2 반도체층(108) 사이의 계면(interface)에는 밴드갭 불연속(discontinuity)에 의하여 아주 얇게 2차원전자가스층(106, two dimensional electron gas layer)이 형성된다.
상기 제2 반도체층(108) 상에 제1 포토레지스트막(110)을 형성한다. 상기 제1 포토레지스트막(110)은 후공정에서 제2 반도체층(110)을 패터닝함과 아울러 소오스/드레인 오믹 전극을 형성할 때 이용한다.
도 3을 참조하면, 상기 제1 포토레지스트막(110)을 패터닝하여 제1 포토레지스트 패턴을(110a) 형성한다. 상기 제1 포토레지스트 패턴(110a)을 마스크로 상기 제2 반도체층(108)을 식각한다. 이렇게 되면, 소자 영역별로 제2 반도체층 패턴(108a)이 형성됨과 아울러 상기 제2 반도체층 패턴(108a)의 양측의 제1 반도체층(106)이 노출된 부분에 소오스/드레인 오믹 전극 예정 영역(112)이 형성된다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(110a)을 제거한다. 이어서, 상기 소오스/드레인 오믹 전극 예정 영역(112)의 제1 반도체층(104)인 GaN층 상에 소오스/드레인 오믹 전극(114)을 형성한다. 상기 소오스/드레인 오믹 전극(114)은 다층의 금속층을 형성하고 열처리하여 형성한다. 상기 소오스/드레인 오믹 전극(114)을 구성하는 다층의 금속층은 Ni(또는 Cr)/In/Mo(또는 W)/Au를 순차적으로 형성하여 마련된다.
여기서, 소오스/드레인 오믹 전극(114)을 구성하는 Ni(또는 Cr)/In/Mo(또는 W)/Au의 금속층의 각 역할에 대해 설명한다.
Ni(또는 Cr)층(114a)은 제1 반도체층인 GaN층과 콘택되는 첫번째 금속층으로써 금속증착 후 열처리 과정시 금속과 GaN층 사이의 계면 반응(interface reaction)을 유도할 수 있는 반응성 물질층이다. 이렇게 계면 반응을 통하여 고온의 열적 반응 온도(즉 고융점)를 가지는 NiGa 화합물을 형성함으로써 소자 고온 동작시에도 열적으로 안정되게 하는 역할을 수행한다.
In층(114b)은 제1 반도체층인 GaN층과 콘택되는 두번째 금속층이다. 상기 In층은 오믹 콘택을 얻기 위한 고온 열처리 과정에서 큰 일함수(work function)값을 가지는 GaN층과 금속 사이의 계면 반응을 유도하여 GaN층보다 작은 밴드갭을 가지는 InGaN층을 형성시킴으로써 GaN층와 금속 전극 사이의 포텐셜 배리어를 낮추어서 소자특성을 극대화하는 역할을 수행한다. 즉, 상기 In층은 금속과 GaN층의 사이 밴드갭을 가지는 새로운 화합물 생성에 의하여 포텐셜 배리어를 낮추어서 전류 유입 효율을 높이는 효과를 유도한다.
Mo(또는 W)층(114c)은 제1 반도체층인 GaN층과 콘택되는 세번째 금속층이다. 상기 Mo(또는 W)층은 In층과 와이어 본딩을 위한 Au층 사이에 도입하여 소자 고온 동작 과정에서 Au층의 열 확산에 의한 오믹 특성 저항을 방지하는 역할을 수행한다.
Au층(114d)은 제1 반도체층인 GaN층과 콘택되는 네번째 금속층이다. Au층은 와이어 본딩(wire bonding)을 위하여 전극 재료 가장 상부층에 증착(evaporation)된다. 상기 Au층은 기본적으로 GaN층에 대하여 전류 유입 효율이 낮은 쇼트키(schottky) 특성을 가진다. 그런데, Au가 고온 열처리 과정시 하부의 오믹 특성을 가지는 Ni층 및 In층 상으로 열 확산(thermal diffusion)에 의하여 유입될 경우 오믹 특성의 저하를 가져온다.
도 5를 참조하면, 제2 반도체층 패턴(108a) 및 소오스/드레인 오믹 전극(114) 상에 상기 제2 반도체층 패턴(108a)의 일부를 노출하는 제2 포토레지스트 패턴(116)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(116)을 마스크로 제2 반도체층 패턴(108a)의 표면 일부를 얕은 깊이로 식각한다.
도 6을 참조하면, 상기 노출된 제2 반도체층 패턴(108a)과 연결되는 T형 게이트(118)를 형성한다. 계속하여, 상기 제2 포토레지스트 패턴(116)을 제거하여 도 1에 도시한 바와 같은 질화물 반도체 전계 효과 트랜지스터를 완성한다.
도 7a 및 도 7b는 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 2차원 전자가스층의 형성을 설명하기 위한 도면이다.
구체적으로, 도 7a는 기판 상에 버퍼층, 고저항 GaN층, AlxGa1-xN층이 순차적으로 형성된 것을 나타내고, 도 7b는 도 7a의 GaN층과 AlGaN층 사이의 전도대역 에너지 밴드를 나타낸다. 도 7b에 도시한 바와 같이 상이한 밴드갭 에너지를 갖는 GaN층과 AlGaN층간의 이종접합에 의해 2차원전자가스층이 형성된다. 특히, GaN층과 AlGaN층간의 계면(interface)에는 전도대역 에너지 차이에 의해 V형의 포텐셜 우물이 형성된다.
도 8은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 제1 반도체층인 GaN층과 소오스/드레인 오믹 전극간의 계면 반응을 설명하기 위한 도면이다.
구체적으로, 앞서 설명한 바와 같이 제1 반도체층인 GaN층과 첫번째 금속층인 Ni층과의 계면 반응을 통하여 고온의 열적 반응 온도(즉 고융점)를 가지는 NiGa 화합물이 형성됨을 알 수 있고, 상기 NiGa 화합물 상에는 W와 NiGa 화합물이 혼재됨을 알 수 있다. 제1 반도체층인 GaN층과 두번째 금속층인 In층과의 계면 반응을 유도하여 GaN층보다 작은 밴드갭을 가지는 InGaN 화합물이 형성됨을 알 수 있다. 더하여, 상기 GaN층 상에는 Ni와 In이 반응하여 NiIn 화합물도 형성됨을 알 수 있다.
상술한 바와 같이 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터는 제1 반도체층인 GaN층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au을 순차적으로 형성한 후 열처리하여 소오스/드레인 오믹 전극을 구성한다.
상기 Ni(또는 Cr)/In은 열처리 과정시 계면 반응에 의해 형성되는 InGaN와 NiGa 화합물을 이용하여 GaN층와 소오스/드레인 오믹 전극 사이의 포텐셜 배리어를 낮추어 손쉽게 전류 유입 효율이 높게 할 수 있고, 고출력 소자 동작시 고온 동작시에도 열적으로 안정되게 하는 역할을 수행한다.
상기 Mo(또는 W)층은 In층과 와이어 본딩을 위한 Au층 사이에 도입하여 소자 고온 동작 과정에서 Au층의 열 확산에 의한 오믹 특성 저항을 방지하는 역할을 수행한다.
도 1은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터를 도시한 단면도이다.
도 2 내지 도 6은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 7a 및 도 7b는 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 2차원 전자가스층의 형성을 설명하기 위한 도면이다.
도 8은 본 발명에 의한 질화물 반도체 전계 효과 트랜지스터의 제1 반도체층인 GaN층과 소오스/드레인 오믹 전극간의 계면 반응을 설명하기 위한 도면이다.
Claims (9)
- 기판 상에 형성된 제1 반도체층;상기 제1 반도체층 상에 상기 제1 반도체층과 상이한 밴드갭을 갖게 형성된 제2 반도체층 패턴;상기 제1 반도체층과 제2 반도체층 패턴 사이의 계면에 이종접합에 의하여 형성된 2차원전자가스층;상기 제2 반도체층 패턴과 연결되어 형성된 T자형 게이트; 및상기 제2 반도체층 패턴의 양측의 제1 반도체층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au가 순차적으로 형성된 다중층으로 구성된 소오스/드레인 오믹 전극을 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제1 반도체층은 GaN층 또는 불순물이 도핑되지 않는 GaN층으로 구성하는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 제2 반도체층 패턴은 AlGaN층으로 구성하는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 기판 상에 버퍼층이 더 형성되어 있는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터.
- 기판 상에 형성된 GaN층;상기 GaN층 상에 상기 GaN층과 상이한 밴드갭을 갖게 형성된 AlGaN층 패턴;상기 GaN층과 AlGaN층 패턴 사이의 계면에 이종접합에 의하여 형성된 2차원전자가스층;상기 AlGaN층 패턴과 연결되어 형성된 T자형 게이트; 및상기 AlGaN층 패턴의 양측의 GaN층 상에는 Ni(또는 Cr)/In/Mo(또는 W)/Au가 순차적으로 형성된 다중층으로 구성된 소오스/드레인 오믹 전극을 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터.
- 기판 상에 이종접합이 형성되도록 상이한 밴드갭(bandgap)을 갖는 제1 반도체층 및 제2 반도체층을 순차적으로 형성함과 아울러 상기 제1 반도체층과 제2 반도체층 사이의 계면에 2차원전자가스층을 형성하는 단계;상기 제2 반도체층을 패터닝하여 제2 반도체층 패턴을 형성함과 아울러 상기 제2 반도체층 패턴의 양측의 제1 반도체층이 노출된 부분에 소오스/드레인 오믹 전극 예정 영역을 형성하는 단계;상기 소오스/드레인 오믹 전극 예정 영역의 제1 반도체층 상에 Ni(또는 Cr)/In/Mo(또는 W)/Au를 순차적으로 형성하여 소오스/드레인 오믹 전극을 형성하는 단계; 및상기 제2 반도체층 패턴에 연결된 T자형 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 제1 반도체층은 GaN층 또는 불순물이 도핑되지 않는 GaN층으로 형성하는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 제2 반도체층 패턴은 AlGaN층으로 형성하는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 기판 상에 버퍼층을 더 형성하는 것을 특징으로 하는 질화물 반도체 전계 효과 트랜지스터의 제조방법.
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