KR101616156B1 - 질화물 전자소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 질화물 전자소자 및 그 제조 방법에 관한 것으로서, 상세하게는 갈륨(Gallium: Ga), 알루미늄(Aluminum: Al), 인듐(Indium: In) 등의 3족 원소 및 질소를 포함하는 3족 질화물(III-Nitride) 반도체 전자소자에서 사용되는 반절연성 질화갈륨(GaN)층의 재성장 기술(Epitaxially Lateral Over-Growth: ELOG)을 통해 다양한 형태의 질화물 집적구조를 동일 기판 위에 구현할 수 있는 질화물 전자소자및 그 제조 방법에 관한 것이다.
Description
본 발명은 질화물 전자소자 및 그 제조 방법에 관한 것으로서, 상세하게는 갈륨(Gallium: Ga), 알루미늄(Aluminum: Al), 인듐(Indium: In) 등의 3족 원소 및 질소를 포함하는 3족 질화물(III-Nitride) 반도체 전자소자에서 사용되는 반절연성 질화갈륨(GaN)층의 재성장 기술(Epitaxially Lateral Over-Growth: ELOG)을 통해 다양한 형태의 질화물 집적구조를 동일 기판 위에 구현할 수 있는 질화물 전자소자 및 그 제조 방법에 관한 것이다.
질화갈륨(GaN)계 화합물 반도체는 직접 천이형 반도체로서, 가시광선에서 자외선까지 파장 제어가 가능하다. 질화갈륨계 화합물 반도체는 열적 화학적 안정성이 높고, 전자 이동도 및 포화 전자속도도 높다. 질화갈륨계 화합물 반도체는 큰 에너지 밴드 갭 등 기존의 갈륨비소(GaAs) 및 인듐인(InP)계 화합물 반도체에 비하여 뛰어난 물성이 있다. 이러한 특성을 바탕으로 질화갈륨계 화합물 반도체는 가시광 영역의 발광 다이오드(Light Emitting Diode: LED)나 레이저 다이오드(Laser Diode: LD) 등의 광소자, 고출력 및 고주파 특성이 요구되는 차세대 무선통신 및 위성통신 시스템과 같이 기존의 화합물 반도체로는 한계성을 가지는 분야로 그 응용범위가 확대되고 있다.
질화갈륨계 전자소자는 알루미늄 갈륨 질화물(AlGaN), 인듐 알루미늄 질화물(InAlN) 및 알루미늄 질화물(AlN)등으로 구성되는 장벽층(barrier layer), 전자의 이동 통로로 사용되는 채널층(channel layer), 소자간 분리와 누설전류 감소를 위한 반절연층(semi-insulating layer)으로 구성되는 에피구조와 저저항 금속물질에 의한 오믹접촉(ohmic contact), 높은 장벽전위를 가지는 쇼트키 접촉(schottky contact) 등의 공정기술 및 고주파 동작, 전류 동작 범위를 결정하는 소자설계 등에 의하여 그 성능이 결정된다.
그러나 단일 기판 위에 다양한 특성이 있는 집적구조를 동시에 구현하기 위해서는 에피구조의 설계, 소자 공정 및 소자 설계에 있어서 다양한 제약조건이 따르게 되며, 이는 GaN 기반의 전자소자 구현에 장애요소가 되고 있다.
따라서 GaN 기반의 전계효과 트랜지스터(FET)를 제작하기 위해서는 단일 기판 위에 다양한 FET 소자를 제작할 수 있는 에피구조, 공정기술 및 소자설계 기술의 개발이 필요한 실정이다.
본 발명은 상기의 필요성을 위해 창안된 것으로서, 반절연층인 GaN층을 이용한 재성장 기술과 재성장을 통하여 서로 다른 채널층과 장벽층 구조를 갖는 단위공정 및 설계기술을 이용하여 단일 기판 위에 다양한 특성을 갖는 집적 구조가 구현된 전자소자 및 이를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명에 따른 질화물 전자소자는, 기판상에 저온 완충층, 제1 반절연성 질화물층, 제1 채널층 및 제1 장벽층이 순차적으로 적층되고 상기 제1 반절연성 질화물층의 일부가 식각된 제1 질화물 집적구조와, 상기 제1 반절연성 질화물층의 일부 식각된 부분에 제2 반절연성 질화물층, 제2 채널층 및 제2 장벽층이 순차적으로 적층된 제2 질화물 집적구조를 포함한다.
또한, 본 발명에 따른 질화물 전자소자의 제조방법은, 기판상에 저온 완충층, 제1 반절연성 질화물층, 제1 채널층 및 제1 장벽층이 순차적으로 적층된 에피구조를 형성하는 단계와, 상기 제1 장벽층에 패턴 형성을 위한 제1 유전층을 적층하고 상기 제1 장벽층, 상기 제1 채널층 및 상기 제1 반절연성 질화물층의 일부를 식각하는 단계와, 상기 식각된 제1 반절연성 질화물층에 제2 반절연성 질화물층을 재성장시키는 단계와, 상기 제2 반절연성 질화물층에 제2 채널층 및 제2 장벽층을 순차적으로 적층하는 단계와, 상기 제2 장벽층에 패턴 형성을 위한 제2 유전층을 적층하고 상기 제2 장벽층, 상기 제2 채널층 및 상기 제2 반절연성 질화물층을 식각하는 단계와, 상기 제1 및 제2 유전층을 제거하고 상기 제1 및 제2 장벽층에 금속 전극층을 적층하는 단계를 포함한다.
본 발명은, 전자소자에서 소자 간 분리 및 누설전류를 제한하는 반절연성 GaN층을 이용하여 여러 가지 소자를 집적함으로써 아래와 같은 다양한 효과를 얻을 수 있다.
단일 기판 위에 재성장 기술을 이용하여 다양한 형태의 소자를 동시에 제작하는 화합물 반도체 집적회로를 구현할 수 있게 된다.
서로 다른 이종의 에피구조를 성장할 수 있기 때문에, 서로 다른 동작 주파수를 가지는 고주파 소자들의 집적화, 장벽층의 두께 조절을 통한 공핍형 모드(normally-on) 및 증가형 모드(normally-off) 소자의 집적화, 채널층과 장벽층으로 구성되는 고주파 소자와 채널층으로 구성되는 고전류 소자 또는 쇼트키 다이오드의 집적화 등 다양한 형태의 전자소자를 필요에 따라 형성할 수 있다.
또한, 전자소자를 수직방향으로 집적하게 됨으로써 기존의 수평적 소자배열에 비하여 동일 면적에 소자의 집적도를 향상시킬 수 있게 되며, 반도체 집적공정을 이용할 경우 수평 방향으로 표면 평탄화를 이루면서 수직방향으로 소자를 집적할 수 있는 장점을 가지게 된다.
도 1 은 본 발명에 따른 GaN 전자소자의 단면 구조도.
도 2 내지 9는 본 발명에 따른 GaN 전자소자의 제조방법에 대한 공정 흐름도.
도 10은 도 1의 GaN 전자소자 구조에서 제 1 채널층 및 제2 채널층이 생략되어 각각 장벽층으로만 구성된 GaN 전자소자의 단면 구조도.
도 11은 도 1의 GaN 전자소자 구조에서 제1 집적구조는 채널층으로만 구성되고, 제2 집적구조는 채널층과 장벽층으로 구성된 GaN 전자소자의 단면 구조도.
도 12는 도 1의 GaN 전자소자 구조에서 제1 집적구조는 채널층과 장벽층으로 구성되고, 제2 집적구조는 채널층으로만 구성된 GaN 전자소자의 단면 구조도.
도 13은 도 1의 GaN 전자소자 구조에서 제1 장벽층 및 제2 장벽층이 모두 생략되어 각각 채널층으로만 구성된 GaN 전자소자의 단면 구조도.
도 2 내지 9는 본 발명에 따른 GaN 전자소자의 제조방법에 대한 공정 흐름도.
도 10은 도 1의 GaN 전자소자 구조에서 제 1 채널층 및 제2 채널층이 생략되어 각각 장벽층으로만 구성된 GaN 전자소자의 단면 구조도.
도 11은 도 1의 GaN 전자소자 구조에서 제1 집적구조는 채널층으로만 구성되고, 제2 집적구조는 채널층과 장벽층으로 구성된 GaN 전자소자의 단면 구조도.
도 12는 도 1의 GaN 전자소자 구조에서 제1 집적구조는 채널층과 장벽층으로 구성되고, 제2 집적구조는 채널층으로만 구성된 GaN 전자소자의 단면 구조도.
도 13은 도 1의 GaN 전자소자 구조에서 제1 장벽층 및 제2 장벽층이 모두 생략되어 각각 채널층으로만 구성된 GaN 전자소자의 단면 구조도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.
본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면상에 표시되더라도 가능한 동일한 부호로 표시하며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.
도 1 은 본 발명의 실시 예에 따른 GaN 전자소자의 단면도를 나타낸 것이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 GaN 전자소자는 사파이어 기판(101), 저온 완충(Buffer)층(102), 제1 반절연성(semi-insulating) GaN층(103), 제1 채널층(Channel layer)(104), 제1 장벽층(Barrier layer)(105), 제2 반절연성 GaN층(107), 제2 채널층(108), 제2 장벽층(109), 오믹접촉층-소스 전극층(111), 오믹접촉층-드레인 전극층(112), 쇼트키접촉층-게이트 전극층(113)을 포함한다.
본 발명의 실시 예에 따르면, GaN 전자소자의 소자분리 및 누설전류 감소를 위하여 제2 반절연성 GaN층(107)을 사용하며, 제2 반절연성 GaN층(107)의 재성장 공정을 통하여 제1 및 제2 GaN 집적구조 사이의 전기적 절연 및 소자분리 특성을 구현함으로써, 동일 기판 위에 동종 또는 이종의 다양한 소자들을 함께 구현할 수 있는 전자소자를 제작할 수 있다.
도 2 내지 도 9는 본 발명의 실시예에 따른 GaN 전자소자의 제조공정을 나타낸 것이다.
GaN 전자소자의 제조공정을 살펴 보면, 먼저 기본적인 에피구조를 형성한다. 에피구조는 사파이어 기판(101) 상에 저온 완충층(102), 제 1 반절연성 GaN층(103), 전자 이동을 위한 제 1 채널층(104), 이차원 전자가스층(2-dimensional electron gas: 2-DEG)을 형성하는 제 1 장벽층(105)을 순차적으로 적층하여 형성된다.
이후 소자 집적을 위한 식각공정을 위하여 제1 SiO2층 또는 제1 SiNx층(106)을 제1 마스크 패터닝한 후, 제1 채널층(104)과 제1 장벽층(105)을 식각한다. 다음, 노출된 제1 반절연성 GaN층(103) 위에 제 2 반절연성 GaN층(107)을 재성장한다. 이차원적인 표면성장이 완료된 이후 제2 채널층(108)과 제2 장벽층(109)을 순차적으로 적층한다. 이때 각각 성장되는 반절연성 GaN층, 채널층 및 장벽층의 에피 특성은 단일 기판위에 집적하고자 하는 소자의 특성에 따라 결정되며, 다양한 소자들의 집적이 가능하다.
재성장이 완료되면 제2 SiO2층 또는 SiNx층(110)을 증착한 후 제1 마스크 패턴닝과 반대로 패터닝한다. 다음, 제1 SiO2층 또는 SiNx층(106)까지 식각하고, 노출된 제1 SiO2층 또는 SiNx층(106)을 제거한다.
다음 전자소자의 제작을 위한 전극층을 형성하게 되는데, 이는 소자 패턴의 설계에 따라 소스전극 및 드레인 전극의 오믹 접촉을 형성한 후 게이트 전극의 쇼트키 전극을 형성한다. 이와 같은 과정을 기본으로 하여 동일 또는 서로 다른 GaN 소자를 단일 기판 위에 집적화할 수 있게 된다.
도 2에는 GaN 화합물 반도체를 이용한 전자소자의 기본구조인 에피구조층이 도시되어 있다. 에피구조층은 사파이어 기판(101), 저온 완충층(102), 제1 반절연성 GaN층(103), 제1 채널층(104) 및 제1 장벽층(105)이 순차적으로 적층된 구조를 가진다.
에피구조층의 제조공정 단계를 살펴보면, 먼저 사파이어 기판(101) 상에 저온 완충층(102)을 성장시킨다. 다음, 전자소자의 전기적 절연 및 누설전류 감소를 위하여 저온 완충층(102)에 제1 반절연성 GaN층(103)을 2 ~ 3㎛ 두께로 성장시킨다. 제1 반절연성 GaN층(103)은 고온의 GaN 성장속도 변화 또는 GaN의 성장모드 제어를 통하여 높은 저항성을 가지는 에피구조로 성장된다.
다음, 제1 반절연성 GaN층(103) 위에 제1 채널층(104)을 성장시킨다. 제1 채널층(104)은 전자소자에서 전류 흐름을 형성하는 전자들이 전극층 사이로 이동하는 통로로서 높은 이동도를 가지기 위하여 불순물 도핑을 하지 않거나 최소한의 도펀트를 사용한다. 또한 제1 채널층(104)은 누설전류의 차단 및 전류의 제한 효과를 높이기 위하여 인듐(In) 또는 알루미늄(Al)을 포함하는 삼원계 화합물 반도체로 구성될 수 있다.
다음, 제 1 채널층(104) 위에 제1 장벽층(105)을 성장시킨다. 제1 장벽층(105)은 주로 삼원계(AlxGa1 - xN, InxGa1 - xN, InxAl1 - xN) 또는 사원계(InxAlyGa1-x-yN)화합물 반도체로 구성된다. 이때 각 원소들의 조성비 및 장벽층의 두께는 GaN 전자소자에서 요구되는 성능에 따라서 결정된다. 고주파 전자소자의 경우 AlxGa1 - xN 장벽층이 주로 사용되며, Al 조성비는 20 ~ 40% 범위이며, 두께는 10 ~ 40nm 범위이다.
도 3 및 도 4는 반절연성 GaN 재성장을 위한 패턴 형성 및 식각공정 단계를 도시하고 있다.
도 3에서 패턴 형성을 위하여 제1 유전층(106)을 사용하며, 이때 유전층의 두께는 0.1 ~ 0.2 ㎛ 범위이다. 제1 유전층(106)으로 SiO2 또는 SiNx 을 사용할 수 있다.
도 4에서 식각두께는 제1 반절연성 GaN층(103)이 나타나는 깊이까지이며, 통상적으로 0.1 ~ 0.5㎛ 범위이다. 도 4는 제1 집적 구조를 나타낸다.
도 5에서 식각된 제1 반절연성 GaN(103) 표면에 제2 반절연성 GaN층(107)을 재성장시키고, 순차적으로 제2 채널층(108) 및 제2 장벽층(109)을 적층한다. 이때 성장되는 제2 집적구조의 총 두께는 패턴 작업을 고려하여 1㎛ 범위를 넘지 않아야 한다. 제 2 채널층(108)과 제2 장벽층(109)의 세부 구성은 제1 채널층(104)과 제1 장벽층(105)과 유사하며, GaN 전자소자의 특성에 따라 설계되어야 한다.
도 6 내지 도 9는 GaN 전자소자의 제조공정 단계를 간단히 나타내고 있다.
도 6에서는 식각공정을 위한 제2 유전층(110)을 형성한다. 이때 형성되는 패턴은 제1 유전층(106)과 반대인 것을 특징으로 한다. 제2 유전층(110)으로 SiO2 또는 SiNx 을 사용할 수 있다.
도 7에서 식각공정은 제1 유전층(106)까지 수행한다. 도 8에서 패턴 형성에 사용된 제1 유전층(106) 및 제2 유전층(110)을 제거하고, 도 9에서 GaN 전자소자의 설계구조에 따라서 오믹 금속 전극층(111, 112)을 적층하고, 다음 쇼트키 금속 전극층(113)을 적층하여 도 1의 GaN 전자소자를 제작한다.
도 10에서 13까지는 도 1에 도시된 GaN 전자소자의 구조를 기반으로 다양한 형태의 전자소자 구조를 나타내고 있다.
도 10은 제1 채널층(104)과 제2 채널층(108)이 생략된 구조를 나타낸다. 고주파 전자소자의 경우, 제1 반절연성 GaN층(103)과 제2 반절연성 GaN층(107)의 특성에 따라서 채널층을 생략할 수 있다.
도 11은 제1 장벽층(105)이 생략된 구조를 나타내고, 도 12는 제2 장벽층(109)이 생략된 구조를 나타낸다.
장벽층이 포함된 전자소자는 대부분 고전자 이동도 트랜지스터(HEMT; High Electron Mobility Transistor) 구조를 나타내고, 장벽층이 생략된 전자소자는 고전류 구동 특성을 가지는 금속전계효과 트랜지스터(MESFET; Metal Semiconductor Field Effect Transistor) 구조를 나타낸다.
도 13은 제1 장벽층 및 제2 장벽층이 모두 생략되어 각각 채널층으로만 구성된 구조를 나타낸다. 채널층의 특성에 따라서 동일 또는 이종의 금속전계효과 트랜지스터가 집적화된 구조를 나타낸다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
101: 사파이어 기판 102: 저온 완충층
103: 제1 반절연성 GaN층 104: 제 1 채널층
105: 제1 장벽층 106: 제1 SiO2 or SiNx층
107: 제2 반절연성 GaN층 108: 제2 채널층
109: 제2 장벽층 110: 제2 SiO2 or SiNx층
111: 오믹접촉-소스 112: 오믹접촉-드레인
113: 쇼트키접촉-게이트
103: 제1 반절연성 GaN층 104: 제 1 채널층
105: 제1 장벽층 106: 제1 SiO2 or SiNx층
107: 제2 반절연성 GaN층 108: 제2 채널층
109: 제2 장벽층 110: 제2 SiO2 or SiNx층
111: 오믹접촉-소스 112: 오믹접촉-드레인
113: 쇼트키접촉-게이트
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- 기판상에 저온 완충층, 제1 반절연성 질화물층, 제1 채널층 및 제1 장벽층이 순차적으로 적층된 에피구조를 형성하는 단계와,
상기 제1 장벽층에 패턴 형성을 위한 제1 유전층을 적층하고 상기 제1 장벽층, 상기 제1 채널층 및 상기 제1 반절연성 질화물층의 일부를 식각하는 단계와,
상기 식각된 제1 반절연성 질화물층에 제2 반절연성 질화물층을 재성장시키는 단계와,
상기 제2 반절연성 질화물층에 제2 채널층 및 제2 장벽층을 순차적으로 적층하는 단계와,
상기 제2 장벽층에 패턴 형성을 위한 제2 유전층을 적층하고 상기 제2 장벽층, 상기 제2 채널층 및 상기 제2 반절연성 질화물층을 식각하는 단계와,
상기 제1 및 제2 유전층을 제거하고 상기 제1 및 제2 장벽층에 금속 전극층을 적층하는 단계를 포함하는 질화물 전자소자의 제조 방법.
- 제9항에 있어서,
상기 제2 유전층은 상기 제1 유전층의 패턴과 반대로 적층하는 것을 특징으로 하는 질화물 전자소자의 제조 방법.
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