KR101123459B1 - 보호층 및 저손상 리세스를 갖는 질화물계 트랜지스터 및그의 제조 방법 - Google Patents

보호층 및 저손상 리세스를 갖는 질화물계 트랜지스터 및그의 제조 방법 Download PDF

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Abstract

질화물계 반도체 채널층 위에 질화물계 반도체 장벽층을 형성하고, 상기 질화물계 반도체 장벽층의 게이트 영역 위에 보호층을 형성함으로써 트랜지스터가 제조된다. 상기 장벽층 위에 패터닝된 오믹 콘택 금속 영역이 형성되고, 제1 및 제2오믹 콘택을 제공하기 위해 어닐링된다. 상기 어닐링은 상기 게이트 영역 위의 보호층에 대하여 수행된다. 상기 장벽층의 게이트 영역 위에 게이트 콘택이 형성된다.
열처리 이전의 장벽층의 면저항과 실질적으로 동일한 면저항을 갖는 장벽층을 갖는 트랜지스터인, 상기 게이트 영역에 보호층을 갖는 트랜지스터가 제공된다.

Description

보호층 및 저손상 리세스를 갖는 질화물계 트랜지스터 및 그의 제조 방법 {Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof}
<미국정부의 이해에 관한 진술>
본 발명은 미국정부의 지원으로 이루어졌다. 미국정부는 본 발명에 대하여 일정한 권리를 갖는다.
<본 발명의 기술분야>
본 발명은 반도체 소자에 관한 것으로서, 더욱 구체적으로는 질화물계 활성층을 포함하는 트랜지스터에 관한 것이다.
실리콘(Si) 및 갈륨비소(GaAs)와 같은 재료들은 저전력 및 (Si의 경우에는) 저주파 응용을 위한 반도체 소자에 있어서 넓은 응용범위를 갖는다. 그러나, 보다 익숙한 이들 반도체 재료들은 상대적으로 작은 밴드갭(예를 들면, 실온에서 Si의 경우 1.12 eV, GaAs의 경우 1.42 eV) 및/또는 상대적으로 작은 파괴 전압(breakdown voltage) 때문에 고전력 및/또는 고주파 응용에 적합하지 않을 수 있다.
Si 및 GaAs가 주는 어려움으로 인하여, 고전력, 고온 및/또는 고주파 응용 및 소자 분야에서의 관심은 실리콘 카바이드(실온에서 알파 SiC의 경우 2.996 eV) 및 3족 질화물(예를 들면, 실온에서 GaN의 경우 3.36 eV)과 같이 밴드갭이 넓은 반도체 재료로 기울어졌다. 이들 물질은 갈륨비소 및 실리콘과 비교할 때 더 높은 전계 파괴 강도 및 더 높은 전자 포화속도를 통상 갖는다.
고전력 및/또는 고주파 응용을 위해 특히 관심을 끄는 소자는 모드펫(MODFET: modulation doped field effect transistor)으로도 알려진 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)이다. 이들 소자는 상이한 밴드갭 에너지를 갖는 두 반도체 물질의 헤테로접합(heterojunction)에서 2차원 전자 기체(2DEG: two-dimensional electron gas)가 형성되기 때문에 밴드갭이 더 작은 물질이 더 높은 전자친화도를 갖는 경우 수많은 상황에서 작동상의 장점을 제공할 수 있다. 상기 2DEG는 도핑되지 않은("비의도적으로 도핑된") 더 작은 밴드갭 물질 내의 축적층이고 예를 들면, 1013 캐리어/cm2의 매우 높은 과잉 쉬트 전자(sheet electron) 농도를 가질 수 있다. 또한, 더 넓은 밴드갭 반도체에서 나온 전자는, 이온화된 불순물의 산란(scattering)이 감소되기 때문에 높은 전자이동도를 보이며 2DEG로 이동한다.
이와 같이 높은 캐리어 농도와 높은 캐리어 이동도의 결합은 HEMT에 매우 큰 트랜스컨덕턴스를 부여할 수 있고, 고주파 응용에 있어서 금속-반도체 전계효과 트랜지스터(MESFET: metal-semiconductor field effect transistor)에 비하여 더욱 강력한 성능 상의 이점을 제공할 수 있다.
갈륨 질화물/알루미늄갈륨 질화물(GaN/AlGaN) 재료 시스템으로 제조된 고전자이동도 트랜지스터는 앞서 언급한 높은 파괴전계(breakdown field), 그들의 넓은 밴드갭, 큰 전도 밴드 오프셋, 및/또는 높은 포화 전자 이동 속도를 포함하는 물질 특성의 조합으로 인하여 많은 양의 RF 전력을 생산할 잠재력을 갖는다. 2DEG에서 전자의 대부분은 AlGaN에서의 분극에 기인한다. GaN/AlGaN 시스템에서의 HEMT는 이미 증명되었다. 미합중국 특허 제5,192,987호 및 제5,296,395호는 AlGaN/GaN HEMT구조 및 그의 제조 방법을 기재하고 있다. Sheppard 등에게 허여되고 본 출원의 출원인에게 공통 양수되었으며, 본 출원에 인용되어 결합되는 미합중국 특허 제6,316,793호는 반절연 실리콘 카바이드 기판, 상기 기판 위에 위치하는 알루미늄 질화물 버퍼층, 상기 버퍼층 위에 위치하는 절연 갈륨 질화물층, 상기 갈륨 질화물층 위에 위치하는 알루미늄 갈륨 질화물 장벽층, 및 상기 알루미늄 갈륨 질화물 활성 구조 위에 위치하는 패시베이션층을 갖는 HEMT 소자를 기재한다.
질화물계 트랜지스터의 제조의 한 단계는 이러한 트랜지스터의 오믹 콘택을 형성하는 것이다. 오믹 콘택의 형성는 통상 높은 어닐링 온도(예를 들면, 900 ℃)를 요구해 왔다. 이러한 높은 어닐링 온도는 재료 및/또는 소자를 손상시킬 수 있다.
예를 들면, 오믹 콘택을 형성할 때 높은 어닐링 온도를 사용하는 종래의 소자에서, AlGaN 및/또는 GaN 층의 게이트 영역(두 콘택 사이의 활성 소자 영역으로 정의됨)의 면저항(sheet resistance)은 열처리 전의(as-grown) AlGaN 및/또는 GaN 층의 면저항에 비하여 통상 증가한다. 이러한 면저항의 증가는 소자에 악영향을 미 칠 것으로 믿어진다.
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본 발명의 구현예는 질화물계 반도체 채널층 위에 질화물계 반도체 장벽층을 형성하는 단계 및 상기 질화물계 반도체 장벽층의 게이트 영역 위에 보호층을 형성하는 단계에 의해 트랜지스터를 제조하는 것을 제공한다. 패터닝된 오믹 콘택 금속 영역은 장벽층 위에 형성되고 제1 및 제2 오믹 콘택을 제공하기 위해 어닐링된다. 상기 어닐링은 게이트 영역 위의 보호층에 대하여 수행된다. 상기 장벽층의 게이트 영역(예를 들면, 제1 및 제2 오믹 콘택 사이의 활성 소자 영역)에도 게이트 콘택이 형성된다.
본 발명의 추가적인 구현예에서, 상기 보호층은 패터닝된 오믹 콘택 금속의 어닐링 후에 이어서 제거된다. 상기 보호층은 알루미늄 질화물층일 수 있다. 상기 보호층은 저손상 식각 기술(low damage etching technique)을 이용하여 제거될 수 있다. 예를 들면, 상기 저손상 식각 기술은 KOH와 같은 강염기를 이용한 습식 제거(wet removal)를 포함할 수 있다. 상기 보호층을 제거한 후 패시베이션층이 장벽층의 노출 부분 위에 형성될 수 있다. 이들 구현예에서, 상기 게이트 콘택은 장벽층 게이트 영역의 일부분을 노출하기 위해 저손상 식각 기술을 이용하여 패시베이션층 내에 리세스를 식각하고, 상기 패시베이션층 내의 리세스 내에 게이트 콘택을 형성함으로써 형성될 수 있다.
본 발명의 추가적인 구현예에서, 상기 패시베이션층은 장벽층 및 보호층의 노출된 부분 위에 형성된다. 이들 구현예에서, 상기 게이트 콘택은 패시베이션층 및 보호층을 관통하여 장벽층과 접촉하도록 연장되는 게이트 콘택을 형성함으로써 제공될 수 있다.
본 발명의 또 다른 구현예에서, 보호층을 형성하는 단계는 패터닝된 보호층을 장벽층 위에 형성하는 단계를 포함한다. 상기 패터닝된 보호층은 게이트 영역에 대응하는 장벽층의 제1부분을 덮고, 제1 및 제2오믹 콘택에 대응하고 상기 제1부분에 이웃하는 장벽층의 제2부분을 노출시킨다. 상기 패터닝된 오믹 콘택 금속 영역은 장벽층의 제2부분 위에 패터닝된 오믹 콘택 금속 영역을 형성함으로써 제공된다. 상기 패터닝된 오믹 콘택 금속 영역은 상기 패터닝된 보호층과 공간을 두고 떨어져서 이웃한다.
본 발명의 또 다른 구현예에서, 패터닝된 보호층을 형성하는 단계는 상기 장벽층 위에 보호층 물질을 블랑켓 증착하는 단계, 제1 및 제2오믹 콘택의 위치에 대응하는 윈도우를 갖는, 통상 포토레지스트인 마스크를 상기 블랑켓 증착된 보호층 물질 위에 형성하는 단계, 저손상 식각 기술을 이용하여 상기 윈도우를 통과하여 상기 블랑켓 증착된 보호층을 식각하는 단계 및 상기 마스크를 제거하는 단계를 포함한다. 제1 및 제2오믹 콘택의 위치에 대응하는 윈도우는 제1 및 제2오믹 콘택의 단면적보다 더 클 수 있다. 상기 저손상 식각 기술은 CF4/O2, NF3/O2 및/또는 다른 불소화된 종을 이용하는 ICP, RIE, ECR, 및/또는 다운스트림 플라스마(downstream plasma) 중 1 이상일 수 있다.
상기 게이트 콘택을 형성하는 단계는 패터닝된 보호층에 장벽층의 제1부분의 일부를 노출하는 리세스를 식각하는 단계 및 상기 리세스 내에 게이트 콘택을 증착시키는 단계를 포함한다. 리세스를 형성하는 단계는 패터닝된 보호층 위에 리세스의 위치에 대응하는 윈도우를 갖는 마스크를 형성하는 단계, 저손상 식각 기술을 이용하여 상기 윈도우를 통과하여 패터닝된 보호층을 식각하는 단계 및 상기 마스크를 제거하는 단계를 포함한다. 패터닝된 보호층을 식각하기 위해 사용되는 상기 저손상 식각기술은 CF4/O2, NF3/O2 및/또는 다른 불소화된 종을 이용하는 ICP, RIE, ECR, 및/또는 다운스트림 플라스마(downstream plasma)를 포함한다.
본 발명의 특정 구현예에서, 상기 보호층은 SiN, AlN 및/또는 SiO2를 포함한다. 상기 SiN, AlN 및/또는 SiO2는 비양론적일 수 있으며, 압축 또는 인장 변형(strain)이 있을 수 있다. 상기 보호층은 물리증착(PVD) 및/또는 화학증착(CVD)를 이용하여 증착될 수 있다.
본 발명의 또 다른 구현예에서, 상기 패터닝된 보호층 및 제1 및 제2오믹 콘택 사이의 갭을 실질적으로 메우기 위해 상기 패터닝된 보호층 위에 패시베이션층이 형성된다. 상기 패터닝된 보호층 및 패시베이션층은 동일 물질이거나 상이한 물질일 수 있다. 예를 들면, 상기 패터닝된 보호층은 알루미늄 질화물이고 상기 패시베이션층은 실리콘 질화물일 수 있다. 선택적으로, 상기 패터닝된 보호층 및 패시베이션층은 실리콘 질화물일 수 있다.
본 발명의 또 다른 구현예에서, 상기 패터닝된 보호층은 장벽층의 제1부분을 노출시키기 위해 제거된다. 상기 패터닝된 보호층을 제거하는 단계에 이어 장벽층의 노출 부분 위에 패시베이션층을 형성하는 단계가 후속될 수 있다. 이러한 구현예에서는, 패터닝된 보호층은 알루미늄 질화물이고 패시베이션층은 실리콘 질화물일 수 있다.
본 발명의 추가적인 구현예에서, 게이트 콘택을 형성하는 단계가 패시베이션층을 형성하는 단계에 후속된다. 상기 게이트 콘택은 패시베이션층에 장벽층의 제1부분의 일부를 노출시키는 리세스를 형성하는 단계 및 상기 리세스 내에 게이트 콘택을 형성하는 단계에 의해 제공된다. 상기 리세스를 형성하는 단계는 상기 패시베이션층 위에 마스크를 형성하는 단계를 포함할 수 있다. 상기 마스크는 상기 리세스의 위치에 대응하는 윈도우를 갖는다. 상기 패시베이션층은 저손상 식각 기술을 이용하여 상기 윈도우를 통하여 식각되고 그 후 상기 마스크가 제거된다.
본 발명의 특정 구현예에서, 상기 질화물계 채널층 및 상기 질화물계 반도체 장벽층은 3족-질화물 층이다. 예를 들면, 상기 채널층은 AlxGa1-xN의 조성을 가질 수 있고, 여기서 0≤x<1이고, 채널층의 밴드갭은 장벽층의 밴드갭보다 작다. 상기 채널층은 역시 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 및/또는 알루미늄 인듐 갈륨 질화물(AlInGaN)일 수 있으며, 상기 장벽층은 알루미늄 질화물(AlN), 알루미늄 인듐 질화물(AlInN), AlGaN, GaN, InGaN, 및/또는 AlInGaN일 수 있다. 상기 장벽층 및/또는 상기 채널층은 다층일 수 있다. 기판 위에는 버퍼층이 형성될 수 있으며, 질화물계 채널층을 제공하기 위해 상기 버퍼층 위에 채널층이 형성될 수 있다. 상기 채널층 및 장벽층은 고전자이동도 트랜지스터(HEMT)를 제공하도록 구성될 수 있다. 상기 질화물계 채널층은 SiC 기판 위에 제공될 수 있다.
본 발명의 다른 추가적인 구현예에서, 게이트 콘택의 형성에 이어 패시베이션층의 형성이 후속될 수 있다. 상기 게이트 콘택의 형성은 패시베이션층 및 패터닝된 보호층에 장벽층의 제1부분의 일부를 노출시키는 리세스를 형성하는 단계 및 상기 리세스 내에 게이트 콘택을 형성하는 단계를 포함한다.
본 발명의 특정 구현예에서, 상기 보호층은 적어도 상기 오믹 콘택 물질의 두께만큼의 두께로 형성된다. 상기 보호층은 약 두 개의 단일층의 두께를 가질 수 있다. 특히, 상기 보호층은 약 1 nm 내지 약 500 nm의 두께를 가질 수 있다.
본 발명의 또 다른 구현예에서, 고전자이동도 트랜지스터는 기판 위에 질화물계 채널층 및 상기 질화물계 채널층 위에 질화물계 반도체 장벽층을 포함한다. 상기 채널 및 장벽층 사이의 계면에서 전자의 채널은 열처리 이전의(as-grown) 질화물계 HEMT 채널의 면저항과 실질적으로 동일한 면저항을 갖는다. 오믹 콘택 및 게이트 콘택은 상기 장벽층 위에 제공된다.
상기 고전자이동도 트랜지스터는 장벽층 위에 위치하는 보호층을 더 포함할 수 있고, 상기 장벽층은 오믹 콘택과 공간을 두고 떨어져서 이웃하고 게이트 콘택이 그 내부를 관통하여 연장된다. 상기 보호층 위에 패시베이션 층도 제공될 수 있으며, 상기 오믹 콘택 및 보호층 사이의 갭을 실질적으로 메운다. 상기 패시베이션층은 상기 보호층 위에 있을 수 있으며 상기 게이트 콘택은 상기 보호층 및 패시베이션층을 관통하여 연장될 수 있다. 상기 게이트 콘택은 상기 보호층 위에 직접 제공될 수도 있다. 상기 장벽층 위의 상기 패시베이션층은 상기 오믹 콘택과 상기 게이트 콘택 사이의 갭을 실질적으로 메울 수 있다.
본 발명의 특정 구현예에서, 질화물계 채널층 및 질화물계 반도체 장벽층은 각각 3족-질화물층을 포함한다. 상기 채널층은 장벽층보다 낮은 밴드갭을 가질 수 있다. 상기 채널층은 약 20 Å보다 큰 두께를 갖는 도핑되지 않은 층을 포함할 수 있다. 상기 채널층은 초격자(superlattice) 및/또는 3족-질화물층의 조합을 포함할 수 있다. 상기 채널층은 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 및/또는 알루미늄 인듐 갈륨 질화물(AlInGaN)을 포함할 수 있다. 상기 장벽층은 알루미늄 질화물(AlN), 알루미늄 인듐 질화물(AlInN), AlGaN, GaN, InGaN, 및/또는 AlInGaN을 포함할 수 있다. 예를 들면, 상기 장벽층은 AlxGa1-xN을 포함할 수 있고, 여기서 0<x<1이다. 상기 장벽층은 다층을 포함할 수 있다. 상기 기판 위에 버퍼층을 포함할 수 있으며, 여기서 상기 버퍼층 위에 질화물계 채널층이 위치한다.
본 발명의 또 다른 구현예에서, 상기 보호층은 적어도 대략 오믹 콘택의 두께를 갖는다. 상기 오믹 콘택은 약 1Ω-mm 미만의 접촉저항을 가질 수 있다.
본 발명의 또 다른 구현예에서, 고전자이동도 트랜지스터는 기판 위에 질화물계 채널층, 상기 질화물계 채널층 위에 질화물계 반도체 장벽층, 상기 장벽층 위에 보호층, 상기 장벽층 위에 오믹 콘택을 포함하고, 상기 오믹 콘택은 장벽층 위의 게이트 콘택과 보호층 및 상기 오믹 콘택 사이에 갭을 제공하기 위해 상기 보호층과 공간을 두고 떨어져서 이웃하고 상기 보호층을 관통하여 연장된다. 상기 패시베이션층은 상기 보호층 위에 제공될 수 있으며 상기 오믹 콘택과 보호층 사이의 갭을 실질적으로 메운다.
본 발명의 또 다른 구현예에서, 트랜지스터의 제조는 질화물계 반도체 채널층 위에 질화물계 반도체 장벽층을 형성하는 단계 및 상기 질화물계 반도체 장벽층의 게이트 영역 위에 보호층을 형성하는 단계를 포함한다. 패터닝된 오믹 콘택 금속 영역은 장벽층 위에 형성된다. 상기 패터닝된 오믹 콘택 금속은 제1 및 제2오믹 콘택, 예를 들면, 소스 및 드레인 콘택을 제공하기 위해 어닐링된다. 장벽층의 게이트 영역의 일부를 노출시키기 위해 저손상 식각 기술을 이용하여 장벽층의 게이트 영역의 보호층에 리세스가 식각된다. 상기 게이트 콘택은 상기 패시베이션층의 리세스 내에 형성된다.
본 발명의 특정 구현예에서, 상기 보호층은 패시베이션층을 포함한다. 상기 보호층은, 예를 들면, 알루미늄 질화물층, 실리콘 질화물층 및/또는 이산화실리콘층일 수 있다. 상기 저손상 식각 기술은 강염기를 이용하는 습식 식각일 수 있다. 본 발명의 특정 구현예에서, 제1 및 제2오믹 콘택을 제공하기 위한 패터닝된 오믹 콘택 금속의 어닐닝은 보호층의 형성 이전에 수행될 수 있다. 본 발명의 다른 구현예에서, 제1 및 제2오믹 콘택을 제공하기 위한 패터닝된 오믹 콘택 금속의 어닐링은 보호층의 형성에 이어서 수행된다.
본 발명의 구현예를 나타낸 첨부 도면을 참조하여 이하에서 본 발명을 더욱 상세하게 기술한다. 그러나, 본 발명은 많은 다른 형태로 구현될 수 있고 여기에 설명된 구현예에 한정되는 것으로 해석되어서는 아니되고 오히려 이들 구현예들은 본 개시가 보다 완전하고 철저하도록 하고 당업자에게 본 발명의 범위를 완전히 전달하도록 제공된다. 동일한 참조번호는 동일한 요소를 시종 나타낸다. 또한, 도면에 도시된 여러 층 및 영역은 개념적으로 도시되었다. 따라서, 본 발명은 첨부된 도면에 도시된 상대적인 크기, 간격 및 배열에 한정되지 않는다. 당업자에 의해 인식되는 바와 같이, 여기서 기판 또는 다른 층 "위에" 형성된 층의 언급은 기판 또는 다른 층 위에 직접 형성되거나, 기판 또는 다른 층의 위에 형성되어 개재되는 층 또는 층들 위에 형성되는 층을 언급할 수 있다. 또한, 다른 지형에 "이웃하여" 위치하는 구조 또는 지형의 언급이 상기 이웃 지형 위에 놓이거나 아래에 놓이는 부분을 가질 수 있음을 당업자는 이해할 것이다.
본 발명의 구현예는 게이트 누설(gate leakage)을 감소시키기 위해 및/또는 트랜지스터와 같은 반도체 소자에 고품질의 쇼트키(Schottky) 콘택을 제공하기 위해 보호층 및/또는 저손상 리세스 제조 기술을 이용한다. 보호층의 사용은 트랜지스터 게이트 영역의 반도체에 있어서 소자의 오믹 콘택의 어닐링 동안에 일어날 수 있는 손상을 감소시킬 수 있다. 따라서, 고품질의 게이트 및 오믹 콘택에 있어서, 오믹 콘택의 생성으로부터 야기될 수 있는 게이트의 열화가 감소될 수 있다.
본 발명의 구현예는 3족-질화물계 소자와 같은 질화물계 HEMT에 사용하기에 특히 적합할 수 있다. 여기에 사용된 바와 같이, "3족 질화물"의 용어는 질소와 주기율표의 3족 원소, 통상 알루미늄(Al), 갈륨(Ga), 및/또는 이리듐(Ir) 사이에 형성된 반도체 화합물을 가리킨다. 본 용어는 또한 AlGaN 및 AlInGaN과 같은 3원 및 4원 화합물을 가리킨다. 당업자가 잘 이해하는 바와 같이, 3족 원소는 질소와 결합하여 2원(예를 들면, GaN), 3원(예를 들면, AlGaN, AlInN), 및 4원(예를 들면, AlInGaN) 화합물을 형성할 수 있다. 이들 화합물들은 모두 질소 1몰이 전체 몰수가 1몰인 3족 원소와 결합하는 경험식을 갖는다. 따라서, AlxGa1-xN(여기서 0≤x≤1)과 같은 식이 이들을 기술하기 위해 흔히 사용된다.
본 발명의 구현예를 이용할 수 있는 GaN계 HEMT를 위해 적합한 구조는, 예를 들면, 본 발명과 공통양수된 미합중국 특허 제6,316,793호 및 2001년 7월 12일 출원되고 2002년 6월 6일 공개된 미합중국 출원공개 제2002/0066908A1호 "ALUMINIUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME," 2001년 5월 11일 출원된 미합중국 가출원 일련번호 제60/290,195호 "GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER," 2002년 11월 14일 간행된 Smorchkova 등의 미합중국 출원공개 제2002/0167023A1호 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER," 2003년 7월 11일 출원된 미합중국 특허출원 일련번호 제10/617,843호 "NITRIDE BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES"에 기재되어 있고, 이들은 모두 본 출원에 전체로서 인용되어 결합된다.
본 발명의 구현예의 제조는 도 1a 내지 1e에 개념적으로 도시된다. 도 1a에서 보는 바와 같이, 질화물계 소자가 그 위에 형성될 수 있는 기판(10)이 제공된다. 본 발명의 특정 구현예에서, 상기 기판(10)은, 예를 들면, 4H 폴리형 실리콘 카바이드일 수 있는 반절연 실리콘 카바이드(SiC) 기판일 수 있다. 다른 실리콘 카바이드가 될 수 있는 폴리형은 3C, 6H 및 15R 폴리형을 포함한다. "반절연(semi-insulating)"이라는 용어는 절대적인 의미라기보다는 기술적(descriptively)으로 사용된다. 본 발명의 특정 구현예에서, 상기 실리콘 카바이드 벌크 결정은 실온에서 약 1×105 Ω-cm보다 크거나 같은 고유저항(resistivity)을 갖는다.
상기 기판(10) 위에는 선택적인 버퍼, 응집(nucleation) 및/또는 전이층(미도시)이 제공될 수 있다. 예를 들면, 상기 실리콘 카바이드 기판 및 상기 소자의 나머지 부분 사이에 적절한 결정구조의 트랜지스터를 제공하기 위해 AlN 버퍼층이 제공될 수 있다. 또한, 예를 들면, 여기에 완전히 설명된 것처럼 본 출원에 전체로서 인용되어 결합되고 본원과 공통양수되며 2002년 7월 19일에 출원되어 2003년 6월 5일 공개된 미합중국 출원공개 제2003/0102482A1호 "STRAIN BALANCED NITRIDE HETROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS," 및 2001년 12월 3일 출원된 미합중국 가출원 일련번호 제60/337,687호 "STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR"에 기재된 바와 같이 변형 밸런싱 전이층 또한 제공될 수 있다.
실리콘 카바이드는 3족 질화물 소자에 매우 흔히 사용되는 기판 물질인 사파이어(Al2O3)보다 3족 질화물에 훨씬 가까운 결정 격자 정합(crystal lattice match)을 갖는다. 더 가까운 격자정합은 사파이어 위에서 일반적으로 얻을 수 있는 것보다 더 우수한 품질의 3족 질화물 막을 가져올 수 있다. 실리콘 카바이드는 또한 매우 높은 열전도도를 갖기 때문에, 실리콘 카바이드 위에 형성된 3족 질화물 소자의 전체 아웃풋 전력은 통상 사파이어 위에 형성된 동일한 소자의 경우에서만큼 기판의 열소산(thermal dissipation)에 제한되지 않는다. 또한, 반절연 실리콘 카바이드 기판의 유용성은 소자 분리 및 감소된 기생 커패시턴스도 제공할 수 있다. 적절한 SiC 기판은 예를 들면, 본 발명의 양수인인 Durham, N.C.의 Cree사에 의해 제조되고 제조방법은, 예를 들면, 미합중국 재발행 특허 제34,861호, 미합중국 특허 제4,946,547호, 제5,200,022호 및 제6,218,680호에 기재되어 있고, 이들은 전체로서 여기에 인용되어 결합된다. 유사하게, 3족 질화물의 에피택셜 성장 기술은, 예를 들면, 미합중국 특허 제5,210,051호, 제5,393,993호, 제5,523,589호 및 제5,292,501호에 기재되어 있으며 이들은 전체로서 여기에 인용되어 결합된다.
비록 실리콘 카바이드가 기판 물질로서 이용될 수 있지만, 본 발명의 구현예는 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 적합한 어떤 기판이라도 사용될 수 있다. 일부 구현예에서, 적절한 버퍼층이 형성될 수 있다.
도 1a로 돌아가서, 상기 기판(10) 위에 채널층(20)이 제공된다. 상기 채널층(20)은 앞서 설명한 바와 같이 버퍼층, 전이층 및/또는 응집층을 이용하여 상기 기판(10) 위에 증착될 수 있다. 상기 채널층(20)은 압축 변형 하에 있을 수 있다. 또한, 상기 채널층 및/또는 버퍼 응집 및/또는 전이층은 MOCVD 또는 당업자에게 알려진 다른 기술, 예를 들면, MBE 또는 HVPE에 의해 증착될 수 있다.
본 발명의 일부 구현예에서, 채널 및 장벽층 사이의 계면에서 채널층(20) 전도 밴드에지(band edge)의 에너지가 장벽층(22) 전도 밴드에지의 에너지보다 작다면 상기 채널층(20)은 AlxGa1-xN과 같은 3족-질화물일 수 있고 여기서 0≤x<1이다. 본 발명의 특정 구현예에서, x=0이며, 이는 채널층(20)이 GaN임을 가리킨다. 상기 채널층(20)은 InGaN, AlInGaN 등과 같은 다른 3족-질화물일 수 있다. 상기 채널층(20)은 도핑되지 않을 수 있으며("비의도적으로 도핑될 수 있음") 약 20 Å보다 큰 두께로 성장할 수 있다. 상기 채널층(20)은 초격자 또는 GaN, AlGaN의 조합 등과 같이 다층 구조일 수 있다.
상기 채널층(20) 위에는 장벽층(22)이 제공된다. 상기 채널층(20)은 장벽층(22)의 밴드갭보다 작은 밴드갭을 가질 수 있고 상기 채널층(20)은 상기 장벽층(22)보다 큰 전자친화도를 가질 수 있다. 상기 장벽층(22)은 상기 채널층(20) 위에 증착될 수 있다. 본 발명의 특정 구현예에서, 상기 장벽층(22)은 약 0.1 nm 내지 약 10 nm의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 본 발명의 특정 구현예에 따른 층의 예는 본 발명에 여기에 전체로서 설명되는 것처럼 인용되어 결합되는 Smorchkova 등의 미합중국 출원공개 제2002/0167023A1호 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"에 기재되어 있다. 본 발명의 특정 구현예에서, 상기 장벽층(22)이 오믹 콘택 금속의 아래에 매립되었을 때, 채널층(20)과 장벽층(22) 사이의 계면에서 분극 현상을 통해 현저한 캐리어 농도를 유발하기에 상기 장벽층(22)은 충분히 두껍고, 충분히 높은 Al 함량 및 도핑을 갖는다. 또한, 상기 장벽층(22)은 상기 장벽층(22) 및 제2캡층(24)(도 1b) 사이의 계면에 증착되어 이온화된 불순물로 인하여 채널에서 일어나는 전자의 산란을 감소시키거나 최소화하기에 충분하도록 두꺼워야 한다.
상기 장벽층(22)은 3족-질화물일 수 있고, 상기 채널층(20)보다 큰 밴드갭을 갖고, 상기 채널층(20)보다 작은 전자친화도를 갖는다. 따라서, 본 발명의 특정 구현예에서, 상기 장벽층(22)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들 층의 조합이다. 상기 장벽층(22)은, 예를 들면, 약 0.1 nm 내지 약 10 nm 두께일 수 있지만 그 내부에 크랙 또는 실질적인 결함의 형성을 야기할 정도로 두껍지는 않다. 본 발명의 특정 구현예에서, 상기 장벽층(22)은 도핑되지 않거나 약 1019 cm-3 미만의 농도로 n-형 도펀트로 도핑될 수 있다. 본 발명의 일부 구현예에서, 상기 장벽층(22)은 AlxGa1-xN이고 0<x<1이다. 특정 구현예에서, 알루미늄의 농도는 약 25%이다. 그러나, 본 발명의 다른 구현예에서, 상기 장벽층(22)은 알루미늄의 함량이 약 5% 내지 약 100%인 AlGaN을 포함한다. 본 발명의 특정 구현예에서, 상기 알루미늄의 농도는 약 10%보다 크다.
도 1b는 상기 장벽층(22) 위에 형성된 보호층(24)을 나타낸다. 상기 보호층(24)은 실리콘 질화물(SixNy), 알루미늄 질화물(AlN) 및/또는 이산화실리콘(SiO2) 및/또는 옥시나이트라이드와 같은 다른 적절한 보호 물질일 수 있다. 아래에 깔린 장벽층(22)을 손상시키지 않으면서 제거될 수 있는 물질인 한, 상기 보호층(24)으로 다른 물질도 사용될 수 있다. 예를 들면, 상기 보호층(24)은 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 옥시나이트라이드를 포함할 수 있다. 또한, 상기 보호층(24)은 균일하거나 및/또는 균일하지 않은 조성의 단층 또는 다층일 수 있다.
본 발명의 특정 구현예에서, 상기 보호층(24)은 SiN이다. 상기 SiN은 PVD 및/또는 CVD에 의해 형성될 수 있으며 압축 또는 인장 변형에서 비양론적(non-stoichiometric)일 수 있다. 예를 들면, 상기 보호층은 약 -100 MPa 내지 약 100 MPa의 응력을 가질 수 있다. 본 발명의 특정 구현예에서, 상기 SiN 보호층은 633 nm 파장에서 약 1.6 내지 약 2.2의 굴절율을 갖는다. 특정 구현예에서, 상기 SiN 보호층의 굴절율은 1.98 ± 0.05이다.
특정 구현예에서, 상기 보호층(24)는 AlN일 수 있다. 상기 AlN은 PVD 및/또는 CVD에 의해 형성될 수 있으며 압축 또는 인장 변형에서 비양론적(non-stoichiometric)일 수 있다. 예를 들면, 상기 보호층은 약 -100 MPa 내지 약 100 MPa의 응력을 가질 수 있다. 본 발명의 특정 구현예에서, 상기 AlN 보호층은 633 nm 파장에서 약 1.8 내지 약 2.1의 굴절율을 갖는다. 특정 구현예에서, 상기 AlN 보호층의 굴절율은 1.85 ± 0.05이다.
상기 보호층(24)는 SiO2일 수 있다. 상기 SiO2은 PVD 및/또는 CVD에 의해 형성될 수 있으며 압축 또는 인장 변형에서 비양론적(non-stoichiometric)일 수 있다. 예를 들면, 상기 보호층은 약 -100 MPa 내지 약 100 MPa의 응력을 가질 수 있다. 본 발명의 특정 구현예에서, 상기 SiO2 보호층은 633 nm 파장에서 약 1.36 내지 약 1.56의 굴절율을 갖는다. 특정 구현예에서, 상기 SiO2 보호층의 굴절율은 1.46 ± 0.03이다.
상기 보호층(24)은 상기 장벽층(22) 위에 블랑켓 형성되고, 증착(deposition)에 의해 형성될 수 있다. 예를 들면, 실리콘 질화물층은 고품질 스퍼터링 및/또는 PECVD에 의해 형성될 수 있다. 통상, 상기 보호층(24)은 약 30nm의 두께를 가질 수 있으나, 다른 두께의 층도 사용될 수 있다. 예를 들면, 상기 보호층은 후속되는 오믹 콘택의 어닐링 동안 하부의 층을 보호할 수 있도록 충분히 두꺼워야 한다. 이를 위해서 2 내지 3 개의 단일원자층(monolayer)만큼 얇은 층으로 충분할 수도 있다. 그러나, 일반적으로는, 상기 보호층(24)은 약 10 nm 내지 약 500 nm의 두께를 가질 수 있다. 또한, 고품질 SiN 보호층은 3족 질화물층의 MOCVD 성장을 이용하여 인-시투(in-situ) 성장될 수 있다.
도 1c에 나타낸 바와 같이, 상기 보호층(24)에 오믹 콘택(30)을 형성하기 위한 윈도우가 개방된다. 상기 윈도우는 패터닝된 마스크 및 아래의 장벽층(22)에 대한 손상이 적은 저손상 식각을 이용하여 아래의 장벽층(22)을 노출시킴으로써 형성될 수 있다. 저손상 식각 기술의 예는 플라스마에 DC 성분이 없는 유도 결합 플라즈마 또는 전자 사이클로트론 공명(ECR) 또는 다운스트림 플라스마 식각과 같이 반응성 이온식각이 아닌 식각 기술을 포함한다. SiO2에 있어서, 저손상 식각은 완충된 불산을 이용한 습식 식각일 수 있다. 식각저지층의 저손상 제거가 후속되는 ITO, SCO, MgO 등과 같은 식각저지층에 대한 SiN 및/또는 SiO2의 선택적 식각 역시 수행될 수 있다. SiN에 대하여는 식각저지층으로서 SiO2가 사용될 수도 있다. 이러한 구현예에서, 상기 보호층(24)은 식각저지층 뿐만 아니라 SiN, AlN 및/또는 SiO2층을 포함할 수 있다. 따라서, 본 발명의 특정 구현예에서, 상기 보호층(24)은 다층을 포함할 수 있다.
도 1c에 추가로 나타낸 바와 같이, 후속되는 포토리소그래피 단계 및 증발(evaporation)을 이용하여 오믹 콘택(30)을 제공하기 위해 오믹 금속을 패터닝한다. 상기 오믹 콘택의 가장자리가 상기 보호층(24)와 간격을 두고 이격되도록 상기 오믹 콘택(30)은 상기 보호층(24)의 윈도우보다 작게 패터닝된다. 예를 들면, 상기 오믹 콘택(30)의 가장자리는 상기 보호층(24)와 약 0.1 내지 약 0.2 ㎛의 거리로 보호층(24)과 이격될 수 있다. 상기 오믹 콘택(30)은 상기 보호층(24)으로부터 오믹 콘택 금속의 형성 및 패터닝에서 발생하는 정렬오차를 허용하기에 충분히 멀리 이격되어야 한다. 만일 상기 오믹 콘택 금속이 상기 보호층(24)과 접촉되면, 후속되는 가열 단계에서 상기 금속이 상기 보호층(24) 내부로 확산되어 게이트 콘택과 상기 오믹 콘택 사이의 단락을 일으킬 수 있다. 그러나, 상기 오믹 콘택(30)과 상기 보호층(24) 사이의 갭은 상기 보호층(24)의 보호 목적을 좌절시키고 이로 인하여 소자의 성능을 실질적으로 열화시킬 정도로 커서는 안되고, 상기 보호층에 오믹 물질이 임의 접촉할 위험이 있을 정도로 작아서도 안된다. 따라서, 본 발명의 특정 구현예에서, 상기 갭은, 예를 들면, 약 0.1 ㎛ 내지 약 0.5 ㎛일 수 있다.
상기 오믹 콘택 물질은 상기 오믹 콘택(30)을 제공하기 위해 어닐링된다. 상기 어닐링은 고온 어닐링일 수 있다. 예를 들면, 상기 어닐링은 약 900 ℃ 이상의 온도에서 수행되는 어닐링일 수 있다. 오믹 콘택 어닐링을 수행함으로써, 상기 오믹 콘택의 저항은 고저항으로부터 약 1 Ω-mm 미만으로까지 감소될 수 있다. 따라서, 여기서 사용될 때, "오믹 콘택"의 용어는 약 1 Ω-mm 미만의 접촉저항을 갖는 비정류 접촉을 의미한다. 고온 공정 단계동안 상기 보호층의 존재는 이러한 공정이 상기 장벽층(22)에 가져올 수 있는 손상을 차단할 수 있다. 따라서, 예를 들면, 상기 게이트 영역(21)의 면저항은 고온 오믹 콘택 어닐링 후에 열처리 이전의(as-grown)(즉, 콘택 어닐링 이전의) 게이트 영역(21)의 면저항과 실질적으로 동일할 수 있다.
도 1d는 게이트 윈도우의 형성을 나타낸다. 도 1d에서 보는 바와 같이, 마스크(26)가 상기 오믹 콘택 및 보호층(24) 위에 형성되고, 상기 보호층(24)의 일부를 노출시키는 윈도우가 형성되도록 패터닝된다. 그런 후, 상기 보호층(24)를 통해 리세스가 형성되고 상기 장벽층(22)의 일부가 노출된다. 상기 리세스는 상기 마스크(26) 및 앞서 설명한 바와 같은 저손상 식각 공정을 이용하여 형성된다. 상기 오믹 콘택(30)이 소스 및 드레인 콘택을 제공하는 특정 구현예에서, 상기 리세스가, 그리고 후속적으로 게이트 콘택(32)이 상기 드레인 콘택보다는 상기 소스 콘택에 더 가깝도록 상기 리세스는 상기 소스 및 드레인 콘택 사이에서 오프셋(offset)될 수 있다.
도 1e에서 보는 바와 같이, 게이트 콘택(32)은 상기 리세스 내에 형성되고 상기 장벽층(22)의 노출된 부분과 접촉한다. 상기 게이트 콘택은 도 1e에 나타낸 바와 같은 "T" 게이트일 수 있고 통상의 제조 방법을 이용하여 제조할 수 있다. 적합한 게이트 재료는 상기 장벽층의 조성에 의존할 수 있지만, 특정 구현예에서, Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같이 질화물계 반도체 물질에 쇼트키 콘택을 만들 수 있는 통상의 물질이 사용될 수 있다. 바람직하지는 않지만, 예를 들면, 저손상 식각의 비등방성의 결과로서 상기 보호층(24)과 상기 게이트 콘택(32) 사이에 작은 갭이 생길 수 있고 이는 상기 보호층(24)과 상기 게이트 콘택(32) 사이에 장벽층(22)의 노출면을 가져오는 것이 가능하다.
도 1f는 패시베이션층(34)의 형성을 나타낸다. 상기 패시베이션층은 도 1e의 구조 위에 블랑켓 증착될 수 있다. 특정 구현예에서, 상기 패시베이션층(34)은 상기 보호층(24)과 상기 오믹 콘택(30) 사이의 갭 및, 만일 존재한다면, 상기 보호층(24)과 상기 게이트 콘택(32) 사이의 갭을 실질적으로 메우도록 증착된다. 본 발명의 특정 구현예에서, 상기 패시베이션층(34)은 실리콘 질화물, 알루미늄 질화물, 이산화실리콘 및/또는 옥시나이트라이드일 수 있다. 또한, 상기 패시베이션층(34)은 균일하거나 및/또는 불균일한 조성의 단일층 또는 다층일 수 있다.
지금까지 본 발명의 구현예가 게이트 콘택 윈도우 개구부를 형성하고 상기 보호층(24)과 갭을 갖는 게이트 콘택을 형성하는 두 개의 마스크 공정을 참조하여 기술된 반면, 도 2a 및 도 2b는 오믹 콘택 윈도우와 오믹 콘택을 하나의 마스크로 형성하는 조작을 나타낸다. 도 2a에서 보는 바와 같이, 상기 보호층(24) 위에 음의 사각(斜角)을 갖는, 포토레지스트와 같은 마스크(200)가 형성될 수 있다. 상기 마스크(200)의 음의 사각은 후속적으로 형성될 오믹 콘택(30)과 패터닝된 보호층(24) 사이의 갭 거리에 대응된다. 콘택 윈도우를 제공하기 위하여 상기 보호층(24)은 앞서 기재한 바와 같은 저손상 식각을 이용하여 등방적으로 식각된다. 따라서, 상기 콘택 윈도우는 상기 마스크(200)의 바닥 치수에 의해 정의될 것이다. 만일 상기 식각이 등방성이고 상기 저손상 식각이 원하는 공간의 측면 언더컷을 제공하도록 실질적으로 오버에칭된다면 음의 사각이 없는 마스크층이 사용될 수도 있다.
도 2b에서 보는 바와 같이, 오믹 콘택 금속(300)이 그 결과 구조물 위에 증착된다. 상기 마스크(200)의 돌출(overhang)이 상기 노출된 장벽층(22)에 증착되는 금속의 위치를 정의한다. 따라서, 상기 콘택 금속(300)은 상기 패터닝된 보호층(24)와 이격된다. 상기 마스크(200)와 상기 마스크(200) 위의 금속(300)은 도 1c의 구조를 제공하기 위해 제거된다.
도 2a에 나타낸 바와 같이 사각을 갖는 마스크를 제공하는 기술은 당업자에게 알려져 있다. 또한, 상기 마스크(200)는 사각을 갖는 것으로 나타냈지만, 본 발명의 다른 구현예에서, 상기 마스크는 보호층(24)의 식각과 콘택 물질의 증착을 위해 두 개의 상이한 겉보기 윈도우 크기를 갖는 마스크를 제공하는 스텝 또는 다른 구성을 가질 수 있다. 따라서, 예를 들면, 한 번의 노광으로도 상기 보호층(24)에 인접한 쪽의 포토레지스트층에 의해 제공되는 윈도우가 상기 보호층(24)으로부터 멀리 떨어진 쪽의 포토레지스트 층에 의해 제공되는 윈도우보다 크도록 마스크에 오버행 또는 계단(step)이 제공되도록 상이한 노광 감도를 갖는 다층 포토레지스트를 이용할 수 있다.
도 3은 본 발명의 다른 구현예에 따른 트랜지스터의 제조를 나타낸다. 도 3에서 보는 바와 같이, 상기 오믹 금속 증착 이전의 보호층(24)의 형성이 생략될 수 있으며, 상기 오믹금속은 상기 장벽층(22) 위에 증착 및 패터닝되어 상기 장벽층(22) 위에 오믹 콘택 물질 영역(30)을 제공할 수 있다. 그런 후 보호층(40)이 상기 장벽층(22)의 게이트 영역 및 오믹 콘택 물질 위에 형성된다. 본 발명의 특정 구현예에서, 상기 보호층(40)은 스퍼터링에 의해 블랑켓 증착되는 알루미늄 질화물일 수 있다. 상기 보호층(40)은 상기 보호층(24)와 관련하여 앞서 설명된 바와 같은 물질일 수 있다.
상기 오믹 콘택 물질 영역(30)의 어닐링이 상기 보호층(40)이 있는 상태에서 수행된다. 그런 후 상기 보호층(40)은, 예를 들면, 앞서 설명한 바와 같은 저손상 식각 기술을 이용하여 제거될 수 있다. 그런 후 상기 게이트 콘택(32)이 패시베이션층(34)의 형성 전 또는 이후에 형성될 수 있다. 예를 들면, 실리콘 질화물의 층이 스퍼터링에 의해 증착될 수 있다. 그런 후 상기 패시베이션층 내부로 게이트 리세스가, 예를 들면, 앞서 설명한 바와 같은 저손상 식각 공정을 이용하여 식각되고, 상기 리세스 내에 게이트가 형성된다. 이러한 공정은 자신의 전체 두께를 "T" 게이트의 가장자리까지 유지하는 실리콘 질화물 패시베이션층을 제공할 수 있다. 따라서, 도 4에 나타낸 것과 같은 구조를 갖는 트랜지스터가 제공될 수 있다.
선택적으로, 도 4에 나타낸 구조는 도 1a 내지 도 1f에 나타낸 제조 단계를 이용하여 제공될 수 있지만, 상기 보호층(24)은 상기 게이트 콘택(32)의 형성 이전 또는 이후에 제거될 수 있다. 이러한 경우, 상기 보호층(24)은 앞서 설명한 바와 같은 저손상 식각 기술을 이용하여 제거되어야 한다.
도 5는, 상기 보호층(24)이 적어도 상기 오믹 콘택(30)만큼은 두껍게 형성되는 본 발명의 다른 구현예를 나타낸다. 도 5에서 보는 바와 같이, 이러한 구현예에서, 상기 게이트 콘택(32)의 날개 부분이 상기 보호층(24)의 위에 직접 형성될 수 있다. 예를 들면, 상기 보호층(24)은 약 500 내지 약 5000 Å의 두께로 형성될 수 있다. 상기 보호층(24)를 통과하는 저손상 식각을 수행하여 상기 보호층(24)의 직접 위 및 보호층(24)을 관통하여 "T" 게이트(32)가 형성된다. 후속되는 중첩층(overlayer) 패시베이션(34)이, 예를 들면, 소자의 주변 보호를 향상시키기 위해 제공될 수도 있다.
특정한 HEMT 구조를 참조하여 본 발명의 구현예가 여기에 설명되었지만 본 발명은 그러한 구조에 한정되는 것으로 해석되어서는 안된다. 예를 들면, 본 발명의 개시로 인한 이점을 가진 채 상기 HEMT 소자에 추가적인 층이 포함될 수 있다. 이러한 추가층은 예를 들면, 여기에 전체로서 설명된 것처럼 인용되어 결합되는 Yu et al., "Schottky barrier engineering in III V nitrides via the piezoelectric effect," Applied Physics Letters, Vol. 73, No. 13, 1998, 또는 2001년 7월 12일에 출원되고 2002년 6월 6일에 공개된 미합중국 출원공개 제2002/0066908A1호 "ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME,"에 기재된 바와 같이 GaN 캡층을 포함할 수 있다. 일부 구현예에서, SiNx와 같은 절연층 또는 비교적 높은 품질의 AlN이 MISHEMT를 만들거나 및/또는 표면을 부동태화(passivate)하기 위해 증착될 수 있다. 추가적인 층은 조성이 점진적으로 전이되는 층 또는 층들을 포함할 수도 있다.
또한, 상기 장벽층(22)은 여기에 전체로서 설명된 것처럼 인용되어 결합되는 Smorchkova 등의 미합중국 출원공개 제2002/0167023A1호 "GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER"에 기재되어 있는 바와 같이 다층으로 제공될 수도 있다. 따라서, 본 발명의 구현예는 장벽층이 단일층으로 한정되는 것으로 해석되어서는 안되고, GaN, AlGaN 및/또는 AlN 층의 조합을 갖는 장벽층을 포함할 수도 있다. 예를 들면, GaN, AlN 구조가 합금 산란(scattering)을 감소시키거나 방지하기 위해 사용될 수 있다. 따라서, 본 발명의 구현예는 질화물계 장벽층을 포함할 수 있고, 상기 질화물계 장벽층은 AlGaN계 장벽층, AlN계 장벽층 및 이들의 조합을 포함할 수 있다.
도면과 명세서에서, 본 발명의 전형적인 구현예가 개시되었으며, 비록 구체적인 용어가 사용되었지만, 이들은 일반적이고 기술적인 의미로만 사용되었으며, 한정적인 목적으로 사용된 것이 아니다.
도 1a 내지 도 1f는 본 발명의 일구현예에 따른 트랜지스터의 제조를 나타낸 개념도이다.
도 2a 및 도 2b는 본 발명의 다른 구현예에 따른 트랜지스터의 제조에서의 조작을 나타내는 개념도이다.
도 3은 본 발명의 구현예에 따른 선택적인 제조 단계를 나타낸 개념도이다.
도 4는 본 발명의 다른 구현예에 따른 트랜지스터의 개념도이다.
도 5는 본 발명의 다른 구현예에 따른 트랜지스터의 개념도이다.

Claims (75)

  1. 질화물계 반도체 채널층 위에 질화물계 반도체 장벽층을 형성하는 단계;
    상기 질화물계 반도체 장벽층의 게이트 영역 위에 보호층을 형성하는 단계;
    상기 장벽층 위에 패터닝된 오믹 콘택 금속 영역들을 형성하는 단계;
    상기 보호층을 제거하는 단계;
    제1 및 제2오믹 콘택을 제공하기 위하여 상기 패터닝된 오믹 콘택 금속을 어닐링하되, 상기 게이트 영역 위에 상기 보호층이 있는 상태에서 어닐링을 수행하는 단계; 및
    상기 장벽층의 게이트 영역 위에 게이트 콘택을 형성하는 단계;
    를 포함하는 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 보호층이 알루미늄 질화물층, 실리콘 질화물(SiN)층 및 이산화실리콘(SiO2)층 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 보호층을 제거하는 단계가 저손상 식각 기술을 이용하여 상기 보호층을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  4. 제 3 항에 있어서, 상기 저손상 식각 기술이 강염기를 이용한 습식 식각을 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  5. 제 1 항에 있어서, 상기 보호층을 제거하는 단계에 이어 상기 장벽층의 노출된 부분 위에 패시베이션층을 형성하는 단계가 후속되는 것을 특징으로 하는 트랜지스터의 제조방법.
  6. 제 5 항에 있어서, 게이트 콘택을 형성하는 단계가,
    상기 패시베이션층 내에 저손상 식각 기술을 이용하여 상기 장벽층의 게이트 영역의 일부를 노출시키기 위해 리세스를 식각하는 단계; 및
    상기 패시베이션층의 상기 리세스 내에 게이트 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  7. 제 5 항에 있어서, 게이트 콘택을 형성하는 단계가 상기 패시베이션층을 관통하여 상기 장벽층에 접촉하도록 연장되는 게이트 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  8. 제 1 항에 있어서, 보호층을 형성하는 단계가 패터닝된 보호층을 상기 장벽층 위에 형성하는 단계를 포함하고, 상기 패터닝된 보호층이 게이트 영역에 대응하는 상기 장벽층의 제1부분을 덮고, 상기 제1 및 제2오믹 콘택에 대응하는 상기 장벽층의 이웃하는 제2부분을 노출하고; 및
    패터닝된 오믹 콘택 금속 영역들을 형성하는 단계가 상기 장벽층의 제2부분 위에 패터닝된 오믹 콘택 금속 영역들을 형성하는 단계를 포함하고, 상기 패터닝된 오믹 콘택 금속 영역들이 상기 패터닝된 보호층과 공간을 두고 떨어져서 이웃하는 것을 특징으로 하는 트랜지스터의 제조방법.
  9. 제 8 항에 있어서, 상기 패터닝된 보호층을 형성하는 단계가,
    상기 장벽층 위에 보호층 물질을 블랑켓 증착하는 단계;
    상기 블랑켓 증착된 보호층 물질 위에, 상기 제1 및 제2오믹 콘택의 위치에 대응하는 윈도우를 갖는 마스크를 형성하는 단계;
    저손상 식각 기술을 이용하여 상기 윈도우를 통과하여 상기 블랑켓 증착된 보호층을 식각하는 단계; 및
    상기 마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  10. 제 9 항에 있어서, 상기 제1 및 제2오믹 콘택의 위치에 대응하는 윈도우가 제1 및 제2오믹 콘택의 면적보다 큰 것을 특징으로 하는 트랜지스터의 제조방법.
  11. 제 9 항에 있어서, 상기 장벽층의 제2부분 위에 상기 패터닝된 보호층과 공간을 두고 떨어져서 이웃하는 패터닝된 오믹 콘택 금속 영역들을 형성하는 단계가 상기 마스크를 제거하는 단계 이전에 수행되는 것을 특징으로 하는 트랜지스터의 제조방법.
  12. 제 5 항에 있어서, 상기 패시베이션층이 실리콘 질화물을 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  13. 제 1 항에 있어서, 질화물계 채널층을 제공하기 위해 3족-질화물층을 형성하는 단계를 더 포함하고, 질화물계 반도체 장벽층을 형성하는 단계가 3족-질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  14. 제 13 항에 있어서, 상기 채널층이 AlxGa1-xN의 조성을 갖고(0≤x<1), 상기 채널층의 밴드갭이 장벽층의 밴드갭보다 작은 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 제 14 항에 있어서, 상기 채널층은 알루미늄 갈륨 질화물(AlGaN), 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 및 알루미늄 인듐 갈륨 질화물(AlInGaN) 중 적어도 하나를 포함하고; 및
    상기 장벽층은 알루미늄 질화물(AlN), 알루미늄 인듐 질화물(AlInN), AlGaN, GaN, InGaN, 및 AlInGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  16. 제 1 항에 있어서, 상기 장벽층이 다층을 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제 1 항에 있어서,
    기판 위에 버퍼층을 형성하는 단계; 및
    상기 질화물계 채널층을 제공하기 위해 상기 버퍼층 위에 3족-질화물 채널층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  18. 제 1 항에 있어서, 상기 채널층 및 상기 장벽층이 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)를 제공하도록 구성되는 것을 특징으로 하는 트랜지스터의 제조방법.
  19. 제 1 항에 있어서, 상기 질화물계 채널층이 SiC 기판 위에 제공되는 것을 특징으로 하는 트랜지스터의 제조방법.
  20. 제 1 항에 있어서, 상기 보호층이 적어도 오믹 콘택 물질의 두께로 형성되는 것을 특징으로 하는 트랜지스터의 제조방법.
  21. 제 1 항에 있어서, 상기 보호층이 적어도 2 개의 단일원자층(monolayer) 두께를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
  22. 제 1 항에 있어서, 상기 보호층이 5 nm 내지 500 nm의 두께를 갖는 것을 특징으로 하는 트랜지스터의 제조방법.
  23. 제 5 항에 있어서, 패시베이션층을 형성하는 단계가 인-시투(in-situ)로 수행되는 것을 특징으로 하는 트랜지스터의 제조방법.
  24. 제 23 항에 있어서, 상기 패시베이션층을 형성하는 단계가 MOCVD 성장을 이용하여 패시베이션층을 성장시키는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
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